KR20000035211A - 강유전체 비휘발성 트랜지스터 및 그의 제조방법 - Google Patents
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Abstract
δ의 얼라인먼트 내성을 갖는 리소그라피 공정을 이용하는 강유전체 메모리 트랜지스터의 제조방법은, 강유전체 게이트 유니트의 구성을 위한 실리콘기판을 마련하는 단계; 기판에 p-웰을 형성하기 위해 보론이온을 주입하는 단계; 기판상의 복수의 소자영역을 분리시키는 단계; 구조체 주변에 FE 게이트 스택을 형성하는 단계; 게이트영역에 기판을 노출시키도록 L1의 폭을 갖는 구멍을 형성하기 위해 구조체 주변의 FE 게이트 스택을 에칭하는 단계; 노출된 기판상에 약 10nm 내지 40nm 사이의 두께로 산화물을 퇴적하는 단계; 게이트영역상에 L2의 폭을 가진 FE 게이트 스택을 형성하는 단계(L2≥L1+2δ); 구조체상에 제 1 절연층을 퇴적하는 단계; 소스영역 및 드레인영역을 형성하기 위해 비소 또는 인이온을 주입하는 단계; 구조체를 어닐링하는 단계; 제 2 절연층을 퇴적하는 단계; 및 구조체를 금속화하는 단계를 포함한다.
강유전체 메모리 트랜지스터는 내부에 p-웰이 형성되어 있는 실리콘기판; 상기 기판의 상부표면을 따라 배치된 게이트영역, 소스영역 및 드레인영역; 상기 게이트영역 주위에 배치된 L1의 폭으로 된 구멍을 갖는 구조체 주변의 FE 게이트 스택; 상기 FE 게이트 스택은 구조체 주변의 상기 FE 게이트 스택에 형성되어 L2의 폭을 가진 FE 게이트 스택(L2≥L1+2δ이며, δ는 리소그라피 공정의 얼라인먼트 내성)을 포함한다.
Description
본 발명은 MOS 트랜지스터에 관한 것으로, 구체적으로는 강유전체층을 포함하는 MOS 메모리 트랜지스터에 관한 것이다.
종래 기술의 단일 트랜지스터 강유전체 장치는: 금속-강유전체-금속-산화물 반도체(MFMOS) 트랜지스터 및 금속-강유전체-금속-반도체(MFMS) 트랜지스터의 2개 유형의 장치로 분류될 수 있다. 이러한 장치의 구조는 각각 도 1 및 도 2에 도시되어 있다.
먼저, 도 1을 참조하면, MFMOS 메모리 트랜지스터는 참조부호(10)로 나타내져 있다. 트랜지스터(10)는 실리콘기판(12)상에 구성된다. 트랜지스터는 게이트영역(14), n+ 소스영역(16), n+ 드레인영역(18) 및 강유전체(FE) 게이트 스택(20)을 포함한다. 게이트 스택(20)은 하부전극(22), FE 층(24), 및 상부전극(26)을 포함한다. 산화물 절연층(28)은 트랜지스터의 도전부를 덮는다. 완성된 트랜지스터는 소스전극(30), 게이트스택전극(32), 및 드레인전극(34)을 포함한다. 도 2에 도시된 바와 같이, MFMS 메모리 트랜지스터(36)는 트랜지스터(10)와 유사하게 구성되지만, 게이트영역(14)에 n-층(38)을 포함한다.
공지된 강유전체 메모리 트랜지스터의 상부 및 하부전극에 대한 FE 스택에 사용된 재료는 Pt, Ir, Zr, IrO, ZrO, 또는 1개 이상의 금속을 포함하는 합금들이다. 완성된 장치의 적절한 동작을 확인하기 위해, 강유전체 커패시터의 측면에 정렬되도록 게이트 스택은 정밀하게 에칭되어야 한다. 금속상에 이러한 에칭을 실행하기 위한 장비가 사용 가능하지만, 에칭은 부분적으로만 성공적인, 스퍼터링공정이 가장 바람직하다. 게이트 스택 플라즈마 에칭시에 수십 nm 이하의 양으로 주위의 실리콘 및 산화물을 소비하게 되는, 허용될 수 있는 정도로 주위의 산화실리콘 및 실리콘을 손상시키지 않고 금속을 선택적으로 에칭하기란 불가능하다. 이 양보다 많은 소비는 메모리 트랜지스터의 정상 동작을 저하시키거나 파괴시킬 것이다.
δ의 얼라인먼트 내성을 갖는 리소그라피 공정을 이용하는 강유전체 메모리 트랜지스터의 제조방법은: 강유전체 게이트 유니트의 구성을 위한 실리콘기판을 마련하는 단계; 기판에 p-웰을 형성하기 위해 보론이온을 주입하는 단계; 기판상의 복수의 소자영역을 분리시키는 단계; 구조체 주변에 FE 게이트 스택을 형성하는 단계; 게이트영역에 기판을 노출시키도록 L1의 폭을 갖는 구멍을 형성하기 위해 구조체 주변의 FE 게이트 스택을 에칭하는 단계; 노출된 기판상에 약 10nm 내지 40nm 사이의 두께로 산화물을 CVD에 의해 퇴적하는 단계; 게이트영역상에 L2의 폭을 가진 FE 게이트 스택을 형성하는 단계(L2≥L1+2δ); 구조체상에 제 1 절연층을 퇴적하는 단계; 소스영역 및 드레인영역을 형성하기 위해 비소 또는 인이온을 주입하는 단계; 구조체를 어닐링하는 단계; 제 2 절연층을 CVD에 의해 퇴적하는 단계; 및 구조체를 금속화하는 단계를 포함한다.
강유전체 메모리 트랜지스터는 내부에 p-웰이 형성되어 있는 실리콘기판; 상기 기판의 상부 표면을 따라 배치된 게이트영역, 소스영역 및 드레인영역; 상기 게이트영역 주위에 배치된 L1의 폭으로 된 구멍을 갖는 구조체 주변의 FE 게이트 스택; 상기 FE 게이트 스택은 구조체 주변의 상기 FE 게이트 스택에 형성되어 L2의 폭을 가진 FE 게이트 스택(L2≥L1+2δ이며, δ는 리소그라피 공정의 얼라인먼트 내성)을 포함한다.
본 발명의 목적은 강유전체 메모리 트랜지스터의 제조수율을 향상시키는 것이다.
도 1은 종래 기술의 MFMOS 메모리 트랜지스터를 나타내는 도면;
도 2는 종래 기술의 MFMS 메모리 트랜지스터를 나타내는 도면;
도 3-5는 본 발명에 따라 구성된 MFMOS 메모리 트랜지스터 제조의 연속적인 단계를 나타내는 도면;
도 6은 본 발명에 따라 구성된 완성된 MFMOS 메모리 트랜지스터를 나타내는 도면;
도 7-9는 본 발명에 따라 구성된 MFMS 메모리 트랜지스터 제조의 연속적인 단계를 나타내는 도면; 및
도 10은 본 발명에 따라 구성된 완성된 MFMS 메모리 트랜지스터를 나타내는 도면이다.
도 3을 참조하여, 본 발명에 따른 MFMOS 메모리 트랜지스터(40)의 제조방법을 설명한다. 본 발명에 따라 구성된 복수의 소자는 산소주입에 의한 분리형(SIMOX) 기판, 또는 벌크 실리콘기판(42)으로 된, 실리콘 웨이퍼상에 형성된다. 제조공정의 제 1 단계는 인접한 소자영역으로부터 웨이퍼의 분리부에 의한 복수의 구조들의 소자영역을 형성하는 것이다. 이는 절연재료의 트렌칭(trenching) 또는 주입에 의해 실행된다.
다음 단계는 소자영역의 n-웰 또는 p-웰 형성이다. 본 명세서에서 제공된 예에서, 바람직하게는 30keV 내지 180keV의 에너지레벨, 및 5.0×1011cm-2내지 5.0×1013cm-2의 농도로 보론이온의 주입에 의해, p-웰(44)이 기판(42)에 형성된다. 산화물영역(45a,45b)은 소자분리를 제공하도록 기판에 형성된다. 10keV 내지 50keV의 에너지레벨, 및 1.0×1012cm-2내지 1.0×1013cm-2의 농도로, BF2이온을 주입함에 의해 임계전압이 조정된다.
다시 도 3을 참조하면, 300℃ 내지 500℃ 사이의 온도에서, 100nm 내지 300nm 사이의 두께로 인 규산염 유리(PSG)층(46)이 퇴적된다. 20nm 내지 50nm 사이의 두께를 갖는, 실리콘 산화물 캡(cap)(48)이 PSG 상부에 퇴적된다. 후술되는 바의 이유로, PSG 층 및 실리콘 산화물 캡의 조합을 구조체 주변의 FE 게이트 스택으로 칭한다. PSG를 퇴적하는 하나의 기술은 산화물 퇴적공정 동안 PH3가스를 가스 스트림(stream)에 도입하는 것이다. 인은 2성분의 유리로도 알려진, 오산화인(P2O5)의 형태를 하게 된다. PSG는 구조체와 기판 사이의 부가적인 습기 장벽을 제공하여, 오염물질이 구조체의 표면으로 이동하는 것을 방지하기 위해 이동성 이온화 오염물질을 끌어들여 보유, 즉, 제거(getter)함으로써, 증가된 유동 특성을 제공한다.
구조체는 포토레지스트로 코팅되고, 게이트영역에서의 PSG는 폭(L1)을 갖는 구조체 주변의 FE 게이트 스택에 구멍(50)을 형성하기 위해 플라즈마 에칭된다. 이 에칭공정은 하부 실리콘이 제거되기 전에 중단된다. 포토레지스트는 그 후에 제거되어, 도 3에 도시된 바와 같은 구조체로 된다.
저온 산화물의 층(52)은 10nm 내지 40nm 사이의 두께로 CVD에 의해 퇴적된다. 이 층은 실리콘 기판의 레벨에 플라즈마 에칭된다. 구조체는 웨트(wet) 세정되고, 플라즈마 에칭공정 동안에 손상된 임의의 실리콘을 충분히 제거하도록 실리콘이 에칭된다.
700℃ 내지 900℃ 사이의 온도로 가열되는 동안 산소 분위기에 노출됨에 의해 노출된 게이트영역이 산화된다. PSG 층(46) 및 산화물 캡(48)의 2개의 부분은 기판(42)상에 남는다. 산화물층(52) 및 산화물 캡(48)의 나머지 부분은 단일 산화물층(52)으로 융합된다.
이 시점에서, 강유전체 게이트 유니트의 형성이 시작된다. 도 4를 참조하면, FE 게이트 스택은 참조부호(54)로 나타내고, 하부전극(56), 강유전체(FE) 재료(58) 및 상부전극(60)을 포함한다. FE 게이트 스택(54)의 구성은 산화물층(52)상의 하부전극의 퇴적과 함께 시작된다. 하부전극(56)은 Pt 또는 Ir, Pt/Ir의 합금, 또는 다른 적합한 도전성 재료로 형성될 수 있다. 이 금속의 두께는 20nm 내지 100nm이다.
다음, FE 재료(58)는 화학증착(CVD)에 의해 퇴적된다. FE 재료는: 이하의 Pb(Zr,Ti)O3(PZT), PLZT, SrBi2Ta2O9(SBT), Pb5Ge3O11, BaTiO3, 또는 LiNbO3중 임의의 것으로 될 수 있다. 바람직한 화합물은, 바람직한 순서로, Pb5Ge3O11, SBT 및 PZT이다. FE 게이트 유니트 필드에서의 대부분의 실험적인 작업은 PZT 화합물로 실행된다. 100nm 내지 400nm의 두께로 FE 재료(58)가 퇴적된다.
상부전극(60)은 FE 재료 상부에 형성된다. 상부전극은 20nm 내지 200nm의 두께로, 하부전극과 동일한 재료로 형성될 수 있다.
구조체는 포토레지스트로 코팅된다. 하부 PSG(46) 및 산화물(52)과 함께 강유전체 게이트 스택(54)은, 실리콘기판(42)의 레벨에 플라즈마 에칭된다. 강유전체 스택의 폭은 L2이며, L2≥L1+2δ이고, δ는 리소그라피 공정의 얼라인먼트 내성이다.
도 5를 참조하면, 제 1 절연층(62)을 형성하기 위해 10nm 내지 50nm 사이의 두께로 TiO2또는 질화실리콘이 퇴적된다. n+ 소스영역(64) 및 n+ 드레인영역(66)을 형성하기 위해 구조체에는 30keV 내지 80keV 사이의 에너지 및 1.0×1015cm-2내지 1.0×1016cm-2의 농도로 비소이온이 주입된다. 약 10분 내지 60분 동안 600℃ 내지 1000℃ 사이의 온도로 구조체가 어닐링된다. 어닐링공정 동안, 약간 도핑된 소스영역(68) 및 약간 도핑된 드레인영역(70)을 형성하기 위해 인이 PSG로부터 실리콘기판에 확산되어, 도 5에 나타낸 구조체로 된다.
패시베이션 산화물, 또는 제 2 절연층(72)은 CVD에 의해 퇴적된다. 트랜지스터용 전극을 얻기 위한 영역을 형성하도록 구조체는 포토레지스트로 코팅되어 콘택트 에칭된다. 소스전극(74), 게이트전극(76) 및 드레인전극(78)을 형성하기 위해 구조체가 금속화되어, 도 6에 도시된 완성된 구조체로 된다.
MFMS 메모리 트랜지스터에 있어서, 상기 공정은 MFMOS 메모리 트랜지스터의 공정과 유사하다. 도 7을 참조하면, MFMS 메모리 트랜지스터(80)를 구성하는 공정이 설명되어 있다.
MFMOS 메모리 트랜지스터(40)의 경우와 같이, 본 발명에 따라 구성된 복수의 소자는 산소주입 분리형(SIMOX) 기판, 또는 벌크 실리콘기판(82)으로 된, 실리콘 웨이퍼상에 형성된다. 제조공정의 제 1 단계는 인접한 소자영역으로부터 웨이퍼의 분리부에 의해 복수의 구조체의 소자영역을 형성하는 것이다. 이는 절연재료의 트렌칭 또는 주입에 의해 실행될 수 있다.
다음 단계는 소자영역의 n-웰 또는 p-웰을 형성하는 것이다. 명세서내에 제공된 예에서, 바람직하게는 30keV 내지 180keV의 에너지레벨, 및 5.0×1011cm-2내지 5.0×1013cm-2의 농도로, 보론 이온을 주입함에 의해 p-웰(84)이 기판(82)에 형성된다. 소자분리를 제공하기 위해 산화물영역(85a,85b)이 기판에 형성된다.
다음 단계는, 실리콘기판(82) 상부의 20nm 내지 100nm에 n-층(86)을 형성하기 위해, 바람직하게는 5keV 내지 40keV의 에너지레벨, 및 5.0×1011cm-2내지 1.0×1013cm-2의 농도로, 인이온을 주입하는 공정을 포함한다. 여기서, 상기 공정은 MFMOS 메모리 트랜지스터(40)를 형성하기 위해 사용되는 공정과 다르다. MFMS 트랜지스터의 형성시의 다른 차이는 PSG 층이 사용될 수 있지만, 필요하지는 않다는 것이다. 이 실시예의 설명은 PSG 층의 사용에 대한 것이지만, 그의 사용이 생략될 수 있고, 산화물만으로 대체될 수 있다. 300℃ 내지 500℃ 사이의 온도에서, 100nm 내지 300nm 사이의 두께로 인 규산염 유리(PSG)가 퇴적된다. 20nm 내지 50nm 사이의 두께를 갖는, 실리콘 산화물 캡(88)이 PSG 상부에 퇴적된다. PSG 층 및 실리콘 산화물 캡의 조합은 본 명세서에서 구조체 주변의 FE 게이트 스택으로 칭한다. 이와 다르게, n- 및 산화물층이 구조체 주변의 FE 게이트 스택으로서 작용하는, n-층(86)상에, PSG 및 산화물 캡 대신에 100nm 내지 300nm의 두께로 CVD에 의해 저온 산화물층이 퇴적될 수 있다.
구조체는 포토레지스트로 코팅되고, 폭(L1)을 갖는 구조체 주변의 FE 게이트 스택에 구멍(90)을 형성하기 위해 게이트영역의 산화물이 플라즈마 에칭된다. 하부 실리콘이 제거되기 전에 에칭공정이 중단된다. 포토레지스트가 제거된 후, 도 7에 도시된 바와 같은 구조체로 된다.
산화물 캡(88)과 결합하여, 10nm 내지 40nm 사이의 두께로 CVD에 의해 저온 산화물층이 퇴적된다. 이 층은 실리콘기판의 레벨로 플라즈마 에칭된다. 구조체는 웨트 세정되고, 플라즈마 에칭공정 동안 손상된 임의의 실리콘을 제거하기에 충분하도록 실리콘이 에칭된다.
이 시점에서, 강유전체 게이트 유니트의 형성이 시작된다. 도 8을 참조하면, FE 게이트 스택은 참조부호(94)로 나타내고, 하부전극(96), 강유전체(FE) 재료(98) 및 상부전극(100)을 포함한다. FE 게이트 스택(94)의 구성은 전술한 바와 동일하다.
구조체는 포토레지스트로 코팅된다. 강유전체 게이트 스택(94)은 실리콘기판(82)의 레벨로 플라즈마 에칭된다. 강유전체 스택의 폭은 L2이며, L2≥L1+2δ이고, δ는 리소그라피 공정의 얼라인먼트 내성이다.
도 9를 참조하면, 제 1 절연층(102)을 형성하기 위해 10nm 내지 50nm 사이의 두께로 TiO2또는 질화실리콘이 퇴적된다. n+ 소스영역(104) 및 n+ 드레인영역(106)을 형성하기 위해 구조체에는 30keV 내지 80keV 사이의 에너지 및 1.0×1015cm-2내지 1.0×1016cm-2의 농도로 비소이온이 주입된다. PSG 층을 갖는 구조체는, 10분 내지 60분 동안, 600℃ 내지 1000℃ 사이의 온도로 어닐링되어, 도 9에 나타낸 구조체로 된다. 구조체가 PSG 층 없이 형성되는 경우, 20분 내지 100분 동안, 500℃ 내지 700℃ 사이의 온도로 구조체가 어닐링된다.
패시베이션 산화물, 또는 제 2 절연층(112)은 CVD에 의해 퇴적된다. 트랜지스터용 전극을 얻기 위한 영역을 형성하기 위해 구조체는 포토레지스트로 코팅되어 콘택트 에칭된다. 소스전극(114), 게이트전극(116) 및 드레인전극(118)을 형성하기 위해 구조체가 금속화된 후, 도 10에 도시된 완성된 구조체로 된다.
본 발명에 의하면, 강유전체 메모리 트랜지스터의 제조 수율이 향상될 수 있다.
본 발명의 바람직한 실시예, 및 그의 개조예가 개시되지만, 첨부된 특허청구의 범위내에서 다른 변화 및 변경이 실시될 수 있다.
Claims (15)
- δ의 얼라인먼트 내성을 갖는 리소그라피 공정을 이용하는 강유전체 메모리 트랜지스터의 제조방법으로서:강유전체 게이트 유니트의 구성을 위한 실리콘기판을 마련하는 단계;기판에 p-웰을 형성하기 위해 보론이온을 주입하는 단계;기판상의 복수의 소자영역을 분리시키는 단계;구조체 주변에 FE 게이트 스택을 형성하는 단계;게이트영역에 기판을 노출시키도록 L1의 폭을 갖는 구멍을 형성하기 위해 구조체 주변의 FE 게이트 스택을 에칭하는 단계;노출된 기판상에 약 10nm 내지 40nm 사이의 두께로 산화물을 CVD에 의해 퇴적하는 단계;게이트영역상에 L2의 폭을 가진 FE 게이트 스택을 형성하는 단계(L2≥L1+2δ);구조체상에 제 1 절연층을 퇴적하는 단계;소스영역 및 드레인영역을 형성하기 위해 비소 또는 인이온을 주입하는 단계;구조체를 어닐링하는 단계;제 2 절연층을 CVD에 의해 퇴적하는 단계; 및구조체를 금속화하는 단계를 포함하는, 강유전체 메모리 트랜지스터의 제조방법.
- 제 1 항에 있어서, 구조체 주변의 FE를 형성하는 단계는 CVD에 의해 약 300℃와 500℃ 사이의 온도에서 소자영역상에 약 100nm 내지 300nm 사이의 두께를 갖는 PSG 층을 퇴적하는 단계; 및 약 20nm 내지 50nm 사이의 두께로 PSG 층상에 산화물층을 퇴적하는 단계를 포함하는 방법.
- 제 2 항에 있어서, 상기 어닐링단계는 약 10분 내지 60분 동안 약 600℃ 내지 1000℃ 사이의 온도로 구조체를 가열함에 의해 PSG 하부의 실리콘기판에 약간 도핑된 소스영역 및 약간 도핑된 드레인영역을 형성하는 단계를 포함하는 방법.
- 제 1 항에 있어서, 구조체 주변의 FE를 형성하는 단계는 실리콘기판의 상부 20nm 내지 100nm에 n-층을 형성하기 위해, 5keV 내지 40keV의 에너지레벨, 및 5.0×1011cm-2내지 1.0×1013cm-2의 농도로 인이온을 주입하는 단계를 포함하는 방법.
- 제 4 항에 있어서, 상기 어닐링단계는 약 20분 내지 100분 동안 약 500℃ 내지 700℃ 사이의 온도로 구조체를 가열하는 단계를 포함하는 방법.
- 제 1 항에 있어서, 상기 FE 게이트 스택의 형성단계는 약 10nm 내지 40nm 사이의 두께로 하부전극을 퇴적하는 단계, 약 100nm 내지 400nm 사이의 두께로 강유전체 재료를 퇴적하는 단계, 및 약 10nm 내지 40nm 사이의 두께로 상부전극을 퇴적하는 단계를 포함하는 방법.
- 제 6 항에 있어서, 상기 하부 및 상부전극의 퇴적단계는 Pt, Ir, 및 Pt/Ir 합금으로 구성되는 그룹으로부터 취해진 재료의 퇴적단계를 포함하는 방법.
- 제 6 항에 있어서, 상기 강유전체 재료의 퇴적단계는 Pb(Zr,Ti)O3(PZT), PLZT, SrBi2Ta2O9(SBT), Pb5Ge3O11, BaTiO3및 LiNbO3로 구성되는 그룹으로부터 취해진 재료의 FE 층을 퇴적하는 단계를 포함하는 방법.
- 내부에 p-웰이 형성되어 있는 실리콘기판;상기 기판의 상부 표면을 따라 배치된 게이트영역, 소스영역 및 드레인영역;상기 게이트영역 주위에 배치된 L1의 폭으로 된 구멍을 갖는 구조체 주변의 FE 게이트 스택;상기 FE 게이트 스택은 구조체 주변의 상기 FE 게이트 스택에 형성되어 L2의 폭을 가진 FE 게이트 스택(L2≥L1+2δ이며, δ는 리소그라피 공정의 얼라인먼트 내성);상기 FE 게이트 스택 및 기판상에 형성된 제 1 절연층;상기 제 1 절연층상에 형성된 제 2 절연층; 및상기 소스영역에 전기적으로 접속된 소스전극; 상기 FE 게이트 스택에 전기적으로 접속된 게이트전극; 및 상기 드레인영역에 전기적으로 접속된 드레인전극을 포함하는 강유전체 메모리 트랜지스터.
- 제 9 항에 있어서, 구조체 주변의 상기 FE 게이트 스택은 상기 기판상에 배치된 약 100nm 내지 300nm 사이의 두께를 갖는 PSG 층 및 상기 PSG 층상에 있고 약 20nm 내지 50nm 사이의 두께를 갖는 산화물 캡을 포함하는 트랜지스터.
- 제 10 항에 있어서, 상기 소스영역과 상기 게이트영역 사이에 배치된 약간 도핑된 소스영역 및 상기 드레인영역과 게이트영역 사이에 배치된 약간 도핑된 드레인영역을 더 포함하는 트랜지스터.
- 제 9 항에 있어서, 구조체 주변의 상기 FE 게이트 스택은 실리콘기판 상부의 20nm 내지 100nm에 n-층을 포함하는 트랜지스터.
- 제 9 항에 있어서, FE 게이트 스택은 약 10nm 내지 40nm 사이의 두께를 갖는 하부전극, 약 100nm 내지 400nm 사이의 두께를 갖는 강유전체층, 및 약 10nm 내지 40nm 사이의 두께를 갖는 상부전극을 포함하는 트랜지스터.
- 제 13 항에 있어서, 상기 하부 및 상부전극은 Pt, Ir 및 Pt/Ir 합금으로 구성되는 그룹으로부터 취해진 재료로 형성되는 트랜지스터.
- 제 13 항에 있어서, 상기 강유전체층은 Pb(Zr,Ti)O3(PZT), PLZT, SrBi2Ta2O9(SBT), Pb5Ge3O11, BaTiO3및 LiNbO3로 구성되는 그룹으로부터 취해진 재료로 형성되는 트랜지스터.
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