JPH11220098A - 半導体記憶素子およびその製造方法 - Google Patents
半導体記憶素子およびその製造方法Info
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- JPH11220098A JPH11220098A JP10020770A JP2077098A JPH11220098A JP H11220098 A JPH11220098 A JP H11220098A JP 10020770 A JP10020770 A JP 10020770A JP 2077098 A JP2077098 A JP 2077098A JP H11220098 A JPH11220098 A JP H11220098A
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Abstract
(57)【要約】
【課題】 データの書き込み時に、基板表面に空乏層が
広がらないような構造を実現する。 【解決手段】 半導体記憶素子は、ｎ型Ｓｉ基板１０の
上にゲート酸化膜１６、下部電極１８、強誘電体膜２０
および上部電極２２を順次に積層したゲート構造２４を
具えている。ｎ型Ｓｉ基板にはｎ型導電体領域とｐ型導
電体領域とを絶縁体領域を介して互いに隣接させて形成
してある。ｎ型Ｓｉ基板の表面に絶縁体によって素子分
離領域３０を形成し、その素子分離領域によりアクティ
ブ領域を画成する。そのアクティブ領域が２つの領域に
分離されるように、ｎ型Ｓｉ基板にトレンチを形成し、
そのトレンチ内に適当な絶縁体材料を埋め込むことによ
り、トレンチ素子分離１４を形成してある。このように
形成した各領域にそれぞれ所定の不純物を導入して、一
方がｐ型の導電性を有するｐウエル層１２ａとなるよう
に、他方がｎ型の導電性を有するｎウエル層１２ｂとな
るように、形成する。ゲート構造は、これらｐウエル層
およびｎウエル層にわたるｎ型Ｓｉ基板の上面に形成し
てある。
広がらないような構造を実現する。 【解決手段】 半導体記憶素子は、ｎ型Ｓｉ基板１０の
上にゲート酸化膜１６、下部電極１８、強誘電体膜２０
および上部電極２２を順次に積層したゲート構造２４を
具えている。ｎ型Ｓｉ基板にはｎ型導電体領域とｐ型導
電体領域とを絶縁体領域を介して互いに隣接させて形成
してある。ｎ型Ｓｉ基板の表面に絶縁体によって素子分
離領域３０を形成し、その素子分離領域によりアクティ
ブ領域を画成する。そのアクティブ領域が２つの領域に
分離されるように、ｎ型Ｓｉ基板にトレンチを形成し、
そのトレンチ内に適当な絶縁体材料を埋め込むことによ
り、トレンチ素子分離１４を形成してある。このように
形成した各領域にそれぞれ所定の不純物を導入して、一
方がｐ型の導電性を有するｐウエル層１２ａとなるよう
に、他方がｎ型の導電性を有するｎウエル層１２ｂとな
るように、形成する。ゲート構造は、これらｐウエル層
およびｎウエル層にわたるｎ型Ｓｉ基板の上面に形成し
てある。
Description
【０００１】
【発明の属する技術分野】この発明は、強誘電体膜を具
えた半導体記憶素子およびその製造方法に関する。
えた半導体記憶素子およびその製造方法に関する。
【０００２】
【従来の技術】強誘電体は自発分極を有しており、その
自発分極は印加された電界によって反転させることがで
きる。この自発分極を利用した半導体記憶素子として、
主として２つのタイプが提案されている。第１のタイプ
はいわゆる１トランジスタ型であり、第２のタイプはい
わゆる１トランジスタ１キャパシタ型である。しかし、
データの読み出しが非破壊で行えること、および高集積
化が期待できることなどから、１トランジスタ型の実現
が望まれている。
自発分極は印加された電界によって反転させることがで
きる。この自発分極を利用した半導体記憶素子として、
主として２つのタイプが提案されている。第１のタイプ
はいわゆる１トランジスタ型であり、第２のタイプはい
わゆる１トランジスタ１キャパシタ型である。しかし、
データの読み出しが非破壊で行えること、および高集積
化が期待できることなどから、１トランジスタ型の実現
が望まれている。
【０００３】例えば、１トランジスタ型の半導体記憶素
子の例が文献「信学技報ＳＤＭ９３−１３６，ｐｐ５３
−５９」に開示されている。この文献に開示されている
ように、上部電極、強誘電体層、下部電極、絶縁膜、半
導体基板の順に積層されたＭＦＭＩＳ（Metal/Ferroele
ctric/Metal/Insulator/Semiconductor ）構造にするの
が好ましい。その理由は、強誘電体膜が半導体上あるい
は絶縁体上に良好に成長しないためである。ＭＦＭＩＳ
構造にすると、強誘電体は導電体上に形成するため、成
膜が容易である。
子の例が文献「信学技報ＳＤＭ９３−１３６，ｐｐ５３
−５９」に開示されている。この文献に開示されている
ように、上部電極、強誘電体層、下部電極、絶縁膜、半
導体基板の順に積層されたＭＦＭＩＳ（Metal/Ferroele
ctric/Metal/Insulator/Semiconductor ）構造にするの
が好ましい。その理由は、強誘電体膜が半導体上あるい
は絶縁体上に良好に成長しないためである。ＭＦＭＩＳ
構造にすると、強誘電体は導電体上に形成するため、成
膜が容易である。
【０００４】この半導体記憶素子では、強誘電体膜の残
留分極により強誘電体膜中に電荷が蓄積される。例え
ば、正の電圧を印加した場合には正の電荷が蓄積され、
負の電圧を印加した場合には負の電荷が蓄積される。そ
して、その蓄積電荷が半導体表面に電荷を励起させる。
よって、印加電圧が０Ｖの状態であってもトランジスタ
のオン状態またはオフ状態が選択的に保たれる。このよ
うなトランジスタのスイッチング状態に応じてソースお
よびドレイン間の電流が変化するので、その変化を検出
することによりデータの読み出しが行われる。
留分極により強誘電体膜中に電荷が蓄積される。例え
ば、正の電圧を印加した場合には正の電荷が蓄積され、
負の電圧を印加した場合には負の電荷が蓄積される。そ
して、その蓄積電荷が半導体表面に電荷を励起させる。
よって、印加電圧が０Ｖの状態であってもトランジスタ
のオン状態またはオフ状態が選択的に保たれる。このよ
うなトランジスタのスイッチング状態に応じてソースお
よびドレイン間の電流が変化するので、その変化を検出
することによりデータの読み出しが行われる。
【０００５】
【発明が解決しようとする課題】また、データの書き込
みおよび消去に際しては、ゲートと基板との間に電圧を
印加する。しかしながら、例えばトランジスタ部分がＮ
ＭＯＳ構造である場合、データの書き込みを行ってトラ
ンジスタをオン状態にするためには、ゲートに正の電圧
を印加する必要がある。そのため、半導体基板がｐ型の
導電性を有しているために、基板表面に空乏層が広が
り、容量が低下して、強誘電体膜の分極反転に必要な電
圧が印加されなくなるおそれがある。また、ＰＭＯＳ構
造のトランジスタの場合、書き込み時にゲートに対して
負の電圧を印加するので、ｎ型基板に空乏層が広がり同
様の問題が生じる。
みおよび消去に際しては、ゲートと基板との間に電圧を
印加する。しかしながら、例えばトランジスタ部分がＮ
ＭＯＳ構造である場合、データの書き込みを行ってトラ
ンジスタをオン状態にするためには、ゲートに正の電圧
を印加する必要がある。そのため、半導体基板がｐ型の
導電性を有しているために、基板表面に空乏層が広が
り、容量が低下して、強誘電体膜の分極反転に必要な電
圧が印加されなくなるおそれがある。また、ＰＭＯＳ構
造のトランジスタの場合、書き込み時にゲートに対して
負の電圧を印加するので、ｎ型基板に空乏層が広がり同
様の問題が生じる。
【０００６】従って、従来より、データの書き込み時
に、基板表面に空乏層が広がらないような半導体記憶素
子の出現が望まれていた。
に、基板表面に空乏層が広がらないような半導体記憶素
子の出現が望まれていた。
【０００７】
【課題を解決するための手段】そこで、この発明の半導
体記憶素子によれば、半導体基板の上に絶縁体層、第１
導電体層、強誘電体層および第２導電体層が順次に積層
したゲート構造を具えた半導体記憶素子において、半導
体基板にｎ型導電体領域とｐ型導電体領域とを絶縁体領
域を介して互いに隣接させて形成してあり、これらｎ型
導電体領域およびｐ型導電体領域にわたる半導体基板の
上面にゲート構造を形成してあることを特徴とする。
体記憶素子によれば、半導体基板の上に絶縁体層、第１
導電体層、強誘電体層および第２導電体層が順次に積層
したゲート構造を具えた半導体記憶素子において、半導
体基板にｎ型導電体領域とｐ型導電体領域とを絶縁体領
域を介して互いに隣接させて形成してあり、これらｎ型
導電体領域およびｐ型導電体領域にわたる半導体基板の
上面にゲート構造を形成してあることを特徴とする。
【０００８】このように構成してあるので、ゲートに正
の電圧を印加するときは第２導電体層とｎ型導電体領域
との間に印加し、負の電圧を印加するときは第２導電体
層とｐ型導電体領域との間に印加するように構成でき
る。よって、データの書き込み時に基板表面に空乏層が
広がってしまうこともなくなり、強誘電体膜に対して必
要な大きさの電圧を印加することができるようになる。
の電圧を印加するときは第２導電体層とｎ型導電体領域
との間に印加し、負の電圧を印加するときは第２導電体
層とｐ型導電体領域との間に印加するように構成でき
る。よって、データの書き込み時に基板表面に空乏層が
広がってしまうこともなくなり、強誘電体膜に対して必
要な大きさの電圧を印加することができるようになる。
【０００９】また、この発明の半導体記憶素子の製造方
法によれば、半導体基板の上に絶縁体層、第１導電体
層、強誘電体層および第２導電体層が順次に積層したゲ
ート構造を具えた半導体記憶素子を形成するに当たり、
半導体基板に絶縁体材料を埋め込むことによりアクティ
ブ領域を２つの領域に分離する絶縁体領域を形成する工
程と、絶縁体領域により分離された半導体基板のアクテ
ィブ領域にそれぞれ所定の不純物を注入して、ｎ型導電
体領域およびｐ型導電体領域を形成する工程と、半導体
基板の上に絶縁体層、第１導電体層、強誘電体層および
第２導電体層を順次に成膜する工程と、ｎ型導電体領域
およびｐ型導電体領域にわたりゲート構造が形成される
ように、成膜した各層のパターニングを行う工程とを含
むことを特徴とする。
法によれば、半導体基板の上に絶縁体層、第１導電体
層、強誘電体層および第２導電体層が順次に積層したゲ
ート構造を具えた半導体記憶素子を形成するに当たり、
半導体基板に絶縁体材料を埋め込むことによりアクティ
ブ領域を２つの領域に分離する絶縁体領域を形成する工
程と、絶縁体領域により分離された半導体基板のアクテ
ィブ領域にそれぞれ所定の不純物を注入して、ｎ型導電
体領域およびｐ型導電体領域を形成する工程と、半導体
基板の上に絶縁体層、第１導電体層、強誘電体層および
第２導電体層を順次に成膜する工程と、ｎ型導電体領域
およびｐ型導電体領域にわたりゲート構造が形成される
ように、成膜した各層のパターニングを行う工程とを含
むことを特徴とする。
【００１０】このような製造方法によれば、上述した構
造の半導体記憶素子を形成することができる。
造の半導体記憶素子を形成することができる。
【００１１】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。尚、図は、この発明が理解
できる程度に構成、大きさおよび配置関係が概略的に示
されているに過ぎない。また、以下に記載する数値や材
料等の条件は単なる一例に過ぎない。従って、この発明
は、この実施の形態に何ら限定されることがない。
実施の形態につき説明する。尚、図は、この発明が理解
できる程度に構成、大きさおよび配置関係が概略的に示
されているに過ぎない。また、以下に記載する数値や材
料等の条件は単なる一例に過ぎない。従って、この発明
は、この実施の形態に何ら限定されることがない。
【００１２】先ず、この実施の形態の半導体記憶素子の
構成につき、図１および図２を参照して説明する。図１
は、実施の形態の半導体記憶素子の構成を示す断面図で
ある。図１（Ａ）は、半導体記憶素子を図中のゲート構
造２４のゲート長に沿う方向にわたり切り取って示した
断面図である。図１（Ｂ）は、半導体記憶素子を図中の
ゲート構造２４のゲート幅に沿う方向にわたり切り取っ
て示した断面図である。図２は、半導体記憶素子を用い
てメモリを構成したときの等価回路構成を示す回路図で
ある。
構成につき、図１および図２を参照して説明する。図１
は、実施の形態の半導体記憶素子の構成を示す断面図で
ある。図１（Ａ）は、半導体記憶素子を図中のゲート構
造２４のゲート長に沿う方向にわたり切り取って示した
断面図である。図１（Ｂ）は、半導体記憶素子を図中の
ゲート構造２４のゲート幅に沿う方向にわたり切り取っ
て示した断面図である。図２は、半導体記憶素子を用い
てメモリを構成したときの等価回路構成を示す回路図で
ある。
【００１３】図１に示すように、半導体記憶素子は、ｎ
型Ｓｉ基板１０の上にゲート酸化膜（ＳｉＯ2 膜）１
６、下部電極（フローティングゲート）１８、強誘電体
膜２０および上部電極（コントロール電極）２２を順次
に積層したゲート構造２４を具えている。すなわち、ｎ
型Ｓｉ基板１０の表面にゲート酸化膜１６を形成し、そ
の上に下部電極１８、強誘電体膜２０および上部電極２
２をこの順に積層してある。また、この積層構造にパタ
ーニングを施して、所定のストライプ形状となるように
形成してある。下部電極１８は、多結晶Ｓｉ、イリジウ
ムおよび酸化イリジウムを順次に積層したものである。
強誘電体膜２０として、チタン酸ビスマス膜（以下、Ｂ
ＩＴ膜と略称する。）を用いている。上部電極２２とし
て、ＩｒＯ2 膜を用いている。
型Ｓｉ基板１０の上にゲート酸化膜（ＳｉＯ2 膜）１
６、下部電極（フローティングゲート）１８、強誘電体
膜２０および上部電極（コントロール電極）２２を順次
に積層したゲート構造２４を具えている。すなわち、ｎ
型Ｓｉ基板１０の表面にゲート酸化膜１６を形成し、そ
の上に下部電極１８、強誘電体膜２０および上部電極２
２をこの順に積層してある。また、この積層構造にパタ
ーニングを施して、所定のストライプ形状となるように
形成してある。下部電極１８は、多結晶Ｓｉ、イリジウ
ムおよび酸化イリジウムを順次に積層したものである。
強誘電体膜２０として、チタン酸ビスマス膜（以下、Ｂ
ＩＴ膜と略称する。）を用いている。上部電極２２とし
て、ＩｒＯ2 膜を用いている。
【００１４】尚、ゲート構造２４を構成する各層の側面
に接触させて、サイドウオール３２を適当な絶縁体材料
を用いて形成してある。また、ゲート構造２４の下方部
分を除くｎ型Ｓｉ基板１０の表面付近に所定の不純物を
導入することにより、それぞれドレイン領域２６および
ソース領域２８を形成してある。
に接触させて、サイドウオール３２を適当な絶縁体材料
を用いて形成してある。また、ゲート構造２４の下方部
分を除くｎ型Ｓｉ基板１０の表面付近に所定の不純物を
導入することにより、それぞれドレイン領域２６および
ソース領域２８を形成してある。
【００１５】そして、ｎ型Ｓｉ基板１０にはｎ型導電体
領域とｐ型導電体領域とを絶縁体領域を介して互いに隣
接させて形成してある。あらかじめ、ｎ型Ｓｉ基板１０
の表面に絶縁体によって素子分離領域３０を形成し、そ
の素子分離領域３０によりアクティブ領域を画成する。
また、そのアクティブ領域が２つの領域に分離されるよ
うにｎ型Ｓｉ基板１０にトレンチを形成し、そのトレン
チ内に適当な絶縁体材料を埋め込むことにより、トレン
チ素子分離１４を形成してある。このように形成した各
領域にはそれぞれ所定の不純物を導入して、一方がｐ型
の導電性を有するｐウエル層１２ａとなるように、他方
がｎ型の導電性を有するｎウエル層１２ｂとなるよう
に、形成する。
領域とｐ型導電体領域とを絶縁体領域を介して互いに隣
接させて形成してある。あらかじめ、ｎ型Ｓｉ基板１０
の表面に絶縁体によって素子分離領域３０を形成し、そ
の素子分離領域３０によりアクティブ領域を画成する。
また、そのアクティブ領域が２つの領域に分離されるよ
うにｎ型Ｓｉ基板１０にトレンチを形成し、そのトレン
チ内に適当な絶縁体材料を埋め込むことにより、トレン
チ素子分離１４を形成してある。このように形成した各
領域にはそれぞれ所定の不純物を導入して、一方がｐ型
の導電性を有するｐウエル層１２ａとなるように、他方
がｎ型の導電性を有するｎウエル層１２ｂとなるよう
に、形成する。
【００１６】上述したゲート構造２４は、これらｐウエ
ル層１２ａおよびｎウエル層１２ｂにわたるｎ型Ｓｉ基
板１０の上面に形成してある。ｐウエル層１２ａ、トレ
ンチ素子分離１４およびｎウエル層１２ｂは、この順に
ゲート幅方向に沿って配列するように構成される。この
ように、ゲート構造２４は、ｐウエル層１２ａおよびｎ
ウエル層１２ｂの両方の領域にまたがって形成される。
ル層１２ａおよびｎウエル層１２ｂにわたるｎ型Ｓｉ基
板１０の上面に形成してある。ｐウエル層１２ａ、トレ
ンチ素子分離１４およびｎウエル層１２ｂは、この順に
ゲート幅方向に沿って配列するように構成される。この
ように、ゲート構造２４は、ｐウエル層１２ａおよびｎ
ウエル層１２ｂの両方の領域にまたがって形成される。
【００１７】また、データ書き込みを行うための配線す
なわちデータ書き込み線を１つの半導体記憶素子に２本
割り当て、ｐウエル層１２ａと上部電極２２との間、お
よびｎウエル層１２ｂと上部電極２２との間にそれぞれ
所定の極性の電圧を印加できるように構成する。従っ
て、上部電極２２と基板（バックゲート）との間に電圧
を印加するとき、ｐウエル層１２ａおよびｎウエル層１
２ｂのいずれか一方の領域の表面には空乏層が広がらな
い。よって、強誘電体膜２０に対して、分極反転に必要
な大きさの電圧を印加することが可能である。
なわちデータ書き込み線を１つの半導体記憶素子に２本
割り当て、ｐウエル層１２ａと上部電極２２との間、お
よびｎウエル層１２ｂと上部電極２２との間にそれぞれ
所定の極性の電圧を印加できるように構成する。従っ
て、上部電極２２と基板（バックゲート）との間に電圧
を印加するとき、ｐウエル層１２ａおよびｎウエル層１
２ｂのいずれか一方の領域の表面には空乏層が広がらな
い。よって、強誘電体膜２０に対して、分極反転に必要
な大きさの電圧を印加することが可能である。
【００１８】図２に示すように、この実施の形態の半導
体記憶素子３３を用いてメモリ装置を構成する場合に
は、ワード線３８を上部電極２２に接続し、ビット線３
６をドレイン領域２６（ソース領域２８）に接続し、ド
ライブ線４４をソース領域２８（ドレイン領域２６）に
接続する。また、第１データ書き込み線４０および第２
データ書き込み線４２により、ｐウエル層１２ａと上部
電極２２との間、およびｎウエル層１２ｂと上部電極２
２との間に、それぞれ基板に対して異なる極性の電圧が
印加できるように構成する。従って、強誘電体キャパシ
タ３４に対する印加電圧の極性に応じた基板の導電性が
確保されるので、データの書き込み時および消去時に、
基板表面に空乏層が広がるといった問題が解消される。
体記憶素子３３を用いてメモリ装置を構成する場合に
は、ワード線３８を上部電極２２に接続し、ビット線３
６をドレイン領域２６（ソース領域２８）に接続し、ド
ライブ線４４をソース領域２８（ドレイン領域２６）に
接続する。また、第１データ書き込み線４０および第２
データ書き込み線４２により、ｐウエル層１２ａと上部
電極２２との間、およびｎウエル層１２ｂと上部電極２
２との間に、それぞれ基板に対して異なる極性の電圧が
印加できるように構成する。従って、強誘電体キャパシ
タ３４に対する印加電圧の極性に応じた基板の導電性が
確保されるので、データの書き込み時および消去時に、
基板表面に空乏層が広がるといった問題が解消される。
【００１９】次に、この実施の形態の半導体素子の製造
方法につき、図３〜図６を参照して説明する。図３、図
４および図５は、製造工程を示す断面図である。各図の
（Ａ１）、（Ｂ１）、（Ｃ１）、（Ｄ１）などには図１
の（Ａ）に対応した位置の断面が示されている。また、
各図の（Ａ２）、（Ｂ２）、（Ｃ２）、（Ｄ２）などに
は図１の（Ｂ）に対応した位置の断面が示されている。
また、図６は、強誘電体膜の成膜フローを示すフローチ
ャートである。
方法につき、図３〜図６を参照して説明する。図３、図
４および図５は、製造工程を示す断面図である。各図の
（Ａ１）、（Ｂ１）、（Ｃ１）、（Ｄ１）などには図１
の（Ａ）に対応した位置の断面が示されている。また、
各図の（Ａ２）、（Ｂ２）、（Ｃ２）、（Ｄ２）などに
は図１の（Ｂ）に対応した位置の断面が示されている。
また、図６は、強誘電体膜の成膜フローを示すフローチ
ャートである。
【００２０】先ず、ｎ型Ｓｉ基板１０に絶縁体材料を埋
め込むことにより、アクティブ領域を２つの領域に分離
するためのトレンチ素子分離１４を形成する（図３の
（Ａ１）および（Ａ２））。このため、通常のフォトリ
ソグラフィ工程およびエッチング工程を行って、幅１μ
ｍのトレンチをｎ型Ｓｉ基板１０に形成する。そして、
トレンチを形成したｎ型Ｓｉ基板１０の表面に化学気相
成長法（以下、ＣＶＤ法と称する。）によりＳｉ酸化膜
（ＳｉＯ2 膜）を成膜して、トレンチ内にＳｉＯ2 を埋
め込む。続いて、全面エッチバックを行い、基板上の不
要なＳｉＯ2 膜の部分を除去する。
め込むことにより、アクティブ領域を２つの領域に分離
するためのトレンチ素子分離１４を形成する（図３の
（Ａ１）および（Ａ２））。このため、通常のフォトリ
ソグラフィ工程およびエッチング工程を行って、幅１μ
ｍのトレンチをｎ型Ｓｉ基板１０に形成する。そして、
トレンチを形成したｎ型Ｓｉ基板１０の表面に化学気相
成長法（以下、ＣＶＤ法と称する。）によりＳｉ酸化膜
（ＳｉＯ2 膜）を成膜して、トレンチ内にＳｉＯ2 を埋
め込む。続いて、全面エッチバックを行い、基板上の不
要なＳｉＯ2 膜の部分を除去する。
【００２１】次に、通常の工程により、ｎ型Ｓｉ基板１
０のトレンチ素子分離１４が形成された面に素子分離領
域（フィールド酸化膜）３０を形成し、トランジスタの
アクティブ領域を画成する（図３の（Ｂ１）および（Ｂ
２））。そして、トレンチ素子分離１４により分離され
たｎ型Ｓｉ基板１０のアクティブ領域にそれぞれ所定の
不純物を注入して、ｐウエル層１２ａおよびｎウエル層
１２ｂを形成する（図３の（Ｃ１）および（Ｃ２））。
このため、先ず、基板全面にボロンイオンを注入して、
これを１１５０℃の温度で５１０分間の熱処理により活
性化させ、ｐウエル層１２ａを形成する。続いて、所定
の領域にｎウエル層１２ｂを形成するために、ホトリソ
グラフィ工程を行った後、リンイオンを基板に注入し、
これを１１５０℃の温度で２１０分間の熱処理により活
性化させ、ｎウエル層１２ｂを形成する。このとき、ｐ
ウエル層１２ａの深さがトレンチ素子分離１４の深さよ
りも浅くなるように形成する。また、ｎウエル層１２ｂ
の深さがｐウエル層１２ａの深さよりも浅くなるように
形成する。
０のトレンチ素子分離１４が形成された面に素子分離領
域（フィールド酸化膜）３０を形成し、トランジスタの
アクティブ領域を画成する（図３の（Ｂ１）および（Ｂ
２））。そして、トレンチ素子分離１４により分離され
たｎ型Ｓｉ基板１０のアクティブ領域にそれぞれ所定の
不純物を注入して、ｐウエル層１２ａおよびｎウエル層
１２ｂを形成する（図３の（Ｃ１）および（Ｃ２））。
このため、先ず、基板全面にボロンイオンを注入して、
これを１１５０℃の温度で５１０分間の熱処理により活
性化させ、ｐウエル層１２ａを形成する。続いて、所定
の領域にｎウエル層１２ｂを形成するために、ホトリソ
グラフィ工程を行った後、リンイオンを基板に注入し、
これを１１５０℃の温度で２１０分間の熱処理により活
性化させ、ｎウエル層１２ｂを形成する。このとき、ｐ
ウエル層１２ａの深さがトレンチ素子分離１４の深さよ
りも浅くなるように形成する。また、ｎウエル層１２ｂ
の深さがｐウエル層１２ａの深さよりも浅くなるように
形成する。
【００２２】次に、ｎ型Ｓｉ基板１０の上に絶縁体層、
第１導電体層、強誘電体層および第２導電体層を順次に
成膜する。先ず、急速加熱装置（ＲＴＡ装置）によりｎ
型Ｓｉ基板１０の表面に絶縁体層としてのＳｉＯ2 膜１
６ａを形成する（図３の（Ｃ１）および（Ｃ２））。次
に、多結晶Ｓｉ層、イリジウム（Ｉｒ）層および酸化イ
リジウム（ＩｒＯ2 ）層を順次に成膜して、第１導電体
層１８ａを形成する（図３の（Ｄ１）および（Ｄ
２））。多結晶Ｓｉ層はＣＶＤ法により２０００Åの厚
さに形成する。イリジウム層はスパッタ法により５００
Åの厚さに形成する。酸化イリジウム層はスパッタ法に
より１０００Åの厚さに形成する。
第１導電体層、強誘電体層および第２導電体層を順次に
成膜する。先ず、急速加熱装置（ＲＴＡ装置）によりｎ
型Ｓｉ基板１０の表面に絶縁体層としてのＳｉＯ2 膜１
６ａを形成する（図３の（Ｃ１）および（Ｃ２））。次
に、多結晶Ｓｉ層、イリジウム（Ｉｒ）層および酸化イ
リジウム（ＩｒＯ2 ）層を順次に成膜して、第１導電体
層１８ａを形成する（図３の（Ｄ１）および（Ｄ
２））。多結晶Ｓｉ層はＣＶＤ法により２０００Åの厚
さに形成する。イリジウム層はスパッタ法により５００
Åの厚さに形成する。酸化イリジウム層はスパッタ法に
より１０００Åの厚さに形成する。
【００２３】次に、第１導電体層１８ａの上に強誘電体
層２０ａを形成する（図４の（Ａ１）および（Ａ
２））。この工程につき、図６を参照して説明する。こ
の実施の形態では、強誘電体層２０ａとしてチタン酸ビ
スマス層（ＢＩＴ層）を形成する。先ず、ＢＩＴを有機
系溶剤に溶かした溶液を第１導電体層１８ａの上にスピ
ンコートする。このスピンコート工程は、基板を５００
ｒｐｍの回転速度で１０秒間回転させて行う（図６のＳ
１）。また、基板を２５００ｒｐｍの回転速度で３０秒
間回転させて行い（図６のＳ２）、最終的に３０００Å
の厚さのＢＩＴ膜を形成する。次に、１５０℃の温度で
１分間の熱処理を行ってＢＩＴ膜を乾燥させる（図６の
Ｓ３）。また、２５０℃の温度で１５分間の熱処理を施
してさらに乾燥させる（図６のＳ４）。以上説明したス
ピンコート工程（図６のＳ１およびＳ２）と乾燥工程
（図６のＳ３およびＳ４）とは５回繰り返して行う。そ
の後、４５０℃の温度で１５分間の熱処理により仮焼成
を行う（図６のＳ５）。さらに、ＲＴＡ装置により、８
００℃の温度の乾燥酸素中で３０分間の熱処理を行って
ＢＩＴ膜を結晶化させ、強誘電体層２０ａを得る。
層２０ａを形成する（図４の（Ａ１）および（Ａ
２））。この工程につき、図６を参照して説明する。こ
の実施の形態では、強誘電体層２０ａとしてチタン酸ビ
スマス層（ＢＩＴ層）を形成する。先ず、ＢＩＴを有機
系溶剤に溶かした溶液を第１導電体層１８ａの上にスピ
ンコートする。このスピンコート工程は、基板を５００
ｒｐｍの回転速度で１０秒間回転させて行う（図６のＳ
１）。また、基板を２５００ｒｐｍの回転速度で３０秒
間回転させて行い（図６のＳ２）、最終的に３０００Å
の厚さのＢＩＴ膜を形成する。次に、１５０℃の温度で
１分間の熱処理を行ってＢＩＴ膜を乾燥させる（図６の
Ｓ３）。また、２５０℃の温度で１５分間の熱処理を施
してさらに乾燥させる（図６のＳ４）。以上説明したス
ピンコート工程（図６のＳ１およびＳ２）と乾燥工程
（図６のＳ３およびＳ４）とは５回繰り返して行う。そ
の後、４５０℃の温度で１５分間の熱処理により仮焼成
を行う（図６のＳ５）。さらに、ＲＴＡ装置により、８
００℃の温度の乾燥酸素中で３０分間の熱処理を行って
ＢＩＴ膜を結晶化させ、強誘電体層２０ａを得る。
【００２４】次に、強誘電体層２０ａの上に第２導電体
層２２ａを成膜する（図４の（Ａ１）および（Ａ
２））。第２導電体層２２ａとしては、２０００Åの厚
さのＩｒＯ2 層を形成する。
層２２ａを成膜する（図４の（Ａ１）および（Ａ
２））。第２導電体層２２ａとしては、２０００Åの厚
さのＩｒＯ2 層を形成する。
【００２５】次に、ｐウエル層１２ａおよびｎウエル層
１２ｂにわたりゲート構造２４が形成されるように、成
膜した各層のパターニングを行う（図４の（Ｂ１）およ
び（Ｂ２））。第１導電体層１８ａ、強誘電体層２０ａ
および第２導電体層２２ａは、フォトリソグラフィおよ
びエッチングを行ってパターニングする。これら各層
は、塩素ガスを用いたドライエッチングにより加工す
る。この結果、下部電極１８、強誘電体膜２０および上
部電極２２の積層構造が形成される。また、ＲＩＥ装置
によりＳｉＯ2 膜１６ａをエッチングしてゲート酸化膜
１６を形成する。このように、ゲート酸化膜１６、下部
電極１８、強誘電体膜２０および上部電極２２からなる
ゲート構造２４が形成される。図１を参照して説明した
ように、ゲート構造２４は、ｐウエル層１２ａおよびｎ
ウエル層１２ｂにまたがって形成される。
１２ｂにわたりゲート構造２４が形成されるように、成
膜した各層のパターニングを行う（図４の（Ｂ１）およ
び（Ｂ２））。第１導電体層１８ａ、強誘電体層２０ａ
および第２導電体層２２ａは、フォトリソグラフィおよ
びエッチングを行ってパターニングする。これら各層
は、塩素ガスを用いたドライエッチングにより加工す
る。この結果、下部電極１８、強誘電体膜２０および上
部電極２２の積層構造が形成される。また、ＲＩＥ装置
によりＳｉＯ2 膜１６ａをエッチングしてゲート酸化膜
１６を形成する。このように、ゲート酸化膜１６、下部
電極１８、強誘電体膜２０および上部電極２２からなる
ゲート構造２４が形成される。図１を参照して説明した
ように、ゲート構造２４は、ｐウエル層１２ａおよびｎ
ウエル層１２ｂにまたがって形成される。
【００２６】次に、基板上にゲート構造２４の側面に接
触させてサイドウオール３２を形成する（図４の（Ｃ
１）および（Ｃ２））。そして、通常の工程に従って、
基板表面にドレイン領域２６およびソース領域２８を形
成する（図４の（Ｃ１）および（Ｃ２））。また、基板
全面に層間絶縁膜４６を堆積する（図４の（Ｄ１）およ
び（Ｄ２））。上部電極２２の上面の一部が露出するよ
うに、この層間絶縁膜４６にゲート用コンタクト４８を
開口する（図４の（Ｄ１）および（Ｄ２））。このコン
タクト４８はワード線に接続するためのものである。さ
らに、ドレイン領域２６およびソース領域２８の上方の
位置における層間絶縁膜４６に、それぞれドレイン用コ
ンタクト５０およびソース用コンタクト５２を開口する
（図５の（Ａ１）および（Ａ２））。これらコンタクト
５０および５２にはビット線またはドライブ線が接続さ
れる。そして、各コンタクト４８、５０、５２内に導電
体材料を埋め込み、それぞれプラグ５４、５６、５８を
形成する（図５の（Ｂ１）および（Ｂ２））。また、こ
れらプラグ５４、５６、５８に接続する配線６０、６２
および６４を層間絶縁膜４６上に形成して（図５の（Ｂ
１）および（Ｂ２））、強誘電体トランジスタの基本構
造を完成させる。
触させてサイドウオール３２を形成する（図４の（Ｃ
１）および（Ｃ２））。そして、通常の工程に従って、
基板表面にドレイン領域２６およびソース領域２８を形
成する（図４の（Ｃ１）および（Ｃ２））。また、基板
全面に層間絶縁膜４６を堆積する（図４の（Ｄ１）およ
び（Ｄ２））。上部電極２２の上面の一部が露出するよ
うに、この層間絶縁膜４６にゲート用コンタクト４８を
開口する（図４の（Ｄ１）および（Ｄ２））。このコン
タクト４８はワード線に接続するためのものである。さ
らに、ドレイン領域２６およびソース領域２８の上方の
位置における層間絶縁膜４６に、それぞれドレイン用コ
ンタクト５０およびソース用コンタクト５２を開口する
（図５の（Ａ１）および（Ａ２））。これらコンタクト
５０および５２にはビット線またはドライブ線が接続さ
れる。そして、各コンタクト４８、５０、５２内に導電
体材料を埋め込み、それぞれプラグ５４、５６、５８を
形成する（図５の（Ｂ１）および（Ｂ２））。また、こ
れらプラグ５４、５６、５８に接続する配線６０、６２
および６４を層間絶縁膜４６上に形成して（図５の（Ｂ
１）および（Ｂ２））、強誘電体トランジスタの基本構
造を完成させる。
【００２７】尚、この実施の形態では、ＮＭＯＳ構造の
半導体記憶素子を例にして説明したが、本発明はＰＭＯ
Ｓ構造の半導体記憶素子に対しても適用が可能である。
また、強誘電体膜の材料はＢＩＴに限らず、他の材料を
用いてもよい。
半導体記憶素子を例にして説明したが、本発明はＰＭＯ
Ｓ構造の半導体記憶素子に対しても適用が可能である。
また、強誘電体膜の材料はＢＩＴに限らず、他の材料を
用いてもよい。
【００２８】
【発明の効果】この発明の半導体記憶素子によれば、半
導体基板にｎ型導電体領域とｐ型導電体領域とを絶縁体
領域を介して互いに隣接させて形成してあり、これらｎ
型導電体領域およびｐ型導電体領域にわたる半導体基板
の上面にゲート構造を形成してある。このように構成し
てあるので、ゲートに正の電圧を印加するときは第２導
電体層とｎ型導電体領域との間に印加し、負の電圧を印
加するときは第２導電体層とｐ型導電体領域との間に印
加するように構成できる。よって、データの書き込み時
に基板表面に空乏層が広がってしまうこともなくなり、
強誘電体膜に対して必要な大きさの電圧を印加すること
ができるようになる。
導体基板にｎ型導電体領域とｐ型導電体領域とを絶縁体
領域を介して互いに隣接させて形成してあり、これらｎ
型導電体領域およびｐ型導電体領域にわたる半導体基板
の上面にゲート構造を形成してある。このように構成し
てあるので、ゲートに正の電圧を印加するときは第２導
電体層とｎ型導電体領域との間に印加し、負の電圧を印
加するときは第２導電体層とｐ型導電体領域との間に印
加するように構成できる。よって、データの書き込み時
に基板表面に空乏層が広がってしまうこともなくなり、
強誘電体膜に対して必要な大きさの電圧を印加すること
ができるようになる。
【図１】実施の形態の半導体記憶素子の構成を示す図で
ある。
ある。
【図２】回路構成を示す図である。
【図３】実施の形態の製造工程を示す図である。
【図４】図３に続く、実施の形態の製造工程を示す図で
ある。
ある。
【図５】図４に続く、実施の形態の製造工程を示す図で
ある。
ある。
【図６】強誘電体膜の成膜フローを示す図である。
１０：ｎ型Ｓｉ基板 １２ａ：ｐウエル層 １２ｂ：ｎウエル層 １４：トレンチ素子分離 １６：ゲート酸化膜 １８：下部電極 ２０：強誘電体膜 ２２：上部電極 ２４：ゲート構造 ２６：ドレイン領域 ２８：ソース領域 ３０：素子分離領域 ３２：サイドウオール ３３：半導体記憶素子 ３４：強誘電体キャパシタ ３６：ビット線 ３８：ワード線 ４０：第１データ書き込み線 ４２：第２データ書き込み線 ４４：ドライブ線 １６ａ：ＳｉＯ2 膜 １８ａ：第１導電体層 ２０ａ：強誘電体層 ２２ａ：第２導電体層 ４６：層間絶縁膜 ４８：ゲート用コンタクト ５０：ドレイン用コンタクト ５２：ソース用コンタクト ５４，５６，５８：プラグ ６０，６２，６４：配線
Claims (2)
- 【請求項１】 半導体基板の上に絶縁体層、第１導電体
層、強誘電体層および第２導電体層が順次に積層したゲ
ート構造を具えた半導体記憶素子において、 前記半導体基板にｎ型導電体領域とｐ型導電体領域とを
絶縁体領域を介して互いに隣接させて形成してあり、 これらｎ型導電体領域およびｐ型導電体領域にわたる前
記半導体基板の上面に前記ゲート構造を形成してあるこ
とを特徴とする半導体記憶素子。 - 【請求項２】 半導体基板の上に絶縁体層、第１導電体
層、強誘電体層および第２導電体層が順次に積層したゲ
ート構造を具えた半導体記憶素子を形成するに当たり、 前記半導体基板に絶縁体材料を埋め込むことによりアク
ティブ領域を２つの領域に分離する絶縁体領域を形成す
る工程と、 前記絶縁体領域により分離された前記半導体基板のアク
ティブ領域にそれぞれ所定の不純物を注入して、ｎ型導
電体領域およびｐ型導電体領域を形成する工程と、 前記半導体基板の上に絶縁体層、第１導電体層、強誘電
体層および第２導電体層を順次に成膜する工程と、 前記ｎ型導電体領域およびｐ型導電体領域にわたりゲー
ト構造が形成されるように、前記成膜した各層のパター
ニングを行う工程とを含むことを特徴とする半導体記憶
素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10020770A JPH11220098A (ja) | 1998-02-02 | 1998-02-02 | 半導体記憶素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10020770A JPH11220098A (ja) | 1998-02-02 | 1998-02-02 | 半導体記憶素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11220098A true JPH11220098A (ja) | 1999-08-10 |
Family
ID=12036415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10020770A Withdrawn JPH11220098A (ja) | 1998-02-02 | 1998-02-02 | 半導体記憶素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11220098A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001320028A (ja) * | 2000-05-02 | 2001-11-16 | Fujitsu Ltd | 強誘電体メモリ装置及びその製造方法 |
-
1998
- 1998-02-02 JP JP10020770A patent/JPH11220098A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001320028A (ja) * | 2000-05-02 | 2001-11-16 | Fujitsu Ltd | 強誘電体メモリ装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |