JPH09252099A - 強誘電体メモリトランジスタ及びその製造方法 - Google Patents
強誘電体メモリトランジスタ及びその製造方法Info
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- JPH09252099A JPH09252099A JP8059720A JP5972096A JPH09252099A JP H09252099 A JPH09252099 A JP H09252099A JP 8059720 A JP8059720 A JP 8059720A JP 5972096 A JP5972096 A JP 5972096A JP H09252099 A JPH09252099 A JP H09252099A
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Abstract
(57)【要約】
【課題】 コントロールゲート電極およびフローティン
グゲート間の静電容量の低減。 【解決手段】 フローティングゲート電極２４を覆う様
にして、絶縁膜３０が設けられ、この絶縁膜３０の上面
に強誘電体膜３４が設けられており、絶縁膜３０に設け
られているコンタクトホール３２のホール内に強誘電体
膜３４の一部が埋め込まれ、強誘電体膜３４は絶縁膜３
０を介在してフローティングゲート電極２４と電気的に
接続されている。
グゲート間の静電容量の低減。 【解決手段】 フローティングゲート電極２４を覆う様
にして、絶縁膜３０が設けられ、この絶縁膜３０の上面
に強誘電体膜３４が設けられており、絶縁膜３０に設け
られているコンタクトホール３２のホール内に強誘電体
膜３４の一部が埋め込まれ、強誘電体膜３４は絶縁膜３
０を介在してフローティングゲート電極２４と電気的に
接続されている。
Description
【０００１】
【発明の属する技術分野】この発明は、強誘電体メモリ
トランジスタ及びその製造方法に関する。
トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】高密度集積・高速・低消費電力・高信頼
性を有する次世代メモリとして、強誘電体の残留分極を
利用した強誘電体メモリトランジスタが有望であるとし
て研究・開発がなされている。強誘電体メモリトランジ
スタの構造としては、２Ｔｒ２Ｃａｐａ型、１Ｔｒ１Ｃ
ａｐａ型および１Ｔｒ型とあるが、中でも１Ｔｒ型の構
造が高密度集積化に最適であり、加えて、高速・低消費
電力・高信頼性といった面も兼ね具えている。この１Ｔ
ｒ型の強誘電体メモリトランジスタは、通常のＭＯＳ電
界効果トランジスタ（以下、ＭＯＳＦＥＴと称する。）
の構造において、その半導体基板のアクティブ領域およ
びコントロールゲート電極間に強誘電体膜が設けられた
構造となっている。以下、この構造の強誘電体メモリト
ランジスタのことをＭＦＳ（Metal-Ferroelectric-Semi
conductor ）−ＦＥＴと称する。このＭＦＳ−ＦＥＴに
ついては、例えば、文献「IEEE Trans.on Electron Dev
ices,Vol.ED-21,No.8(1974)p.499」に開示されている。
性を有する次世代メモリとして、強誘電体の残留分極を
利用した強誘電体メモリトランジスタが有望であるとし
て研究・開発がなされている。強誘電体メモリトランジ
スタの構造としては、２Ｔｒ２Ｃａｐａ型、１Ｔｒ１Ｃ
ａｐａ型および１Ｔｒ型とあるが、中でも１Ｔｒ型の構
造が高密度集積化に最適であり、加えて、高速・低消費
電力・高信頼性といった面も兼ね具えている。この１Ｔ
ｒ型の強誘電体メモリトランジスタは、通常のＭＯＳ電
界効果トランジスタ（以下、ＭＯＳＦＥＴと称する。）
の構造において、その半導体基板のアクティブ領域およ
びコントロールゲート電極間に強誘電体膜が設けられた
構造となっている。以下、この構造の強誘電体メモリト
ランジスタのことをＭＦＳ（Metal-Ferroelectric-Semi
conductor ）−ＦＥＴと称する。このＭＦＳ−ＦＥＴに
ついては、例えば、文献「IEEE Trans.on Electron Dev
ices,Vol.ED-21,No.8(1974)p.499」に開示されている。
【０００３】かかるＭＦＳ−ＦＥＴは、強誘電体膜と半
導体基板例えばシリコン基板とが直接に接している構造
であるため、その製造工程時において、強誘電体膜材料
がシリコン基板中に拡散して、シリコン基板が汚染され
てしまい、ＦＥＴ特性の劣化を誘発するといった問題
や、シリコンと強誘電体膜材料との格子定数が異なるた
め、強誘電体膜が結晶化しにくく、そのため形成された
強誘電体膜が強誘電特性を示さなくなるといった問題が
あった。
導体基板例えばシリコン基板とが直接に接している構造
であるため、その製造工程時において、強誘電体膜材料
がシリコン基板中に拡散して、シリコン基板が汚染され
てしまい、ＦＥＴ特性の劣化を誘発するといった問題
や、シリコンと強誘電体膜材料との格子定数が異なるた
め、強誘電体膜が結晶化しにくく、そのため形成された
強誘電体膜が強誘電特性を示さなくなるといった問題が
あった。
【０００４】これらの問題点を解決しようとして提案さ
れた強誘電体メモリトランジスタがＭＦＭＩＳ（Metal-
Ferroelectric-Metal-Insulator-Semiconductor ）−Ｆ
ＥＴである。このＭＦＭＩＳ−ＦＥＴの構造は、前述の
ＭＦＳ−ＦＥＴの構造において、半導体基板のアクティ
ブ領域上にゲート酸化膜およびフローティングゲート電
極を順次に積層して、半導体基板のアクティブ領域およ
び強誘電体膜間にゲート酸化膜およびフローティングゲ
ート電極が設けられた構造となっている。このＭＦＭＩ
Ｓ−ＦＥＴの場合、強誘電体がフローティングゲート電
極を介して設けられているので、製造工程時における半
導体基板への汚染が起こらない。また、フローティング
ゲート電極材料に強誘電体膜材料に近い格子定数の材料
を選択することが可能であるので強誘電体膜の結晶化が
容易になり、強誘電体膜材料の強誘電特性を充分に引き
出せるようになる。ＭＦＭＩＳ−ＦＥＴについては、例
えば、文献「ISSCC Digest of Technical Papers(1995)
p.68」に開示されている。
れた強誘電体メモリトランジスタがＭＦＭＩＳ（Metal-
Ferroelectric-Metal-Insulator-Semiconductor ）−Ｆ
ＥＴである。このＭＦＭＩＳ−ＦＥＴの構造は、前述の
ＭＦＳ−ＦＥＴの構造において、半導体基板のアクティ
ブ領域上にゲート酸化膜およびフローティングゲート電
極を順次に積層して、半導体基板のアクティブ領域およ
び強誘電体膜間にゲート酸化膜およびフローティングゲ
ート電極が設けられた構造となっている。このＭＦＭＩ
Ｓ−ＦＥＴの場合、強誘電体がフローティングゲート電
極を介して設けられているので、製造工程時における半
導体基板への汚染が起こらない。また、フローティング
ゲート電極材料に強誘電体膜材料に近い格子定数の材料
を選択することが可能であるので強誘電体膜の結晶化が
容易になり、強誘電体膜材料の強誘電特性を充分に引き
出せるようになる。ＭＦＭＩＳ−ＦＥＴについては、例
えば、文献「ISSCC Digest of Technical Papers(1995)
p.68」に開示されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ＭＦＭＩＳ−ＦＥＴには、以下のような問題があった。
図１５は、ＭＦＭＩＳ−ＦＥＴの構造を示す断面図であ
る。このＭＦＭＩＳ−ＦＥＴは、半導体基板５２のアク
ティブ領域（ソース・ドレイン領域や動作時においてチ
ャネルが形成される領域を含むトランジスタ領域のこ
と。）上の互いに離間した２領域にそれぞれソース・ド
レイン領域（以下、Ｓ／Ｄ領域と称する。）５４が設け
られており、これらＳ／Ｄ領域５４の間のアクティブ領
域の上側に、ゲート酸化膜５６、フローティングゲート
電極５８、強誘電体膜６０およびコントロールゲート電
極６２が順次に積層された構造である。
ＭＦＭＩＳ−ＦＥＴには、以下のような問題があった。
図１５は、ＭＦＭＩＳ−ＦＥＴの構造を示す断面図であ
る。このＭＦＭＩＳ−ＦＥＴは、半導体基板５２のアク
ティブ領域（ソース・ドレイン領域や動作時においてチ
ャネルが形成される領域を含むトランジスタ領域のこ
と。）上の互いに離間した２領域にそれぞれソース・ド
レイン領域（以下、Ｓ／Ｄ領域と称する。）５４が設け
られており、これらＳ／Ｄ領域５４の間のアクティブ領
域の上側に、ゲート酸化膜５６、フローティングゲート
電極５８、強誘電体膜６０およびコントロールゲート電
極６２が順次に積層された構造である。
【０００６】このＭＦＭＩＳ−ＦＥＴは、データの読み
書き動作に際して、コントロールゲート電極６２および
半導体基板５２間に電圧を印加することによって用いら
れる。図１６は、ＭＦＭＩＳ−ＦＥＴの動作の説明に供
する断面図である。尚、この図１６において、半導体基
板５２の導電型がｐ型である、ｎチャネルタイプのＭＦ
ＭＩＳ−ＦＥＴについて説明する。
書き動作に際して、コントロールゲート電極６２および
半導体基板５２間に電圧を印加することによって用いら
れる。図１６は、ＭＦＭＩＳ−ＦＥＴの動作の説明に供
する断面図である。尚、この図１６において、半導体基
板５２の導電型がｐ型である、ｎチャネルタイプのＭＦ
ＭＩＳ−ＦＥＴについて説明する。
【０００７】図１６の（Ａ）は、半導体基板５２を基準
として、コントロールゲート電極６２側に、強誘電体膜
６０の分極が反転するのに充分な正の電圧（＋Ｖ）を印
加した後に電圧を０にした場合、このとき誘起された電
荷（図中、正電荷は丸で囲まれた記号＋で示され、負電
荷は丸で囲まれた記号−で示される。）の様子を模式的
に表している。このように、強誘電体膜６０の残留分極
（記号＋と記号−とで示される。）により、フローティ
ングゲート電極５８中に電荷が誘起され、この電荷によ
ってチャネル領域（ゲート酸化膜５６の下側の領域。）
に負の電荷を持つキャリア（電子）が誘起される。従っ
て、ＭＦＭＩＳ−ＦＥＴのしきい値電圧（ドレイン電流
が流れ始めるときのコントロールゲート電極６２および
半導体基板５２間に印加される電圧。）が小さくなる。
として、コントロールゲート電極６２側に、強誘電体膜
６０の分極が反転するのに充分な正の電圧（＋Ｖ）を印
加した後に電圧を０にした場合、このとき誘起された電
荷（図中、正電荷は丸で囲まれた記号＋で示され、負電
荷は丸で囲まれた記号−で示される。）の様子を模式的
に表している。このように、強誘電体膜６０の残留分極
（記号＋と記号−とで示される。）により、フローティ
ングゲート電極５８中に電荷が誘起され、この電荷によ
ってチャネル領域（ゲート酸化膜５６の下側の領域。）
に負の電荷を持つキャリア（電子）が誘起される。従っ
て、ＭＦＭＩＳ−ＦＥＴのしきい値電圧（ドレイン電流
が流れ始めるときのコントロールゲート電極６２および
半導体基板５２間に印加される電圧。）が小さくなる。
【０００８】図１６の（Ｂ）は、半導体基板５２を基準
として、コントロールゲート電極６２側に、強誘電体膜
６０の分極が反転するのに充分な負の電圧（−Ｖ）を印
加した後に電圧を０にした場合、このとき誘起された電
荷の様子を模式的に表している。このように、強誘電体
膜６０の残留分極により、フローティングゲート電極５
８中に電荷が誘起され、この電荷によってチャネル領域
に正の電荷を持つキャリア（正孔）が誘起される。従っ
て、ＭＦＭＩＳ−ＦＥＴのしきい値電圧が大きくなる。
として、コントロールゲート電極６２側に、強誘電体膜
６０の分極が反転するのに充分な負の電圧（−Ｖ）を印
加した後に電圧を０にした場合、このとき誘起された電
荷の様子を模式的に表している。このように、強誘電体
膜６０の残留分極により、フローティングゲート電極５
８中に電荷が誘起され、この電荷によってチャネル領域
に正の電荷を持つキャリア（正孔）が誘起される。従っ
て、ＭＦＭＩＳ−ＦＥＴのしきい値電圧が大きくなる。
【０００９】従って、データの有無すなわち情報が記憶
されているか（デジタル値の１）または記憶されていな
いか（デジタル値の０）は、ＭＦＭＩＳ−ＦＥＴのＳ／
Ｄ領域５４間に一定電圧を印加しておき、検出されるド
レイン電流（チャネル領域を通ってＳ／Ｄ領域５４間を
流れる電流。）の大小によって区別する。このように、
ＭＦＭＩＳ−ＦＥＴは、コントロールゲート電極６２お
よび半導体基板５２間に印加される電圧の正負すなわち
強誘電体膜中に形成される残留分極の向きにしたがって
しきい値電圧の大小すなわちドレイン電流の大小によ
り、メモリ動作を行っている。
されているか（デジタル値の１）または記憶されていな
いか（デジタル値の０）は、ＭＦＭＩＳ−ＦＥＴのＳ／
Ｄ領域５４間に一定電圧を印加しておき、検出されるド
レイン電流（チャネル領域を通ってＳ／Ｄ領域５４間を
流れる電流。）の大小によって区別する。このように、
ＭＦＭＩＳ−ＦＥＴは、コントロールゲート電極６２お
よび半導体基板５２間に印加される電圧の正負すなわち
強誘電体膜中に形成される残留分極の向きにしたがって
しきい値電圧の大小すなわちドレイン電流の大小によ
り、メモリ動作を行っている。
【００１０】ところで、ＭＦＭＩＳ−ＦＥＴの等価回路
は、図１７に示されるように、コントロールゲート電極
６２およびフローティングゲート電極５８間に形成され
る静電容量（ＭＦＭキャパシタと称する。）６４と、フ
ローティングゲート電極５８および半導体基板５２間に
形成される静電容量（ＭＩＳキャパシタと称する。）６
６とが直列接続された回路で以て表される。一般に、強
誘電体物質の比誘電率はゲート酸化膜に比べるとかなり
大きいので、ＭＦＭキャパシタ６４の方がＭＩＳキャパ
シタ６６よりも大きい。よって、それぞれのキャパシタ
に印加される電圧は静電容量比に逆比例するから、ＭＦ
Ｍキャパシタ６４すなわち強誘電体膜６０に印加される
電圧はＭＩＳキャパシタ６６すなわちゲート酸化膜５６
に印加される電圧に比べてかなり小さくなってしまう。
このように、強誘電体膜に印加される電圧が小さいと強
誘電体膜中に形成される分極も飽和に至らず、残留分極
も小さくなってしまう。従って、この場合には、チャネ
ル領域にキャリアを誘起できず、しきい値電圧の変化も
小さく、データの有無の区別ができなくなってしまう。
また、強誘電体膜６０に印加される電圧を大きくしよう
として、コントロールゲート電極６２および半導体基板
５２に印加する電圧を大きくしてしまうと、ゲート酸化
膜５６に過大な電圧が印加されてしまい、ゲート酸化膜
５６が絶縁破壊を起こしてしまうといった問題があっ
た。
は、図１７に示されるように、コントロールゲート電極
６２およびフローティングゲート電極５８間に形成され
る静電容量（ＭＦＭキャパシタと称する。）６４と、フ
ローティングゲート電極５８および半導体基板５２間に
形成される静電容量（ＭＩＳキャパシタと称する。）６
６とが直列接続された回路で以て表される。一般に、強
誘電体物質の比誘電率はゲート酸化膜に比べるとかなり
大きいので、ＭＦＭキャパシタ６４の方がＭＩＳキャパ
シタ６６よりも大きい。よって、それぞれのキャパシタ
に印加される電圧は静電容量比に逆比例するから、ＭＦ
Ｍキャパシタ６４すなわち強誘電体膜６０に印加される
電圧はＭＩＳキャパシタ６６すなわちゲート酸化膜５６
に印加される電圧に比べてかなり小さくなってしまう。
このように、強誘電体膜に印加される電圧が小さいと強
誘電体膜中に形成される分極も飽和に至らず、残留分極
も小さくなってしまう。従って、この場合には、チャネ
ル領域にキャリアを誘起できず、しきい値電圧の変化も
小さく、データの有無の区別ができなくなってしまう。
また、強誘電体膜６０に印加される電圧を大きくしよう
として、コントロールゲート電極６２および半導体基板
５２に印加する電圧を大きくしてしまうと、ゲート酸化
膜５６に過大な電圧が印加されてしまい、ゲート酸化膜
５６が絶縁破壊を起こしてしまうといった問題があっ
た。
【００１１】また、ＭＦＭＩＳ−ＦＥＴは、コントロー
ルゲート電極６２、強誘電体膜６０およびフローティン
グゲート電極５８のＭＦＭ構造を有しており、この構造
の形成には、通常はエッチングが用いられるわけである
が、強誘電体膜材料のエッチング時にフローティングゲ
ート電極５８となる強誘電体膜の下側の金属膜がエッチ
ングされてしまいエッチングレートの設定の点から非常
に難しいエッチングであった。
ルゲート電極６２、強誘電体膜６０およびフローティン
グゲート電極５８のＭＦＭ構造を有しており、この構造
の形成には、通常はエッチングが用いられるわけである
が、強誘電体膜材料のエッチング時にフローティングゲ
ート電極５８となる強誘電体膜の下側の金属膜がエッチ
ングされてしまいエッチングレートの設定の点から非常
に難しいエッチングであった。
【００１２】さらに、このようにコントロールゲート電
極６２、強誘電体膜６０およびフローティングゲート電
極５８を一度にエッチングして形成するこの構造は、Ｍ
ＦＭキャパシタ６４とＭＩＳキャパシタ６６のキャパシ
タ面積が等しいので、ＭＦＭキャパシタ６４をＭＩＳキ
ャパシタ６６より小さくするためには、強誘電体膜６０
の残留分極（強誘電体の静電容量は、残留分極が大きく
なるにつれて大きくなる。）、比誘電率とも小さい材料
を選択しなければならず、強誘電体材料に対する制約が
大きくなるといった問題があった。
極６２、強誘電体膜６０およびフローティングゲート電
極５８を一度にエッチングして形成するこの構造は、Ｍ
ＦＭキャパシタ６４とＭＩＳキャパシタ６６のキャパシ
タ面積が等しいので、ＭＦＭキャパシタ６４をＭＩＳキ
ャパシタ６６より小さくするためには、強誘電体膜６０
の残留分極（強誘電体の静電容量は、残留分極が大きく
なるにつれて大きくなる。）、比誘電率とも小さい材料
を選択しなければならず、強誘電体材料に対する制約が
大きくなるといった問題があった。
【００１３】従って、ＭＦＭキャパシタ６４が小さく、
容易に形成可能な構造の強誘電体メモリトランジスタ及
びその製造方法の出現が望まれていた。
容易に形成可能な構造の強誘電体メモリトランジスタ及
びその製造方法の出現が望まれていた。
【００１４】
【課題を解決するための手段】この発明の強誘電体メモ
リトランジスタによれば、半導体基板のアクティブ領域
とフローティングゲート電極との間にゲート酸化膜を有
し、かつ、このフローティングゲート電極とコントロー
ルゲート電極との間に強誘電体膜を有してなるＭＦＭＩ
Ｓ型の強誘電体メモリトランジスタにおいて、前記コン
トロールゲート電極およびフローティングゲート電極間
の一部分に絶縁膜を介在させて、前記コントロールゲー
ト電極と前記フローティングゲート電極の面積を一定と
し、かつ、前記絶縁膜の側方に介在する前記強誘電体膜
部分を除けば前記強誘電体の膜厚は一定であるとしたと
き、これら両ゲート電極間の静電容量をこれら両ゲート
電極間に前記強誘電体膜のみを設けたときの静電容量よ
りも小さく設定してあることを特徴とする。
リトランジスタによれば、半導体基板のアクティブ領域
とフローティングゲート電極との間にゲート酸化膜を有
し、かつ、このフローティングゲート電極とコントロー
ルゲート電極との間に強誘電体膜を有してなるＭＦＭＩ
Ｓ型の強誘電体メモリトランジスタにおいて、前記コン
トロールゲート電極およびフローティングゲート電極間
の一部分に絶縁膜を介在させて、前記コントロールゲー
ト電極と前記フローティングゲート電極の面積を一定と
し、かつ、前記絶縁膜の側方に介在する前記強誘電体膜
部分を除けば前記強誘電体の膜厚は一定であるとしたと
き、これら両ゲート電極間の静電容量をこれら両ゲート
電極間に前記強誘電体膜のみを設けたときの静電容量よ
りも小さく設定してあることを特徴とする。
【００１５】ここで、ＭＦＭＩＳ型の強誘電体メモリト
ランジスタとは、前述したＭＦＭＩＳ−ＦＥＴのことを
いう。このように、コントロールゲート電極およびフロ
ーティングゲート電極間の一部分に絶縁膜を介在させる
ことにより、これら両ゲート電極間の領域には、コント
ロールゲート電極、強誘電体膜、フローティングゲート
電極で構成されたＭＦＭ構造の他に、コントロールゲー
ト電極、強誘電体膜、絶縁膜およびフローティングゲー
ト電極で構成されたＭＦＩＭ構造（またはＭＩＦＭ構
造）が備わることになる。これらＭＦＭ構造およびＭＦ
ＩＭ構造は電気的に並列に接続された状態であり、ＭＦ
Ｍ構造およびＭＦＩＭ構造の各静電容量は絶縁膜の比誘
電率およびサイズにしたがって設定することができるの
で、コントロールゲート電極およびフローティングゲー
ト電極間の合成静電容量の大きさを適当に設定すること
ができる。また、絶縁膜の比誘電率およびサイズを適当
に設定することにより、コントロールゲート電極および
フローティングゲート電極間の静電容量を、両ゲート電
極間に絶縁膜を介在させないときと比べて（両ゲート電
極の面積を一定とし、かつ、前記絶縁膜の側方に介在す
る前記強誘電体膜部分を除けば前記強誘電体膜の膜厚は
一定であるとした場合には）小さくすることができる。
従って、コントロールゲート電極およびフローティング
ゲート電極間の静電容量を絶縁膜を介在しないときと比
べて小さくできるから、これら両ゲート電極間に印加さ
れる電圧を絶縁膜を介在しないときと比べて大きくする
ことができる。
ランジスタとは、前述したＭＦＭＩＳ−ＦＥＴのことを
いう。このように、コントロールゲート電極およびフロ
ーティングゲート電極間の一部分に絶縁膜を介在させる
ことにより、これら両ゲート電極間の領域には、コント
ロールゲート電極、強誘電体膜、フローティングゲート
電極で構成されたＭＦＭ構造の他に、コントロールゲー
ト電極、強誘電体膜、絶縁膜およびフローティングゲー
ト電極で構成されたＭＦＩＭ構造（またはＭＩＦＭ構
造）が備わることになる。これらＭＦＭ構造およびＭＦ
ＩＭ構造は電気的に並列に接続された状態であり、ＭＦ
Ｍ構造およびＭＦＩＭ構造の各静電容量は絶縁膜の比誘
電率およびサイズにしたがって設定することができるの
で、コントロールゲート電極およびフローティングゲー
ト電極間の合成静電容量の大きさを適当に設定すること
ができる。また、絶縁膜の比誘電率およびサイズを適当
に設定することにより、コントロールゲート電極および
フローティングゲート電極間の静電容量を、両ゲート電
極間に絶縁膜を介在させないときと比べて（両ゲート電
極の面積を一定とし、かつ、前記絶縁膜の側方に介在す
る前記強誘電体膜部分を除けば前記強誘電体膜の膜厚は
一定であるとした場合には）小さくすることができる。
従って、コントロールゲート電極およびフローティング
ゲート電極間の静電容量を絶縁膜を介在しないときと比
べて小さくできるから、これら両ゲート電極間に印加さ
れる電圧を絶縁膜を介在しないときと比べて大きくする
ことができる。
【００１６】また、この発明の別の強誘電体メモリトラ
ンジスタによれば、半導体基板のアクティブ領域とフロ
ーティングゲート電極との間にゲート酸化膜を有し、か
つ、このフローティングゲート電極とコントロールゲー
ト電極との間に強誘電体膜を有してなるＭＦＭＩＳ型の
強誘電体メモリトランジスタにおいて、コンタクトホー
ルを有した絶縁膜がこのコンタクトホール内に前記強誘
電体膜が連続して埋め込まれてなるように前記強誘電体
膜と前記フローティングゲートとの間に介在されてお
り、前記コントロールゲート電極と前記フローティング
ゲート電極の面積を一定とし、かつ、前記絶縁膜の側方
に介在する前記強誘電体膜部分を除けば前記強誘電体膜
の膜厚は一定であるとしたとき、これら両ゲート電極間
の静電容量をこれら両ゲート電極間に前記強誘電体膜の
みを設けたときの静電容量よりも小さくなるように前記
コンタクトホールにより前記強誘電体膜および前記フロ
ーティングゲート電極間の接合面積を設定してあること
を特徴とする。
ンジスタによれば、半導体基板のアクティブ領域とフロ
ーティングゲート電極との間にゲート酸化膜を有し、か
つ、このフローティングゲート電極とコントロールゲー
ト電極との間に強誘電体膜を有してなるＭＦＭＩＳ型の
強誘電体メモリトランジスタにおいて、コンタクトホー
ルを有した絶縁膜がこのコンタクトホール内に前記強誘
電体膜が連続して埋め込まれてなるように前記強誘電体
膜と前記フローティングゲートとの間に介在されてお
り、前記コントロールゲート電極と前記フローティング
ゲート電極の面積を一定とし、かつ、前記絶縁膜の側方
に介在する前記強誘電体膜部分を除けば前記強誘電体膜
の膜厚は一定であるとしたとき、これら両ゲート電極間
の静電容量をこれら両ゲート電極間に前記強誘電体膜の
みを設けたときの静電容量よりも小さくなるように前記
コンタクトホールにより前記強誘電体膜および前記フロ
ーティングゲート電極間の接合面積を設定してあること
を特徴とする。
【００１７】このように、強誘電体膜およびフローティ
ングゲート電極間にコンタクトホールを有した絶縁膜を
介在させて、このコンタクトホール内に強誘電体膜と同
一の材料を埋め込んである。そして、コントロールゲー
ト電極およびフローティングゲート電極間のコンタクト
ホールを含む部分でＭＦＭ構造を実現し、その他の両ゲ
ート電極間の領域でＭＦＩＭ構造を実現している構造で
ある。この構成によれば、コンタクトホールの孔径の設
定にしたがいＭＦＭ構造およびＭＦＩＭ構造の各静電容
量を適当な大きさに設定することが可能であるので、コ
ントロールゲート電極およびフローティングゲート電極
間の合成静電容量の大きさを適当に設定することができ
る。よって、コンタクトホールの孔径を適当に設定する
ことによって強誘電体膜に印加される電圧を両ゲート電
極間に絶縁膜を介在しないときと比べて大きくすること
が可能である。
ングゲート電極間にコンタクトホールを有した絶縁膜を
介在させて、このコンタクトホール内に強誘電体膜と同
一の材料を埋め込んである。そして、コントロールゲー
ト電極およびフローティングゲート電極間のコンタクト
ホールを含む部分でＭＦＭ構造を実現し、その他の両ゲ
ート電極間の領域でＭＦＩＭ構造を実現している構造で
ある。この構成によれば、コンタクトホールの孔径の設
定にしたがいＭＦＭ構造およびＭＦＩＭ構造の各静電容
量を適当な大きさに設定することが可能であるので、コ
ントロールゲート電極およびフローティングゲート電極
間の合成静電容量の大きさを適当に設定することができ
る。よって、コンタクトホールの孔径を適当に設定する
ことによって強誘電体膜に印加される電圧を両ゲート電
極間に絶縁膜を介在しないときと比べて大きくすること
が可能である。
【００１８】また、この発明の好適な構成例によれば、
前記コンタクトホールは前記アクティブ領域を取り囲む
素子分離領域の上側の領域に設けられるのがよい。強誘
電体メモリトランジスタのアクティブ領域ではなく素子
分離領域の上側の領域の絶縁膜にコンタクトホールを形
成することにより、このコンタクトホール内に埋め込ま
れる強誘電体膜とフローティングゲート電極との接合部
分をアクティブ領域の上側の領域から外して設けること
ができ、仮にコンタクトホールの口径が大きい場合であ
ってもゲート長を短くしてしまうことがない。
前記コンタクトホールは前記アクティブ領域を取り囲む
素子分離領域の上側の領域に設けられるのがよい。強誘
電体メモリトランジスタのアクティブ領域ではなく素子
分離領域の上側の領域の絶縁膜にコンタクトホールを形
成することにより、このコンタクトホール内に埋め込ま
れる強誘電体膜とフローティングゲート電極との接合部
分をアクティブ領域の上側の領域から外して設けること
ができ、仮にコンタクトホールの口径が大きい場合であ
ってもゲート長を短くしてしまうことがない。
【００１９】また、この発明の別の強誘電体メモリトラ
ンジスタによれば、半導体基板のアクティブ領域とフロ
ーティングゲート電極との間にゲート酸化膜を有し、か
つ、このフローティングゲート電極とコントロールゲー
ト電極との間に強誘電体膜を有してなるＭＦＭＩＳ型の
強誘電体メモリトランジスタにおいて、コンタクトホー
ルを有しておりこのコンタクトホール内に導電体プラグ
が埋め込まれてなる絶縁膜が前記強誘電体膜と前記フロ
ーティングゲート電極との間に介在されており、前記コ
ントロールゲート電極と前記フローティングゲート電極
の面積を一定とし、かつ、前記絶縁膜の側方に介在する
前記強誘電体膜部分を除けば前記強誘電体膜の膜厚は一
定であるとしたとき、これら両ゲート電極間の静電容量
をこれら両ゲート電極間に前記強誘電体膜のみを設けた
ときの静電容量よりも小さくなるように前記コンタクト
ホールにより前記強誘電体膜および前記フローティング
ゲート電極間の接合面積を設定してあることを特徴とす
る。
ンジスタによれば、半導体基板のアクティブ領域とフロ
ーティングゲート電極との間にゲート酸化膜を有し、か
つ、このフローティングゲート電極とコントロールゲー
ト電極との間に強誘電体膜を有してなるＭＦＭＩＳ型の
強誘電体メモリトランジスタにおいて、コンタクトホー
ルを有しておりこのコンタクトホール内に導電体プラグ
が埋め込まれてなる絶縁膜が前記強誘電体膜と前記フロ
ーティングゲート電極との間に介在されており、前記コ
ントロールゲート電極と前記フローティングゲート電極
の面積を一定とし、かつ、前記絶縁膜の側方に介在する
前記強誘電体膜部分を除けば前記強誘電体膜の膜厚は一
定であるとしたとき、これら両ゲート電極間の静電容量
をこれら両ゲート電極間に前記強誘電体膜のみを設けた
ときの静電容量よりも小さくなるように前記コンタクト
ホールにより前記強誘電体膜および前記フローティング
ゲート電極間の接合面積を設定してあることを特徴とす
る。
【００２０】このように、強誘電体膜およびフローティ
ングゲート電極間にコンタクトホールを有した絶縁膜を
介在させて、このコンタクトホール内に導電性材料を埋
め込んである。そして、コントロールゲート電極および
フローティングゲート電極間のコンタクトホールを含む
部分でＭＦＭ構造を実現し、その他の両ゲート電極間の
領域でＭＦＩＭ構造を実現している構造である。この構
成によれば、コンタクトホールの孔径の設定にしたがい
ＭＦＭ構造およびＭＦＩＭ構造の各静電容量を適当な大
きさに設定することが可能であるので、コントロールゲ
ート電極およびフローティングゲート電極間の合成静電
容量の大きさを適当に設定することができる。よって、
コンタクトホールの孔径を適当に設定することによって
強誘電体膜に印加される電圧を両ゲート電極間に絶縁膜
を介在しないときと比べて大きくすることが可能であ
る。
ングゲート電極間にコンタクトホールを有した絶縁膜を
介在させて、このコンタクトホール内に導電性材料を埋
め込んである。そして、コントロールゲート電極および
フローティングゲート電極間のコンタクトホールを含む
部分でＭＦＭ構造を実現し、その他の両ゲート電極間の
領域でＭＦＩＭ構造を実現している構造である。この構
成によれば、コンタクトホールの孔径の設定にしたがい
ＭＦＭ構造およびＭＦＩＭ構造の各静電容量を適当な大
きさに設定することが可能であるので、コントロールゲ
ート電極およびフローティングゲート電極間の合成静電
容量の大きさを適当に設定することができる。よって、
コンタクトホールの孔径を適当に設定することによって
強誘電体膜に印加される電圧を両ゲート電極間に絶縁膜
を介在しないときと比べて大きくすることが可能であ
る。
【００２１】また、この発明の好適な構成例によれば、
前記コンタクトホールは前記アクティブ領域を取り囲む
素子分離領域の上側の領域に設けられるのがよい。強誘
電体メモリトランジスタのアクティブ領域ではなく素子
分離領域の上側の領域の絶縁膜にコンタクトホールを形
成することにより、このコンタクトホール内に埋め込ま
れる導電性材料と強誘電体膜との接合部分をアクティブ
領域の上側の領域から外して設けることができ、仮にコ
ンタクトホールの口径が大きい場合であってもゲート長
を変えてしまうことがない。
前記コンタクトホールは前記アクティブ領域を取り囲む
素子分離領域の上側の領域に設けられるのがよい。強誘
電体メモリトランジスタのアクティブ領域ではなく素子
分離領域の上側の領域の絶縁膜にコンタクトホールを形
成することにより、このコンタクトホール内に埋め込ま
れる導電性材料と強誘電体膜との接合部分をアクティブ
領域の上側の領域から外して設けることができ、仮にコ
ンタクトホールの口径が大きい場合であってもゲート長
を変えてしまうことがない。
【００２２】また、この発明の別の強誘電体メモリトラ
ンジスタによれば、半導体基板のアクティブ領域と第１
フローティングゲート電極との間にゲート酸化膜を有
し、かつ、この第１フローティングゲート電極とコント
ロールゲート電極との間に強誘電体膜を有してなるＭＦ
ＭＩＳ型の強誘電体メモリトランジスタにおいて、コン
タクトホールを有しておりこのコンタクトホール内に導
電体プラグが埋め込まれてなる絶縁膜およびこの絶縁膜
のこのコンタクトホール部分の上側に接して設けられた
第２フローティングゲート電極が前記強誘電体膜と前記
第１フローティングゲート電極との間に介在されてお
り、前記コントロールゲート電極と前記第１フローティ
ングゲート電極の面積を一定とし、かつ、前記絶縁膜の
側方に介在する前記強誘電体膜部分を除けば前記強誘電
体膜の膜厚は一定であるとしたとき、これら両ゲート電
極間の静電容量をこれら両ゲート電極間に前記強誘電体
膜のみを設けたときの静電容量よりも小さくなるように
前記第２フローティングゲートにより前記強誘電体膜お
よび前記第２フローティングゲート電極間の接合面積を
設定してあることを特徴とする。
ンジスタによれば、半導体基板のアクティブ領域と第１
フローティングゲート電極との間にゲート酸化膜を有
し、かつ、この第１フローティングゲート電極とコント
ロールゲート電極との間に強誘電体膜を有してなるＭＦ
ＭＩＳ型の強誘電体メモリトランジスタにおいて、コン
タクトホールを有しておりこのコンタクトホール内に導
電体プラグが埋め込まれてなる絶縁膜およびこの絶縁膜
のこのコンタクトホール部分の上側に接して設けられた
第２フローティングゲート電極が前記強誘電体膜と前記
第１フローティングゲート電極との間に介在されてお
り、前記コントロールゲート電極と前記第１フローティ
ングゲート電極の面積を一定とし、かつ、前記絶縁膜の
側方に介在する前記強誘電体膜部分を除けば前記強誘電
体膜の膜厚は一定であるとしたとき、これら両ゲート電
極間の静電容量をこれら両ゲート電極間に前記強誘電体
膜のみを設けたときの静電容量よりも小さくなるように
前記第２フローティングゲートにより前記強誘電体膜お
よび前記第２フローティングゲート電極間の接合面積を
設定してあることを特徴とする。
【００２３】このように、強誘電体膜およびフローティ
ングゲート電極間にコンタクトホールを有した絶縁膜を
介在させて、このコンタクトホール内に導電性材料を埋
め込んであり、さらに、コンタクトホール内の導電性材
料に接して強誘電体膜中に第２フローティングゲート電
極が設けられている。そして、コントロールゲート電極
およびフローティングゲート電極間の第２フローティン
グゲート電極およびコンタクトホールを含む部分でＭＦ
Ｍ構造を実現し、その他の両ゲート電極間の領域でＭＦ
ＩＭ構造を実現している構造である。この構成によれ
ば、第２フローティングゲート電極のサイズの設定にし
たがいＭＦＭ構造およびＭＦＩＭ構造の各静電容量を適
当な大きさに設定することが可能であるので、コントロ
ールゲート電極およびフローティングゲート電極間の合
成静電容量の大きさを適当に設定することができる。よ
って、第２フローティングゲート電極のサイズを適当に
設定することによって強誘電体膜に印加される電圧を両
ゲート電極間に絶縁膜を介在しないときと比べて大きく
することが可能である。
ングゲート電極間にコンタクトホールを有した絶縁膜を
介在させて、このコンタクトホール内に導電性材料を埋
め込んであり、さらに、コンタクトホール内の導電性材
料に接して強誘電体膜中に第２フローティングゲート電
極が設けられている。そして、コントロールゲート電極
およびフローティングゲート電極間の第２フローティン
グゲート電極およびコンタクトホールを含む部分でＭＦ
Ｍ構造を実現し、その他の両ゲート電極間の領域でＭＦ
ＩＭ構造を実現している構造である。この構成によれ
ば、第２フローティングゲート電極のサイズの設定にし
たがいＭＦＭ構造およびＭＦＩＭ構造の各静電容量を適
当な大きさに設定することが可能であるので、コントロ
ールゲート電極およびフローティングゲート電極間の合
成静電容量の大きさを適当に設定することができる。よ
って、第２フローティングゲート電極のサイズを適当に
設定することによって強誘電体膜に印加される電圧を両
ゲート電極間に絶縁膜を介在しないときと比べて大きく
することが可能である。
【００２４】また、この発明の好適な構成例によれば、
前記コンタクトホールは前記アクティブ領域を取り囲む
素子分離領域の上側の領域に設けられるのがよい。強誘
電体メモリトランジスタのアクティブ領域ではなく素子
分離領域の上側の領域の絶縁膜にコンタクトホールを形
成することにより、このコンタクトホール内に埋め込ま
れる導電性材料と強誘電体膜との接合部分をアクティブ
領域の上側の領域から外して設けることができ、仮にコ
ンタクトホールの口径が大きい場合であってもゲート長
を変えてしまうことがない。
前記コンタクトホールは前記アクティブ領域を取り囲む
素子分離領域の上側の領域に設けられるのがよい。強誘
電体メモリトランジスタのアクティブ領域ではなく素子
分離領域の上側の領域の絶縁膜にコンタクトホールを形
成することにより、このコンタクトホール内に埋め込ま
れる導電性材料と強誘電体膜との接合部分をアクティブ
領域の上側の領域から外して設けることができ、仮にコ
ンタクトホールの口径が大きい場合であってもゲート長
を変えてしまうことがない。
【００２５】この発明の強誘電体メモリトランジスタの
製造方法によれば、半導体基板のアクティブ領域とフロ
ーティングゲート電極との間にゲート酸化膜を有し、か
つ、このフローティングゲート電極とコントロールゲー
ト電極との間に強誘電体膜を有してなるＭＦＭＩＳ型の
強誘電体メモリトランジスタを形成するに当たり、ゲー
ト酸化膜の上側にフローティングゲート電極を形成する
工程と、このフローティングゲート電極の上側に絶縁膜
を堆積する工程と、この絶縁膜にコンタクトホールを形
成する工程と、この絶縁膜の上側およびこのコンタクト
ホール内に予備強誘電体膜を形成する工程と、この予備
強誘電体膜の上側に予備コントロールゲート電極を堆積
する工程と、および、この予備強誘電体膜とこの予備コ
ントロールゲート電極とをエッチングによって成形して
強誘電体膜およびコントロールゲート電極を形成する工
程とを含むことを特徴とする。
製造方法によれば、半導体基板のアクティブ領域とフロ
ーティングゲート電極との間にゲート酸化膜を有し、か
つ、このフローティングゲート電極とコントロールゲー
ト電極との間に強誘電体膜を有してなるＭＦＭＩＳ型の
強誘電体メモリトランジスタを形成するに当たり、ゲー
ト酸化膜の上側にフローティングゲート電極を形成する
工程と、このフローティングゲート電極の上側に絶縁膜
を堆積する工程と、この絶縁膜にコンタクトホールを形
成する工程と、この絶縁膜の上側およびこのコンタクト
ホール内に予備強誘電体膜を形成する工程と、この予備
強誘電体膜の上側に予備コントロールゲート電極を堆積
する工程と、および、この予備強誘電体膜とこの予備コ
ントロールゲート電極とをエッチングによって成形して
強誘電体膜およびコントロールゲート電極を形成する工
程とを含むことを特徴とする。
【００２６】このように、フローティングゲート電極を
はじめに形成してしまい、その上面側に絶縁膜を堆積さ
せることにより、コントロールゲート電極および強誘電
体膜をエッチングによって形成するときに、この絶縁膜
がエッチングストッパとして働くので他の膜の材料のエ
ッチングレートを考慮する必要がなく形成が容易であ
る。
はじめに形成してしまい、その上面側に絶縁膜を堆積さ
せることにより、コントロールゲート電極および強誘電
体膜をエッチングによって形成するときに、この絶縁膜
がエッチングストッパとして働くので他の膜の材料のエ
ッチングレートを考慮する必要がなく形成が容易であ
る。
【００２７】また、この発明の別の強誘電体メモリトラ
ンジスタの製造方法によれば、半導体基板のアクティブ
領域と第１フローティングゲート電極との間にゲート酸
化膜を有し、かつ、この第１フローティングゲート電極
とコントロールゲート電極との間に強誘電体膜を有して
なるＭＦＭＩＳ型の強誘電体メモリトランジスタを形成
するに当たり、ゲート酸化膜の上側に第１フローティン
グゲート電極を形成する工程と、この第１フローティン
グゲート電極の上側に絶縁膜を堆積する工程と、この絶
縁膜にコンタクトホールを形成する工程と、この絶縁膜
の上側に導電性材料を堆積して前記コンタクトホール内
にこの導電性材料を埋め込み導電体プラグを形成する工
程と、この導電性材料のエッチバックを行い前記絶縁膜
の上側の前記導電性材料を除去する工程と、前記導電体
プラグを含む前記絶縁膜の上面の領域に第２フローティ
ングゲート電極を形成する工程と、この第２フローティ
ングゲート電極および前記絶縁膜の上側に予備強誘電体
膜を形成する工程と、この予備強誘電体膜の上側に予備
コントロールゲート電極を堆積する工程と、および、こ
の予備コントロールゲート電極とこの予備強誘電体膜と
をエッチングによって成形してそれぞれコントロールゲ
ート電極および強誘電体膜を形成する工程とを含むこと
を特徴とする。
ンジスタの製造方法によれば、半導体基板のアクティブ
領域と第１フローティングゲート電極との間にゲート酸
化膜を有し、かつ、この第１フローティングゲート電極
とコントロールゲート電極との間に強誘電体膜を有して
なるＭＦＭＩＳ型の強誘電体メモリトランジスタを形成
するに当たり、ゲート酸化膜の上側に第１フローティン
グゲート電極を形成する工程と、この第１フローティン
グゲート電極の上側に絶縁膜を堆積する工程と、この絶
縁膜にコンタクトホールを形成する工程と、この絶縁膜
の上側に導電性材料を堆積して前記コンタクトホール内
にこの導電性材料を埋め込み導電体プラグを形成する工
程と、この導電性材料のエッチバックを行い前記絶縁膜
の上側の前記導電性材料を除去する工程と、前記導電体
プラグを含む前記絶縁膜の上面の領域に第２フローティ
ングゲート電極を形成する工程と、この第２フローティ
ングゲート電極および前記絶縁膜の上側に予備強誘電体
膜を形成する工程と、この予備強誘電体膜の上側に予備
コントロールゲート電極を堆積する工程と、および、こ
の予備コントロールゲート電極とこの予備強誘電体膜と
をエッチングによって成形してそれぞれコントロールゲ
ート電極および強誘電体膜を形成する工程とを含むこと
を特徴とする。
【００２８】このように、フローティングゲート電極を
はじめに形成してしまい、その上面側に絶縁膜を堆積さ
せることにより、コントロールゲート電極および強誘電
体膜をエッチングによって形成するときに、この絶縁膜
がエッチングストッパとして働くので他の膜の材料のエ
ッチングレートを考慮する必要がなく形成が容易であ
る。
はじめに形成してしまい、その上面側に絶縁膜を堆積さ
せることにより、コントロールゲート電極および強誘電
体膜をエッチングによって形成するときに、この絶縁膜
がエッチングストッパとして働くので他の膜の材料のエ
ッチングレートを考慮する必要がなく形成が容易であ
る。
【００２９】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。尚、図は、この発明の形
状、大きさおよび配置関係が理解できる程度に概略的に
示してあり、また、以下に記載される数値条件および材
料等は単なる一例にすぎず、従って、この発明はこの実
施の形態に何ら限定されない。
実施の形態につき説明する。尚、図は、この発明の形
状、大きさおよび配置関係が理解できる程度に概略的に
示してあり、また、以下に記載される数値条件および材
料等は単なる一例にすぎず、従って、この発明はこの実
施の形態に何ら限定されない。
【００３０】［第１の実施の形態］図１は、第１の実施
の形態の構成を示す平面図およびこの平面図のｐ−ｐ線
の位置において切って取って示した断面の図である。こ
の第１の構成例は、半導体基板としてｎ−Ｓｉ（ｎ−
は、導電型がｎ型であることを示す。）基板１０を用い
ており、このｎ−Ｓｉ基板１０の上面側にアクティブ領
域６８を含むｐ型半導体領域であるｐウエル１２が設け
られ、さらに、ｐウエル１２はｎ−Ｓｉ基板１０と相俟
って素子分離領域１４によって他の半導体基板領域と電
気的に隔絶されるように取り囲まれた構成となってい
る。この素子分離領域１４は、トレンチ分離で形成され
ており、材料としてＳｉＯ2 を用いている。このｎ−Ｓ
ｉ基板１０の上面側であって、素子分離領域１４を除く
半導体領域には互いに離間した二つのｎ型半導体領域す
なわちＳ／Ｄ（ソース・ドレイン）領域２８が設けられ
ている。また、素子分離領域１４を除いたｎ−Ｓｉ基板
１０の上面側の領域にはＳｉＯ2 膜が積層されており、
特に、ｐウエル１２上のＳｉＯ2 膜をゲート酸化膜１６
と呼ぶことにする。
の形態の構成を示す平面図およびこの平面図のｐ−ｐ線
の位置において切って取って示した断面の図である。こ
の第１の構成例は、半導体基板としてｎ−Ｓｉ（ｎ−
は、導電型がｎ型であることを示す。）基板１０を用い
ており、このｎ−Ｓｉ基板１０の上面側にアクティブ領
域６８を含むｐ型半導体領域であるｐウエル１２が設け
られ、さらに、ｐウエル１２はｎ−Ｓｉ基板１０と相俟
って素子分離領域１４によって他の半導体基板領域と電
気的に隔絶されるように取り囲まれた構成となってい
る。この素子分離領域１４は、トレンチ分離で形成され
ており、材料としてＳｉＯ2 を用いている。このｎ−Ｓ
ｉ基板１０の上面側であって、素子分離領域１４を除く
半導体領域には互いに離間した二つのｎ型半導体領域す
なわちＳ／Ｄ（ソース・ドレイン）領域２８が設けられ
ている。また、素子分離領域１４を除いたｎ−Ｓｉ基板
１０の上面側の領域にはＳｉＯ2 膜が積層されており、
特に、ｐウエル１２上のＳｉＯ2 膜をゲート酸化膜１６
と呼ぶことにする。
【００３１】アクティブ領域６８上であってＳ／Ｄ領域
２８上を除いたゲート酸化膜１６の上面にはゲート酸化
膜１６を介在させて、フローティングゲート電極２４と
してＲｕＯ2 ／Ｒｕ／ｐｏｌｙ−Ｓｉ（ＲｕＯ2 膜、Ｒ
ｕ膜およびｐｏｌｙ−Ｓｉ膜が上側からこの順に積層し
ている膜。尚、ｐｏｌｙ−Ｓｉは多結晶シリコンのこと
を指称している。）膜が（図のｐ−ｐ線方向に長手方向
が延在するように）設けられている。このフローティン
グゲート電極２４は、平面図において示されるようにＴ
型の形状をなしており、アクティブ領域６８であるｐウ
エル１２の上面に設けられたｐ−ｐ線方向に延在する長
手方向の部分と、この部分の長手方向に対してその長手
方向が垂直に交差するように素子分離領域１４の上面に
設けられたパッド２３の部分とから構成されている。
２８上を除いたゲート酸化膜１６の上面にはゲート酸化
膜１６を介在させて、フローティングゲート電極２４と
してＲｕＯ2 ／Ｒｕ／ｐｏｌｙ−Ｓｉ（ＲｕＯ2 膜、Ｒ
ｕ膜およびｐｏｌｙ−Ｓｉ膜が上側からこの順に積層し
ている膜。尚、ｐｏｌｙ−Ｓｉは多結晶シリコンのこと
を指称している。）膜が（図のｐ−ｐ線方向に長手方向
が延在するように）設けられている。このフローティン
グゲート電極２４は、平面図において示されるようにＴ
型の形状をなしており、アクティブ領域６８であるｐウ
エル１２の上面に設けられたｐ−ｐ線方向に延在する長
手方向の部分と、この部分の長手方向に対してその長手
方向が垂直に交差するように素子分離領域１４の上面に
設けられたパッド２３の部分とから構成されている。
【００３２】次に、このフローティングゲート電極２４
を覆う様にして、ＳｉＯ2 膜が絶縁膜３０として設けら
れている。そして、この絶縁膜３０の上面には強誘電体
膜３４が設けられていて、絶縁膜３０に設けられている
コンタクトホール３２のホール内に強誘電体膜３４の一
部が埋め込まれ、強誘電体膜３４は絶縁膜３０を介在し
てフローティングゲート電極２４と電気的に接続された
構成となっている。ここで、絶縁膜３０に設けられたコ
ンタクトホール３２の位置は、アクティブ領域６８の上
側ではなく、素子分離領域１４の上側の領域内になるよ
うにすなわちフローティングゲート電極２４のパッド２
３の上側の領域に形成されている。この強誘電体膜３４
としては、Ｂｉ4 Ｔｉ3 Ｏ12膜（以下、ＢＩＴ膜と称す
る。）が用いられる。そして、強誘電体膜３４の上面に
コントロールゲート電極３６としてＲｕ膜が設けられて
いる。このように、この第１の構成例は、コントロール
ゲート電極３６およびフローティングゲート電極２４間
の一部分に絶縁膜３０を介在させた構造を有している。
を覆う様にして、ＳｉＯ2 膜が絶縁膜３０として設けら
れている。そして、この絶縁膜３０の上面には強誘電体
膜３４が設けられていて、絶縁膜３０に設けられている
コンタクトホール３２のホール内に強誘電体膜３４の一
部が埋め込まれ、強誘電体膜３４は絶縁膜３０を介在し
てフローティングゲート電極２４と電気的に接続された
構成となっている。ここで、絶縁膜３０に設けられたコ
ンタクトホール３２の位置は、アクティブ領域６８の上
側ではなく、素子分離領域１４の上側の領域内になるよ
うにすなわちフローティングゲート電極２４のパッド２
３の上側の領域に形成されている。この強誘電体膜３４
としては、Ｂｉ4 Ｔｉ3 Ｏ12膜（以下、ＢＩＴ膜と称す
る。）が用いられる。そして、強誘電体膜３４の上面に
コントロールゲート電極３６としてＲｕ膜が設けられて
いる。このように、この第１の構成例は、コントロール
ゲート電極３６およびフローティングゲート電極２４間
の一部分に絶縁膜３０を介在させた構造を有している。
【００３３】次に、この第１の構成例の製造工程につき
説明する。図２から図６はこの第１の構成例の製造工程
の説明に供する図である。各工程を示す図の上図は平面
図であり、下図は上図の断面（図２の（Ａ）のｐ−ｐ線
の位置において切って取って示した断面。）の図であ
る。
説明する。図２から図６はこの第１の構成例の製造工程
の説明に供する図である。各工程を示す図の上図は平面
図であり、下図は上図の断面（図２の（Ａ）のｐ−ｐ線
の位置において切って取って示した断面。）の図であ
る。
【００３４】先ず、ゲート酸化膜の上側にフローティン
グゲート電極を形成するまでの工程につき図２の（Ａ）
から図４の（Ａ）を参照して説明する。はじめに、ｎ−
Ｓｉ基板１０にｐウエル１２をボロン（Ｂ）等の注入に
より形成する（図２の（Ａ））。このｐウエル１２の不
純物濃度は１×１０17ｃｍ-3程度に設定されている。そ
の後に、ＳｉＯ2 をｎ−Ｓｉ基板１０に５μｍ程度の深
さで埋め込んで形成したトレンチ分離で以て素子分離領
域１４を形成する（図２の（Ａ））。この工程により、
トランジスタが形成されるアクティブ領域６８が決定さ
れる。
グゲート電極を形成するまでの工程につき図２の（Ａ）
から図４の（Ａ）を参照して説明する。はじめに、ｎ−
Ｓｉ基板１０にｐウエル１２をボロン（Ｂ）等の注入に
より形成する（図２の（Ａ））。このｐウエル１２の不
純物濃度は１×１０17ｃｍ-3程度に設定されている。そ
の後に、ＳｉＯ2 をｎ−Ｓｉ基板１０に５μｍ程度の深
さで埋め込んで形成したトレンチ分離で以て素子分離領
域１４を形成する（図２の（Ａ））。この工程により、
トランジスタが形成されるアクティブ領域６８が決定さ
れる。
【００３５】次に、しきい値電圧の調整のために、アク
ティブ領域６８に対してイオン注入等により不純物の導
入を行う（図２の（Ｂ））。このための不純物として、
例えば、ＢやＢＦ2 が用いられる。
ティブ領域６８に対してイオン注入等により不純物の導
入を行う（図２の（Ｂ））。このための不純物として、
例えば、ＢやＢＦ2 が用いられる。
【００３６】次に、ゲート酸化膜１６をアクティブ領域
６８上に形成する（図２の（Ｃ））。この工程は、酸化
炉において行われゲート酸化膜１６としてＳｉＯ2 膜を
約１０ｎｍ形成する。尚、素子分離領域１４には既にＳ
ｉＯ2 があるので、この上面にはこの工程によってＳｉ
Ｏ2 膜が形成しない。
６８上に形成する（図２の（Ｃ））。この工程は、酸化
炉において行われゲート酸化膜１６としてＳｉＯ2 膜を
約１０ｎｍ形成する。尚、素子分離領域１４には既にＳ
ｉＯ2 があるので、この上面にはこの工程によってＳｉ
Ｏ2 膜が形成しない。
【００３７】次に、素子分離領域１４およびゲート酸化
膜１６の上面にｐｏｌｙ−Ｓｉ膜１８を形成する（図３
の（Ａ））。このｐｏｌｙ−Ｓｉ膜１８の形成は例えば
ＬＰＣＶＤ（減圧化学気相成長）法で行われ、この実施
の形態では、ｐｏｌｙ−Ｓｉ膜１８の膜厚は１５０ｎｍ
にしてある。
膜１６の上面にｐｏｌｙ−Ｓｉ膜１８を形成する（図３
の（Ａ））。このｐｏｌｙ−Ｓｉ膜１８の形成は例えば
ＬＰＣＶＤ（減圧化学気相成長）法で行われ、この実施
の形態では、ｐｏｌｙ−Ｓｉ膜１８の膜厚は１５０ｎｍ
にしてある。
【００３８】次に、ｐｏｌｙ−Ｓｉ膜１８の全面にリン
（Ｐ）を導入する（図３の（Ｂ））。このＰの導入は、
ｐｏｌｙ−Ｓｉ膜１８の低抵抗化のために、拡散あるい
はイオン注入により行われる。
（Ｐ）を導入する（図３の（Ｂ））。このＰの導入は、
ｐｏｌｙ−Ｓｉ膜１８の低抵抗化のために、拡散あるい
はイオン注入により行われる。
【００３９】次に、ｐｏｌｙ−Ｓｉ膜１８の上面にルテ
ニウム（Ｒｕ）膜２０および酸化ルテニウム（ＲｕＯ
2 ）膜２２が順次に積層した膜を形成する（図３の
（Ｃ））。このＲｕ膜２０およびＲｕＯ2 膜２２の形成
は、スパッタ法により行い、それぞれの膜厚を５０ｎ
ｍ、１００ｎｍとして形成した。ここで、ＲｕＯ2 膜２
２は、ｐｏｌｙ−Ｓｉ膜１８上では強誘電体膜３４が結
晶化しないので、このＲｕＯ2膜２２上に後の工程で形
成される強誘電体膜３４の結晶化を促進するために設け
てある。また、Ｒｕ膜２０はＲｕＯ2 膜２２およびｐｏ
ｌｙ−Ｓｉ膜１８の密着性を上げるために形成される。
ニウム（Ｒｕ）膜２０および酸化ルテニウム（ＲｕＯ
2 ）膜２２が順次に積層した膜を形成する（図３の
（Ｃ））。このＲｕ膜２０およびＲｕＯ2 膜２２の形成
は、スパッタ法により行い、それぞれの膜厚を５０ｎ
ｍ、１００ｎｍとして形成した。ここで、ＲｕＯ2 膜２
２は、ｐｏｌｙ−Ｓｉ膜１８上では強誘電体膜３４が結
晶化しないので、このＲｕＯ2膜２２上に後の工程で形
成される強誘電体膜３４の結晶化を促進するために設け
てある。また、Ｒｕ膜２０はＲｕＯ2 膜２２およびｐｏ
ｌｙ−Ｓｉ膜１８の密着性を上げるために形成される。
【００４０】そして、ｐｏｌｙ−Ｓｉ膜１８、Ｒｕ膜２
０およびＲｕＯ2 膜２２のパターニングを行ってフロー
ティングゲート電極２４を形成する（図４の（Ａ））。
このパターニング工程は、マスクとなるレジストパター
ンの形成とエッチングによるｐｏｌｙ−Ｓｉ膜１８、Ｒ
ｕ膜２０およびＲｕＯ2 膜２２の不要部分の除去によっ
て行う。このエッチングは、マグネトロンエッチャー、
ＥＣＲエッチャーまたはヘリコン波エッチャー等の高密
度のプラズマを発生するエッチャーを用いて行い、エッ
チングガスとして塩素（Ｃｌ2 ）系のガスを用いて行
う。最初に高パワー（例えば、０．３Ｗ／ｃｍ2 ）で以
てＲｕ膜２０およびＲｕＯ2 膜２２をエッチングし、次
いで低パワー（例えば、０．１Ｗ／ｃｍ2 ）で以て、ゲ
ート酸化膜１６への突き抜けを防ぐためにｐｏｌｙ−Ｓ
ｉ膜１８およびゲート酸化膜１６のエッチングレートが
大きく異なるように設定してエッチングを行う。Ｒｕ膜
２０およびＲｕＯ2 膜２２のエッチングレートは同一条
件においてはｐｏｌｙ−Ｓｉ膜１８のエッチングレート
の１／１０程度であるが、ｐｏｌｙ−Ｓｉ膜１８のエッ
チングレートはゲート酸化膜１６のエッチングレートに
比べて大きく設定することができるので、このように２
段階にエッチング条件を変えてエッチングを行うことに
より、ゲート酸化膜１６をエッチング除去してしまうこ
となくこれら膜の加工を行うことが可能である。この工
程によって形成されたｐｏｌｙ−Ｓｉ膜１８、Ｒｕ膜２
０およびＲｕＯ2 膜２２から構成されるフローティング
ゲート電極２４は、前述したようにＴ形状をなしてお
り、ゲート酸化膜１６上に図中のａ方向に延在する部分
と、これに垂直であってその長手方向が図中のｂ方向に
延在するパッド２３を素子分離領域１４上に有する形状
となっている。
０およびＲｕＯ2 膜２２のパターニングを行ってフロー
ティングゲート電極２４を形成する（図４の（Ａ））。
このパターニング工程は、マスクとなるレジストパター
ンの形成とエッチングによるｐｏｌｙ−Ｓｉ膜１８、Ｒ
ｕ膜２０およびＲｕＯ2 膜２２の不要部分の除去によっ
て行う。このエッチングは、マグネトロンエッチャー、
ＥＣＲエッチャーまたはヘリコン波エッチャー等の高密
度のプラズマを発生するエッチャーを用いて行い、エッ
チングガスとして塩素（Ｃｌ2 ）系のガスを用いて行
う。最初に高パワー（例えば、０．３Ｗ／ｃｍ2 ）で以
てＲｕ膜２０およびＲｕＯ2 膜２２をエッチングし、次
いで低パワー（例えば、０．１Ｗ／ｃｍ2 ）で以て、ゲ
ート酸化膜１６への突き抜けを防ぐためにｐｏｌｙ−Ｓ
ｉ膜１８およびゲート酸化膜１６のエッチングレートが
大きく異なるように設定してエッチングを行う。Ｒｕ膜
２０およびＲｕＯ2 膜２２のエッチングレートは同一条
件においてはｐｏｌｙ−Ｓｉ膜１８のエッチングレート
の１／１０程度であるが、ｐｏｌｙ−Ｓｉ膜１８のエッ
チングレートはゲート酸化膜１６のエッチングレートに
比べて大きく設定することができるので、このように２
段階にエッチング条件を変えてエッチングを行うことに
より、ゲート酸化膜１６をエッチング除去してしまうこ
となくこれら膜の加工を行うことが可能である。この工
程によって形成されたｐｏｌｙ−Ｓｉ膜１８、Ｒｕ膜２
０およびＲｕＯ2 膜２２から構成されるフローティング
ゲート電極２４は、前述したようにＴ形状をなしてお
り、ゲート酸化膜１６上に図中のａ方向に延在する部分
と、これに垂直であってその長手方向が図中のｂ方向に
延在するパッド２３を素子分離領域１４上に有する形状
となっている。
【００４１】次に、フローティングゲート電極２４の上
側に絶縁膜３０を堆積するまでの工程につき図４の
（Ｂ）から図５の（Ａ）を参照して説明する。先ず、ソ
ース・ドレイン領域（Ｓ／Ｄ領域２８）となる予備領域
７０を開口部とするレジスト２６が基板上に形成される
（図４の（Ｂ））。次いで、レジスト２６をマスクとし
てイオン注入によりＡｓを７０ＫｅＶで以て濃度が５×
１０15ｃｍ-2となるように予備領域７０に導入する（図
４の（Ｃ））。その後、導入した不純物の活性化のため
に、８５０℃で３０分間の熱処理を行い、Ｓ／Ｄ領域２
８が完成する。次に、レジスト２６を除去して、フロー
ティング電極２４（図５の（Ａ）の点線ｑで囲まれた部
分。）を含む以上の工程で形成された構造の全面に、Ｃ
ＶＤ法によって膜厚１００ｎｍのＳｉＯ2 膜が絶縁膜３
０として形成される（図５の（Ａ））。
側に絶縁膜３０を堆積するまでの工程につき図４の
（Ｂ）から図５の（Ａ）を参照して説明する。先ず、ソ
ース・ドレイン領域（Ｓ／Ｄ領域２８）となる予備領域
７０を開口部とするレジスト２６が基板上に形成される
（図４の（Ｂ））。次いで、レジスト２６をマスクとし
てイオン注入によりＡｓを７０ＫｅＶで以て濃度が５×
１０15ｃｍ-2となるように予備領域７０に導入する（図
４の（Ｃ））。その後、導入した不純物の活性化のため
に、８５０℃で３０分間の熱処理を行い、Ｓ／Ｄ領域２
８が完成する。次に、レジスト２６を除去して、フロー
ティング電極２４（図５の（Ａ）の点線ｑで囲まれた部
分。）を含む以上の工程で形成された構造の全面に、Ｃ
ＶＤ法によって膜厚１００ｎｍのＳｉＯ2 膜が絶縁膜３
０として形成される（図５の（Ａ））。
【００４２】次に、絶縁膜３０にコンタクトホール３２
を形成する（図５の（Ｂ））。この工程は、レジストパ
ターンの形成と、このレジストパターンをマスクとする
エッチングによる絶縁膜３０の除去により行われる。こ
のエッチングは反応性イオンエッチング（ＲＩＥ）によ
り行った。このコンタクトホール３２は、フローティン
グゲート電極２４のパッド２３部分の位置に形成する。
この工程で形成されたコンタクトホール３２は、この図
５の（Ｂ）の断面図において、その開口部の幅が０．５
μｍである。絶縁膜３０の膜厚が１００ｎｍであるか
ら、アスペクト比は０．２となる。
を形成する（図５の（Ｂ））。この工程は、レジストパ
ターンの形成と、このレジストパターンをマスクとする
エッチングによる絶縁膜３０の除去により行われる。こ
のエッチングは反応性イオンエッチング（ＲＩＥ）によ
り行った。このコンタクトホール３２は、フローティン
グゲート電極２４のパッド２３部分の位置に形成する。
この工程で形成されたコンタクトホール３２は、この図
５の（Ｂ）の断面図において、その開口部の幅が０．５
μｍである。絶縁膜３０の膜厚が１００ｎｍであるか
ら、アスペクト比は０．２となる。
【００４３】次に、絶縁膜３０の上側およびコンタクト
ホール３２内に予備強誘電体膜７２を積層する（図５の
（Ｃ））。この予備強誘電体膜７２は、ＣＶＤ法、ゾル
ゲル法またはミスト法により、絶縁膜３０の上面に膜厚
３００ｎｍで形成されたＢＩＴ膜である。絶縁膜３０に
設けられたコンタクトホール３２（図５の（Ｃ）の平面
図の点線ｒで囲まれる部分。）はアスペクト比が０．２
と小さいから、この工程によってコンタクトホール３２
内にも容易に予備強誘電体膜材料であるＢＩＴ膜が堆積
する。ＢＩＴ膜の堆積後に、急速加熱装置（ＲＴＡ）を
用いて、７００℃で３分間、酸素雰囲気中で熱処理を行
いＢＩＴ膜を結晶化させることにより予備強誘電体膜７
２が完成する。
ホール３２内に予備強誘電体膜７２を積層する（図５の
（Ｃ））。この予備強誘電体膜７２は、ＣＶＤ法、ゾル
ゲル法またはミスト法により、絶縁膜３０の上面に膜厚
３００ｎｍで形成されたＢＩＴ膜である。絶縁膜３０に
設けられたコンタクトホール３２（図５の（Ｃ）の平面
図の点線ｒで囲まれる部分。）はアスペクト比が０．２
と小さいから、この工程によってコンタクトホール３２
内にも容易に予備強誘電体膜材料であるＢＩＴ膜が堆積
する。ＢＩＴ膜の堆積後に、急速加熱装置（ＲＴＡ）を
用いて、７００℃で３分間、酸素雰囲気中で熱処理を行
いＢＩＴ膜を結晶化させることにより予備強誘電体膜７
２が完成する。
【００４４】次に、予備強誘電体膜７２の上側に予備コ
ントロールゲート電極７４を堆積する（図６の
（Ａ））。この予備コントロールゲート電極７４は、予
備強誘電体膜７２上にスパッタ法により形成された膜厚
１００ｎｍのＲｕ膜である。予備コントロールゲート電
極７４としてはＲｕＯ2 膜を用いてもよい。
ントロールゲート電極７４を堆積する（図６の
（Ａ））。この予備コントロールゲート電極７４は、予
備強誘電体膜７２上にスパッタ法により形成された膜厚
１００ｎｍのＲｕ膜である。予備コントロールゲート電
極７４としてはＲｕＯ2 膜を用いてもよい。
【００４５】最後に、予備コントロールゲート電極７４
と予備強誘電体膜７２とをエッチングによって成形して
それぞれコントロールゲート電極３６および強誘電体膜
３４を形成する（図６の（Ｂ））。この工程は、レジス
トパターンの形成と、このレジストパターンをマスクと
したエッチングによる予備コントロールゲート電極７４
および予備強誘電体膜７２の不要部分の除去によって行
われる。このエッチングには、マグネトロンエッチャ
ー、ＥＣＲエッチャーまたはヘリコン波エッチャー等が
用いられ、エッチングガスとして塩素系のガスを用いて
行う。同一条件では、予備コントロールゲート電極（Ｒ
ｕ膜またはＲｕＯ2 膜）７４のエッチングレートは予備
強誘電体膜（ＢＩＴ膜）７２のエッチングレートの１／
５程度であるが、絶縁膜（ＳｉＯ2 膜）３０に対しては
１０以上であり、絶縁膜３０の膜厚も１００ｎｍと厚い
ので、オーバーエッチングによって絶縁膜３０が多少エ
ッチングされたとしてもゲート酸化膜１６には何ら影響
がない。
と予備強誘電体膜７２とをエッチングによって成形して
それぞれコントロールゲート電極３６および強誘電体膜
３４を形成する（図６の（Ｂ））。この工程は、レジス
トパターンの形成と、このレジストパターンをマスクと
したエッチングによる予備コントロールゲート電極７４
および予備強誘電体膜７２の不要部分の除去によって行
われる。このエッチングには、マグネトロンエッチャ
ー、ＥＣＲエッチャーまたはヘリコン波エッチャー等が
用いられ、エッチングガスとして塩素系のガスを用いて
行う。同一条件では、予備コントロールゲート電極（Ｒ
ｕ膜またはＲｕＯ2 膜）７４のエッチングレートは予備
強誘電体膜（ＢＩＴ膜）７２のエッチングレートの１／
５程度であるが、絶縁膜（ＳｉＯ2 膜）３０に対しては
１０以上であり、絶縁膜３０の膜厚も１００ｎｍと厚い
ので、オーバーエッチングによって絶縁膜３０が多少エ
ッチングされたとしてもゲート酸化膜１６には何ら影響
がない。
【００４６】以上の説明から明らかなように、この強誘
電体メモリトランジスタの製造工程では、最初にフロー
ティングゲート電極２４を形成し、次いでフローティン
グゲート電極２４を絶縁膜３０で覆い、最後に絶縁膜３
０をエッチングストッパとして用いてコントロールゲー
ト電極３６および強誘電体膜３４をエッチングによって
形成するので、ゲート酸化膜１６には何ら影響がなく、
従って素子特性の劣化が無い。
電体メモリトランジスタの製造工程では、最初にフロー
ティングゲート電極２４を形成し、次いでフローティン
グゲート電極２４を絶縁膜３０で覆い、最後に絶縁膜３
０をエッチングストッパとして用いてコントロールゲー
ト電極３６および強誘電体膜３４をエッチングによって
形成するので、ゲート酸化膜１６には何ら影響がなく、
従って素子特性の劣化が無い。
【００４７】また、従来のＭＦＭＩＳ−ＦＥＴでは、Ｍ
ＦＭＩＳ構造の加工後にこれをマスクとしてＳ／Ｄ領域
の形成を行ったので、強誘電体膜の形成後に８００〜９
００℃の高温熱処理を行わなければならず、強誘電体膜
に耐熱性を要求しなければならなかった。しかし、この
実施の形態の製造工程では、強誘電体膜の形成後に熱処
理工程が無いから、強誘電体膜材料に対する制約が緩和
するといった効果が得られる。
ＦＭＩＳ構造の加工後にこれをマスクとしてＳ／Ｄ領域
の形成を行ったので、強誘電体膜の形成後に８００〜９
００℃の高温熱処理を行わなければならず、強誘電体膜
に耐熱性を要求しなければならなかった。しかし、この
実施の形態の製造工程では、強誘電体膜の形成後に熱処
理工程が無いから、強誘電体膜材料に対する制約が緩和
するといった効果が得られる。
【００４８】さらに、従来は、ＭＦＭＩＳ−ＦＥＴとＭ
ＯＳＦＥＴとが混在して含まれる集積回路の形成におい
てＭＦＭＩＳ−ＦＥＴとＭＯＳＦＥＴとを同時に作成す
る場合に、それぞれのゲート電極形成のエッチング工程
の際にＭＦＭＩＳ−ＦＥＴのフローティングゲート電極
およびＭＯＳＦＥＴのゲート電極までが一緒に除去され
てしまうといった問題があったため、ＭＯＳＦＥＴとＭ
ＦＭＩＳ−ＦＥＴとは別々に作成せざるをえなかった。
一方、この実施の形態の製造方法によれば、前述の通
り、フローティングゲート電極を形成した後に強誘電体
膜およびコントロールゲート電極を形成し、この形成の
際にはフローティングゲート電極と同様にＭＯＳＦＥＴ
のゲート電極も絶縁膜で覆われているので、このような
事態を回避することができ、工程数を大幅に低減するこ
とができる。
ＯＳＦＥＴとが混在して含まれる集積回路の形成におい
てＭＦＭＩＳ−ＦＥＴとＭＯＳＦＥＴとを同時に作成す
る場合に、それぞれのゲート電極形成のエッチング工程
の際にＭＦＭＩＳ−ＦＥＴのフローティングゲート電極
およびＭＯＳＦＥＴのゲート電極までが一緒に除去され
てしまうといった問題があったため、ＭＯＳＦＥＴとＭ
ＦＭＩＳ−ＦＥＴとは別々に作成せざるをえなかった。
一方、この実施の形態の製造方法によれば、前述の通
り、フローティングゲート電極を形成した後に強誘電体
膜およびコントロールゲート電極を形成し、この形成の
際にはフローティングゲート電極と同様にＭＯＳＦＥＴ
のゲート電極も絶縁膜で覆われているので、このような
事態を回避することができ、工程数を大幅に低減するこ
とができる。
【００４９】次に、この第１の構成例の動作につき説明
する。図１３は、この第１の構成例の動作の説明に供す
る図である。図１３は、第１の構成例の平面図（図１）
において、コントロールゲート電極３６や強誘電体膜３
４の下側のアクティブ領域６８であって実際のトランジ
スタ動作にかかわるチャネル領域（斜線部分ａで示され
る領域）と、素子分離領域１４上であってコンタクトホ
ール３２の強誘電体膜領域（斜線部分ｂで示される領
域）を示し、これらの領域ａ、ｂを同一平面上に示した
ものである。この構造の特徴は、領域ｂの面積を変化さ
せることにより、コントロールゲート電極３６およびフ
ローティングゲート電極２４間に設けられている強誘電
体膜３４および絶縁膜３０の両静電容量の合成容量を変
化させることができるという点にある。すなわち、この
コンタクトホール３２の面積を変えれば、当然に絶縁膜
３０のサイズ（平面図で見たときの面積）またはコンタ
クトホール３２内の強誘電体膜部分のサイズが変わるか
ら、上述の強誘電体膜３４および絶縁膜３０の合成容量
が変化する。
する。図１３は、この第１の構成例の動作の説明に供す
る図である。図１３は、第１の構成例の平面図（図１）
において、コントロールゲート電極３６や強誘電体膜３
４の下側のアクティブ領域６８であって実際のトランジ
スタ動作にかかわるチャネル領域（斜線部分ａで示され
る領域）と、素子分離領域１４上であってコンタクトホ
ール３２の強誘電体膜領域（斜線部分ｂで示される領
域）を示し、これらの領域ａ、ｂを同一平面上に示した
ものである。この構造の特徴は、領域ｂの面積を変化さ
せることにより、コントロールゲート電極３６およびフ
ローティングゲート電極２４間に設けられている強誘電
体膜３４および絶縁膜３０の両静電容量の合成容量を変
化させることができるという点にある。すなわち、この
コンタクトホール３２の面積を変えれば、当然に絶縁膜
３０のサイズ（平面図で見たときの面積）またはコンタ
クトホール３２内の強誘電体膜部分のサイズが変わるか
ら、上述の強誘電体膜３４および絶縁膜３０の合成容量
が変化する。
【００５０】今、コントロールゲート電極３６およびフ
ローティングゲート電極２４間のコンタクトホール３２
を含む領域をＭＦＭキャパシタと称することにする。ま
た、このＭＦＭ領域以外のコントロールゲート電極３６
およびフローティングゲート電極２４間の領域をＭＦＩ
Ｍキャパシタと称することにする。ＭＦＩＭキャパシタ
は、強誘電体膜３４と絶縁膜３０との一部を含み電気的
には強誘電体膜容量と絶縁膜容量とが直列に接続された
回路で表される。この実施の形態で強誘電体膜３４とし
て用いられているＢＩＴは比誘電率が２００程度であっ
て、また、飽和分極量が２μＣ／ｃｍ-2である。また、
絶縁膜３０として用いられているＳｉＯ2 の比誘電率は
約４である。膜の静電容量は膜厚にも依存するが、この
実施の形態においては、絶縁膜３０の膜厚が１００ｎ
ｍ、強誘電体膜３４の膜厚が３００ｎｍと同程度である
ため絶縁膜容量と強誘電体膜容量との比に対しては大き
な要素とならず、これらの容量比はほとんど比誘電率で
決定される。よって、ＭＦＩＭキャパシタでは、強誘電
体膜３４の静電容量の方が絶縁膜３０の静電容量に比べ
てかなり大きいので、回路理論から明らかなように、こ
のＭＦＩＭキャパシタの静電容量はほとんど絶縁膜３０
の静電容量と変わらない大きさとなる。
ローティングゲート電極２４間のコンタクトホール３２
を含む領域をＭＦＭキャパシタと称することにする。ま
た、このＭＦＭ領域以外のコントロールゲート電極３６
およびフローティングゲート電極２４間の領域をＭＦＩ
Ｍキャパシタと称することにする。ＭＦＩＭキャパシタ
は、強誘電体膜３４と絶縁膜３０との一部を含み電気的
には強誘電体膜容量と絶縁膜容量とが直列に接続された
回路で表される。この実施の形態で強誘電体膜３４とし
て用いられているＢＩＴは比誘電率が２００程度であっ
て、また、飽和分極量が２μＣ／ｃｍ-2である。また、
絶縁膜３０として用いられているＳｉＯ2 の比誘電率は
約４である。膜の静電容量は膜厚にも依存するが、この
実施の形態においては、絶縁膜３０の膜厚が１００ｎ
ｍ、強誘電体膜３４の膜厚が３００ｎｍと同程度である
ため絶縁膜容量と強誘電体膜容量との比に対しては大き
な要素とならず、これらの容量比はほとんど比誘電率で
決定される。よって、ＭＦＩＭキャパシタでは、強誘電
体膜３４の静電容量の方が絶縁膜３０の静電容量に比べ
てかなり大きいので、回路理論から明らかなように、こ
のＭＦＩＭキャパシタの静電容量はほとんど絶縁膜３０
の静電容量と変わらない大きさとなる。
【００５１】一方、ＭＦＭキャパシタとＭＦＩＭキャパ
シタとは電気的に並列接続された回路で表され、従っ
て、これらＭＦＭキャパシタとＭＦＩＭキャパシタの合
成静電容量はこれら両静電容量の和で表される。上述の
通り、ＭＦＩＭキャパシタの静電容量はこのＭＦＩＭキ
ャパシタを構成する絶縁膜３０の静電容量に置き換えら
れ、その静電容量はＭＦＭキャパシタを構成する強誘電
体膜３４の静電容量に比べてかなり小さいものである。
よって、これらＭＦＩＭキャパシタとＭＦＭキャパシタ
の合成静電容量は、ＭＦＭキャパシタの静電容量の大き
さで置き換えることができる。
シタとは電気的に並列接続された回路で表され、従っ
て、これらＭＦＭキャパシタとＭＦＩＭキャパシタの合
成静電容量はこれら両静電容量の和で表される。上述の
通り、ＭＦＩＭキャパシタの静電容量はこのＭＦＩＭキ
ャパシタを構成する絶縁膜３０の静電容量に置き換えら
れ、その静電容量はＭＦＭキャパシタを構成する強誘電
体膜３４の静電容量に比べてかなり小さいものである。
よって、これらＭＦＩＭキャパシタとＭＦＭキャパシタ
の合成静電容量は、ＭＦＭキャパシタの静電容量の大き
さで置き換えることができる。
【００５２】このように、コントロールゲート電極３６
およびフローティングゲート電極２４間に絶縁膜３０を
介在させたとき、コントロールゲート電極３６とフロー
ティングゲート電極２４の面積を一定とし、かつ、絶縁
膜３０の側方に介在する強誘電体膜３４を除けば強誘電
体膜３４の膜厚は一定であるとしたとき、換言すれば、
コントロールゲート電極３６およびフローティングゲー
ト電極２４間に強誘電体膜３４だけがある場合のその強
誘電体膜３４の膜厚と、コントロールゲート電極３６お
よびフローティングゲート電極２４間に強誘電体膜３４
の他に絶縁膜３０が設けられている場合のそのコントロ
ールゲート電極３６および絶縁膜３０間の強誘電体膜３
４の膜厚が変化しないとしたとき、両ゲート電極３６お
よび２４間の静電容量を両ゲート電極３６および２４間
に強誘電体膜３４のみを設けたときの静電容量よりも小
さく設定することが可能である。すなわちコントロール
ゲート電極３６およびフローティングゲート電極２４間
の静電容量は前述した領域ｂに含まれる強誘電体膜３４
の静電容量によって決まってしまうものであるから、前
述した領域ｂ（絶縁膜３０と強誘電体膜３４の接合面
積）の面積を小さくすれば、両ゲート電極３６および２
４間の静電容量を小さくすることができる。
およびフローティングゲート電極２４間に絶縁膜３０を
介在させたとき、コントロールゲート電極３６とフロー
ティングゲート電極２４の面積を一定とし、かつ、絶縁
膜３０の側方に介在する強誘電体膜３４を除けば強誘電
体膜３４の膜厚は一定であるとしたとき、換言すれば、
コントロールゲート電極３６およびフローティングゲー
ト電極２４間に強誘電体膜３４だけがある場合のその強
誘電体膜３４の膜厚と、コントロールゲート電極３６お
よびフローティングゲート電極２４間に強誘電体膜３４
の他に絶縁膜３０が設けられている場合のそのコントロ
ールゲート電極３６および絶縁膜３０間の強誘電体膜３
４の膜厚が変化しないとしたとき、両ゲート電極３６お
よび２４間の静電容量を両ゲート電極３６および２４間
に強誘電体膜３４のみを設けたときの静電容量よりも小
さく設定することが可能である。すなわちコントロール
ゲート電極３６およびフローティングゲート電極２４間
の静電容量は前述した領域ｂに含まれる強誘電体膜３４
の静電容量によって決まってしまうものであるから、前
述した領域ｂ（絶縁膜３０と強誘電体膜３４の接合面
積）の面積を小さくすれば、両ゲート電極３６および２
４間の静電容量を小さくすることができる。
【００５３】一方、コントロールゲート電極３６および
ｎ−Ｓｉ基板１０間に印加される電圧が一定であるとす
るとき、コントロールゲート電極３６およびフローティ
ングゲート電極２４間の静電容量が小さくなれば、ゲー
ト酸化膜１６に分圧される電圧が小さくなり、両ゲート
電極３６および２４間に分圧される電圧は大きくなる。
ｎ−Ｓｉ基板１０間に印加される電圧が一定であるとす
るとき、コントロールゲート電極３６およびフローティ
ングゲート電極２４間の静電容量が小さくなれば、ゲー
ト酸化膜１６に分圧される電圧が小さくなり、両ゲート
電極３６および２４間に分圧される電圧は大きくなる。
【００５４】このように、両ゲート電極３６および２４
間に印加される電圧が大きくなるのでこれら両ゲート電
極３６および２４間の強誘電体膜３４に印加される電圧
が大きくなり、従って、強誘電体膜３４の残留分極を大
きくすることができ、この強誘電体メモリトランジスタ
のデータの有無に対するしきい値電圧の移動量を大きく
することができる。
間に印加される電圧が大きくなるのでこれら両ゲート電
極３６および２４間の強誘電体膜３４に印加される電圧
が大きくなり、従って、強誘電体膜３４の残留分極を大
きくすることができ、この強誘電体メモリトランジスタ
のデータの有無に対するしきい値電圧の移動量を大きく
することができる。
【００５５】また、従来は、強誘電体膜側に印加される
電圧を高めるために強誘電体膜材料の残留分極値や比誘
電率値等の物性値の面からの検討がなされ、その結果、
強誘電体膜材料に対する制約が大きかったが、この実施
の形態によれば、そのような問題がなくなる。さらに、
ゲート酸化膜１６に印加される電圧の割合が小さくなる
ので、ゲート酸化膜１６の絶縁破壊といった問題もな
い。
電圧を高めるために強誘電体膜材料の残留分極値や比誘
電率値等の物性値の面からの検討がなされ、その結果、
強誘電体膜材料に対する制約が大きかったが、この実施
の形態によれば、そのような問題がなくなる。さらに、
ゲート酸化膜１６に印加される電圧の割合が小さくなる
ので、ゲート酸化膜１６の絶縁破壊といった問題もな
い。
【００５６】また、この実施の形態の構成では、コンタ
クトホール３２が形成されるパッド２３の部分を素子分
離領域１４の上側の領域に設けたが、このように構成す
れば、コンタクトホールの口径（孔径）が大きくなって
もゲート長が変化する心配がない。
クトホール３２が形成されるパッド２３の部分を素子分
離領域１４の上側の領域に設けたが、このように構成す
れば、コンタクトホールの口径（孔径）が大きくなって
もゲート長が変化する心配がない。
【００５７】［第２の実施の形態］次に、第２の実施の
形態につき図を参照して説明する。尚、第１の実施の形
態の構成要素と同じ構成要素については同じ番号を付し
て示す。図７は、第２の実施の形態の構成を示す平面図
およびこの平面図のｐ−ｐ線の位置において切って取っ
て示した断面の図である。この第２の構成例は、半導体
基板としてｎ−Ｓｉ基板１０を用いており、このｎ−Ｓ
ｉ基板１０の上面側にアクティブ領域６８を含むｐ型半
導体領域であるｐウエル１２が設けられ、さらに、ｐウ
エル１２はｎ−Ｓｉ基板１０と相俟って素子分離領域１
４によって他の半導体基板領域と電気的に隔絶されるよ
うに取り囲まれた構成となっている。この素子分離領域
１４は、トレンチ分離で形成されており、材料としてＳ
ｉＯ2 を用いている。このｎ−Ｓｉ基板１０の上面側で
あって、素子分離領域１４を除く半導体領域には互いに
離間した二つのｎ型半導体領域：Ｓ／Ｄ領域２８が設け
られている。また、素子分離領域１４を除いたｎ−Ｓｉ
基板１０の上面側の領域にはＳｉＯ2 膜が積層されてお
り、特に、ｐウエル１２上のＳｉＯ2 膜がゲート酸化膜
１６である。
形態につき図を参照して説明する。尚、第１の実施の形
態の構成要素と同じ構成要素については同じ番号を付し
て示す。図７は、第２の実施の形態の構成を示す平面図
およびこの平面図のｐ−ｐ線の位置において切って取っ
て示した断面の図である。この第２の構成例は、半導体
基板としてｎ−Ｓｉ基板１０を用いており、このｎ−Ｓ
ｉ基板１０の上面側にアクティブ領域６８を含むｐ型半
導体領域であるｐウエル１２が設けられ、さらに、ｐウ
エル１２はｎ−Ｓｉ基板１０と相俟って素子分離領域１
４によって他の半導体基板領域と電気的に隔絶されるよ
うに取り囲まれた構成となっている。この素子分離領域
１４は、トレンチ分離で形成されており、材料としてＳ
ｉＯ2 を用いている。このｎ−Ｓｉ基板１０の上面側で
あって、素子分離領域１４を除く半導体領域には互いに
離間した二つのｎ型半導体領域：Ｓ／Ｄ領域２８が設け
られている。また、素子分離領域１４を除いたｎ−Ｓｉ
基板１０の上面側の領域にはＳｉＯ2 膜が積層されてお
り、特に、ｐウエル１２上のＳｉＯ2 膜がゲート酸化膜
１６である。
【００５８】アクティブ領域６８上であってＳ／Ｄ領域
２８上を除いたゲート酸化膜１６の上面にはゲート酸化
膜１６を介在させて、第１フローティングゲート電極４
０としてＷＳｉx （タングステンシリサイド）／ｐｏｌ
ｙ−Ｓｉ（ＷＳｉx およびｐｏｌｙ−Ｓｉ膜が上側から
この順に積層している膜。）膜が（図のｐ−ｐ線方向に
長手方向が延在するように）設けられている。この第１
フローティングゲート電極４０は、平面図において示さ
れるようにＴ型の形状をなしており、アクティブ領域６
８であるｐウエル１２の上面に設けられたｐ−ｐ線方向
に延在する長手方向の部分と、この部分の長手方向に対
してその長手方向が垂直に交差するように素子分離領域
１４の上面に設けられたパッド２３の部分とから構成さ
れている。
２８上を除いたゲート酸化膜１６の上面にはゲート酸化
膜１６を介在させて、第１フローティングゲート電極４
０としてＷＳｉx （タングステンシリサイド）／ｐｏｌ
ｙ−Ｓｉ（ＷＳｉx およびｐｏｌｙ−Ｓｉ膜が上側から
この順に積層している膜。）膜が（図のｐ−ｐ線方向に
長手方向が延在するように）設けられている。この第１
フローティングゲート電極４０は、平面図において示さ
れるようにＴ型の形状をなしており、アクティブ領域６
８であるｐウエル１２の上面に設けられたｐ−ｐ線方向
に延在する長手方向の部分と、この部分の長手方向に対
してその長手方向が垂直に交差するように素子分離領域
１４の上面に設けられたパッド２３の部分とから構成さ
れている。
【００５９】次に、この第１フローティングゲート電極
４０を覆う様にして、ＢＰＳＧ膜（Boro-Phospho-Silic
ate Glass ：ＢとＰを含有するＳｉＯ2 膜。）が絶縁膜
３０として設けられている。また、この絶縁膜３０の上
面には強誘電体膜３４が設けられていて、絶縁膜３０に
設けられているコンタクトホール３２のホール内にはｐ
−ｐｏｌｙ−Ｓｉ（ｐ−は導電型がｐ型であることを示
す。）が埋め込まれて導電体プラグ４４を構成してい
る。絶縁膜３０の上面には導電体プラグ４４の上部に接
続して第２フローティングゲート電極５０が設けてあ
る。この第２フローティングゲート電極５０は、Ｉｒ／
ＩｒＯ2 膜で以て構成されている。強誘電体膜３４は絶
縁膜３０を介在して導電体プラグ４４および第２フロー
ティングゲート電極５０により第１フローティングゲー
ト電極４０と電気的に接続された構成となっている。こ
こで、絶縁膜３０に設けられたコンタクトホール３２の
位置は、アクティブ領域６８の上側ではなく、素子分離
領域１４の上側の領域内になるようにすなわち第１フロ
ーティングゲート電極４０のパッド２３の上側の領域に
形成されている。この強誘電体膜３４としては、ＢＩＴ
膜を用いている。そして、強誘電体膜３４の上面にコン
トロールゲート電極３６としてＲｕ膜が設けてある。こ
のように、この第２の構成例は、コントロールゲート電
極３６および第１フローティングゲート電極４０間の一
部分に絶縁膜３０を介在させた構造を有している。
４０を覆う様にして、ＢＰＳＧ膜（Boro-Phospho-Silic
ate Glass ：ＢとＰを含有するＳｉＯ2 膜。）が絶縁膜
３０として設けられている。また、この絶縁膜３０の上
面には強誘電体膜３４が設けられていて、絶縁膜３０に
設けられているコンタクトホール３２のホール内にはｐ
−ｐｏｌｙ−Ｓｉ（ｐ−は導電型がｐ型であることを示
す。）が埋め込まれて導電体プラグ４４を構成してい
る。絶縁膜３０の上面には導電体プラグ４４の上部に接
続して第２フローティングゲート電極５０が設けてあ
る。この第２フローティングゲート電極５０は、Ｉｒ／
ＩｒＯ2 膜で以て構成されている。強誘電体膜３４は絶
縁膜３０を介在して導電体プラグ４４および第２フロー
ティングゲート電極５０により第１フローティングゲー
ト電極４０と電気的に接続された構成となっている。こ
こで、絶縁膜３０に設けられたコンタクトホール３２の
位置は、アクティブ領域６８の上側ではなく、素子分離
領域１４の上側の領域内になるようにすなわち第１フロ
ーティングゲート電極４０のパッド２３の上側の領域に
形成されている。この強誘電体膜３４としては、ＢＩＴ
膜を用いている。そして、強誘電体膜３４の上面にコン
トロールゲート電極３６としてＲｕ膜が設けてある。こ
のように、この第２の構成例は、コントロールゲート電
極３６および第１フローティングゲート電極４０間の一
部分に絶縁膜３０を介在させた構造を有している。
【００６０】次に、この第２の構成例の製造工程につき
説明する。図８から図１２はこの第２の構成例の製造工
程の説明に供する図である。各工程を示す図の上図は平
面図であり、下図は上図の断面（図８の（Ａ）のｐ−ｐ
線の位置において切って取って示した断面。）の図であ
る。尚、ｐｏｌｙ−Ｓｉ膜１８の全面にＰを導入するま
での工程は第１の構成例の製造工程（図２の（Ａ）から
図３の（Ｂ））と同様であるのでこの説明を省略し、こ
の工程に引き続く工程から説明する。
説明する。図８から図１２はこの第２の構成例の製造工
程の説明に供する図である。各工程を示す図の上図は平
面図であり、下図は上図の断面（図８の（Ａ）のｐ−ｐ
線の位置において切って取って示した断面。）の図であ
る。尚、ｐｏｌｙ−Ｓｉ膜１８の全面にＰを導入するま
での工程は第１の構成例の製造工程（図２の（Ａ）から
図３の（Ｂ））と同様であるのでこの説明を省略し、こ
の工程に引き続く工程から説明する。
【００６１】先ず、ｐｏｌｙ−Ｓｉ膜１８の上面にＷＳ
ｉx 膜３８が順次に積層した膜を形成する（図８の
（Ａ））。このＷＳｉx 膜３８の形成は、スパッタ法に
より行い、膜厚を１００ｎｍとして形成した。このＷＳ
ｉx 膜３８は、後述する第１フローティングゲート電極
４０の低抵抗化のために設けられる。
ｉx 膜３８が順次に積層した膜を形成する（図８の
（Ａ））。このＷＳｉx 膜３８の形成は、スパッタ法に
より行い、膜厚を１００ｎｍとして形成した。このＷＳ
ｉx 膜３８は、後述する第１フローティングゲート電極
４０の低抵抗化のために設けられる。
【００６２】そして、ｐｏｌｙ−Ｓｉ膜１８およびＷＳ
ｉx 膜３８のパターニングを行って第１フローティング
ゲート電極４０を形成する（図８の（Ｂ））。このパタ
ーニング工程は、マスクとなるレジストパターンの形成
とエッチングによるｐｏｌｙ−Ｓｉ膜１８およびＷＳｉ
x 膜３８の不要部分の除去によって行う。このＷＳｉx
／ｐｏｌｙ−Ｓｉ膜は通常のＬＳＩ製造工程でも用いら
れている膜であり、このエッチング工程によるゲート酸
化膜１６への突き抜けを心配する必要はない。この工程
によって形成されたｐｏｌｙ−Ｓｉ膜１８およびＷＳｉ
x 膜３８から構成される第１フローティングゲート電極
４０は、前述したようにＴ形状をなしており、ゲート酸
化膜１６上に図中のａ方向に延在する部分と、これに垂
直であってその長手方向が図中のｂ方向に延在するパッ
ド２３を素子分離領域１４上に有する形状となってい
る。
ｉx 膜３８のパターニングを行って第１フローティング
ゲート電極４０を形成する（図８の（Ｂ））。このパタ
ーニング工程は、マスクとなるレジストパターンの形成
とエッチングによるｐｏｌｙ−Ｓｉ膜１８およびＷＳｉ
x 膜３８の不要部分の除去によって行う。このＷＳｉx
／ｐｏｌｙ−Ｓｉ膜は通常のＬＳＩ製造工程でも用いら
れている膜であり、このエッチング工程によるゲート酸
化膜１６への突き抜けを心配する必要はない。この工程
によって形成されたｐｏｌｙ−Ｓｉ膜１８およびＷＳｉ
x 膜３８から構成される第１フローティングゲート電極
４０は、前述したようにＴ形状をなしており、ゲート酸
化膜１６上に図中のａ方向に延在する部分と、これに垂
直であってその長手方向が図中のｂ方向に延在するパッ
ド２３を素子分離領域１４上に有する形状となってい
る。
【００６３】次に、第１フローティングゲート電極４０
の上側に絶縁膜３０を堆積するまでの工程につき図８の
（Ｃ）から図９の（Ｂ）を参照して説明する。先ず、ソ
ース・ドレイン領域（Ｓ／Ｄ領域２８）となる予備領域
７０を開口部とするレジスト２６が基板上に形成される
（図８の（Ｃ））。次いで、レジスト２６をマスクとし
てイオン注入によりＡｓを７０ＫｅＶで以て濃度が５×
１０15ｃｍ-2となるように予備領域７０に導入する（図
９の（Ａ））。その後、導入した不純物の活性化のため
に、８５０℃で３０分間の熱処理を行い、Ｓ／Ｄ領域２
８が完成する。次に、レジスト２６を除去して、第１フ
ローティング電極４０（図９の（Ｂ）の点線ｑで囲まれ
た部分。）を含む以上の工程で形成された構造の全面
に、ＣＶＤ法によって膜厚５００ｎｍのＢＰＳＧ膜が絶
縁膜３０として形成される（図９の（Ｂ））。
の上側に絶縁膜３０を堆積するまでの工程につき図８の
（Ｃ）から図９の（Ｂ）を参照して説明する。先ず、ソ
ース・ドレイン領域（Ｓ／Ｄ領域２８）となる予備領域
７０を開口部とするレジスト２６が基板上に形成される
（図８の（Ｃ））。次いで、レジスト２６をマスクとし
てイオン注入によりＡｓを７０ＫｅＶで以て濃度が５×
１０15ｃｍ-2となるように予備領域７０に導入する（図
９の（Ａ））。その後、導入した不純物の活性化のため
に、８５０℃で３０分間の熱処理を行い、Ｓ／Ｄ領域２
８が完成する。次に、レジスト２６を除去して、第１フ
ローティング電極４０（図９の（Ｂ）の点線ｑで囲まれ
た部分。）を含む以上の工程で形成された構造の全面
に、ＣＶＤ法によって膜厚５００ｎｍのＢＰＳＧ膜が絶
縁膜３０として形成される（図９の（Ｂ））。
【００６４】次に、絶縁膜３０の上側に導電性材料を堆
積してコンタクトホール３２内に導電性材料を埋め込
み、この導電性材料のエッチバックを行って絶縁膜３０
の上側の導電性材料を除去し、導電体プラグ４４を形成
するまでの工程を図９の（Ｃ）から 図１０の（Ｂ）を
参照して説明する。先ず、絶縁膜３０にコンタクトホー
ル３２を形成する（図９の（Ｃ））。この工程は、レジ
ストパターンの形成と、このレジストパターンをマスク
とするエッチングによる絶縁膜３０の除去により行われ
る。このエッチングは反応性イオンエッチング（ＲＩ
Ｅ）により行った。このコンタクトホール３２は、第１
フローティングゲート電極４０のパッド２３部分の位置
に形成する。この工程で形成されたコンタクトホール３
２は、この図９の（Ｃ）の断面図において、その開口部
の幅が０．５μｍである。絶縁膜３０の膜厚が５００ｎ
ｍであるから、アスペクト比は１となる。
積してコンタクトホール３２内に導電性材料を埋め込
み、この導電性材料のエッチバックを行って絶縁膜３０
の上側の導電性材料を除去し、導電体プラグ４４を形成
するまでの工程を図９の（Ｃ）から 図１０の（Ｂ）を
参照して説明する。先ず、絶縁膜３０にコンタクトホー
ル３２を形成する（図９の（Ｃ））。この工程は、レジ
ストパターンの形成と、このレジストパターンをマスク
とするエッチングによる絶縁膜３０の除去により行われ
る。このエッチングは反応性イオンエッチング（ＲＩ
Ｅ）により行った。このコンタクトホール３２は、第１
フローティングゲート電極４０のパッド２３部分の位置
に形成する。この工程で形成されたコンタクトホール３
２は、この図９の（Ｃ）の断面図において、その開口部
の幅が０．５μｍである。絶縁膜３０の膜厚が５００ｎ
ｍであるから、アスペクト比は１となる。
【００６５】次に、絶縁膜３０の上側およびコンタクト
ホール３２内にｐ−ｐｏｌｙ−Ｓｉ膜４２を積層する
（図１０の（Ａ））。このｐ−ｐｏｌｙ−Ｓｉ膜４２
は、ＬＰＣＶＤ方によって形成される。絶縁膜３０に設
けられたコンタクトホール３２はアスペクト比が１と小
さいから、この工程によってコンタクトホール３２内に
も容易にｐ−ｐｏｌｙ−Ｓｉを堆積させることができ
る。
ホール３２内にｐ−ｐｏｌｙ−Ｓｉ膜４２を積層する
（図１０の（Ａ））。このｐ−ｐｏｌｙ−Ｓｉ膜４２
は、ＬＰＣＶＤ方によって形成される。絶縁膜３０に設
けられたコンタクトホール３２はアスペクト比が１と小
さいから、この工程によってコンタクトホール３２内に
も容易にｐ−ｐｏｌｙ−Ｓｉを堆積させることができ
る。
【００６６】次に、ｐ−ｐｏｌｙ−Ｓｉ膜４２のエッチ
バックを行い絶縁膜３０の上側のｐ−ｐｏｌｙ−Ｓｉ膜
４２を除去する（図１０の（Ｂ））。この工程によっ
て、絶縁膜３０の上側のｐ−ｐｏｌｙ−Ｓｉ膜４２を除
去し、コンタクトホール３２内には導電体プラグ４４と
してｐ−ｐｏｌｙ−Ｓｉ膜４２が残存する。
バックを行い絶縁膜３０の上側のｐ−ｐｏｌｙ−Ｓｉ膜
４２を除去する（図１０の（Ｂ））。この工程によっ
て、絶縁膜３０の上側のｐ−ｐｏｌｙ−Ｓｉ膜４２を除
去し、コンタクトホール３２内には導電体プラグ４４と
してｐ−ｐｏｌｙ−Ｓｉ膜４２が残存する。
【００６７】次に、導電体プラグ４４を含む絶縁膜３０
の上面の領域に第２フローティングゲート電極５０を形
成するまでの工程を図１０の（Ｃ）および１１の（Ａ）
を参照して説明する。先ず、絶縁膜３０の上面にＩｒ膜
４６およびＩｒＯ2 膜４８を順次に形成する（図１０の
（Ｃ））。このＩｒ膜４６およびＩｒＯ2 膜４８の形成
はスパッタ方により行い、それぞれの膜厚を５０ｎｍ、
１００ｎｍとして形成した。
の上面の領域に第２フローティングゲート電極５０を形
成するまでの工程を図１０の（Ｃ）および１１の（Ａ）
を参照して説明する。先ず、絶縁膜３０の上面にＩｒ膜
４６およびＩｒＯ2 膜４８を順次に形成する（図１０の
（Ｃ））。このＩｒ膜４６およびＩｒＯ2 膜４８の形成
はスパッタ方により行い、それぞれの膜厚を５０ｎｍ、
１００ｎｍとして形成した。
【００６８】次に、これらＩｒ膜４６およびＩｒＯ2 膜
４８の不要部分を除去して第２フローティングゲート電
極５０を形成する（図１１の（Ａ））。この工程は、レ
ジストパターンの形成と、これをマスクとして用いるエ
ッチングにより行われる。このレジストパターンは導電
体プラグ４４の露出部分を覆うようにして形成される。
そして、このレジストパターンをマスクとしてエッチン
グを行い、Ｉｒ膜４６およびＩｒＯ2 膜４８の不要部分
を除去し、これらＩｒ膜４６およびＩｒＯ2 膜４８の残
存部分から構成される第２フローティングゲート電極５
０が形成される。このエッチングは、マグネトロンエッ
チャー、ＥＣＲエッチャーまたはヘリコン波エッチャー
等の高密度のプラズマを発生するエッチャーを用いて行
い、エッチングガスとして塩素（Ｃｌ2 ）系のガスを用
いて行う。このエッチングは、反応性エッチングよりも
イオンミリングによるエッチングの効果を強めて用いて
いる。従って、Ｉｒ膜４６およびＩｒＯ2 膜４８と、絶
縁膜３０とのエッチングレート比を高くすることができ
ないが、絶縁膜３０が５００ｎｍと厚いのでゲート酸化
膜１６には影響がない。
４８の不要部分を除去して第２フローティングゲート電
極５０を形成する（図１１の（Ａ））。この工程は、レ
ジストパターンの形成と、これをマスクとして用いるエ
ッチングにより行われる。このレジストパターンは導電
体プラグ４４の露出部分を覆うようにして形成される。
そして、このレジストパターンをマスクとしてエッチン
グを行い、Ｉｒ膜４６およびＩｒＯ2 膜４８の不要部分
を除去し、これらＩｒ膜４６およびＩｒＯ2 膜４８の残
存部分から構成される第２フローティングゲート電極５
０が形成される。このエッチングは、マグネトロンエッ
チャー、ＥＣＲエッチャーまたはヘリコン波エッチャー
等の高密度のプラズマを発生するエッチャーを用いて行
い、エッチングガスとして塩素（Ｃｌ2 ）系のガスを用
いて行う。このエッチングは、反応性エッチングよりも
イオンミリングによるエッチングの効果を強めて用いて
いる。従って、Ｉｒ膜４６およびＩｒＯ2 膜４８と、絶
縁膜３０とのエッチングレート比を高くすることができ
ないが、絶縁膜３０が５００ｎｍと厚いのでゲート酸化
膜１６には影響がない。
【００６９】次に、第２フローティングゲート電極５０
（図１１の（Ｂ）の点線ｓで囲まれる部分。）および絶
縁膜３０の上側に予備強誘電体膜７２を形成する（図１
１の（Ｂ））。この予備強誘電体膜７２は、ＣＶＤ法、
ゾルゲル法またはミスト法により、絶縁膜３０の上面に
膜厚３００ｎｍで形成されたＢＩＴ膜である。このＢＩ
Ｔ膜の堆積後に、急速加熱装置（ＲＴＡ）を用いて、７
００℃で３分間、酸素雰囲気中で熱処理を行いＢＩＴ膜
を結晶化させることにより予備強誘電体膜７２が完成す
る。
（図１１の（Ｂ）の点線ｓで囲まれる部分。）および絶
縁膜３０の上側に予備強誘電体膜７２を形成する（図１
１の（Ｂ））。この予備強誘電体膜７２は、ＣＶＤ法、
ゾルゲル法またはミスト法により、絶縁膜３０の上面に
膜厚３００ｎｍで形成されたＢＩＴ膜である。このＢＩ
Ｔ膜の堆積後に、急速加熱装置（ＲＴＡ）を用いて、７
００℃で３分間、酸素雰囲気中で熱処理を行いＢＩＴ膜
を結晶化させることにより予備強誘電体膜７２が完成す
る。
【００７０】次に、予備強誘電体膜７２の上側に予備コ
ントロールゲート電極７４を堆積する（図１１の
（Ｃ））。この予備コントロールゲート電極７４は、予
備強誘電体膜７２上にスパッタ法により形成された膜厚
１００ｎｍのＲｕ膜である。予備コントロールゲート電
極７４としてはＲｕＯ2 、Ｉｒ、ＩｒＯ2 膜を用いても
よい。
ントロールゲート電極７４を堆積する（図１１の
（Ｃ））。この予備コントロールゲート電極７４は、予
備強誘電体膜７２上にスパッタ法により形成された膜厚
１００ｎｍのＲｕ膜である。予備コントロールゲート電
極７４としてはＲｕＯ2 、Ｉｒ、ＩｒＯ2 膜を用いても
よい。
【００７１】最後に、予備コントロールゲート電極７４
と予備強誘電体膜７２とをエッチングによって成形して
それぞれコントロールゲート電極３６および強誘電体膜
３４を形成する（図１２）。この工程は、レジストパタ
ーンの形成と、このレジストパターンをマスクとしたエ
ッチングによる予備コントロールゲート電極７４および
予備強誘電体膜７２の不要部分の除去によって行われ
る。このエッチングには、マグネトロンエッチャー、Ｅ
ＣＲエッチャーまたはヘリコン波エッチャー等が用いら
れ、エッチングガスとして塩素系のガスを用いて行う。
同一条件では、予備コントロールゲート電極（Ｒｕ膜）
７４のエッチングレートは予備強誘電体膜（ＢＩＴ膜）
７２のエッチングレートの１／５程度であるが、絶縁膜
（ＢＰＳＧ膜）３０に対しては１０以上であり、絶縁膜
３０の膜厚も５００ｎｍと厚いので、オーバーエッチン
グによって絶縁膜３０が多少エッチングされたとしても
ゲート酸化膜１６には何ら影響がない。
と予備強誘電体膜７２とをエッチングによって成形して
それぞれコントロールゲート電極３６および強誘電体膜
３４を形成する（図１２）。この工程は、レジストパタ
ーンの形成と、このレジストパターンをマスクとしたエ
ッチングによる予備コントロールゲート電極７４および
予備強誘電体膜７２の不要部分の除去によって行われ
る。このエッチングには、マグネトロンエッチャー、Ｅ
ＣＲエッチャーまたはヘリコン波エッチャー等が用いら
れ、エッチングガスとして塩素系のガスを用いて行う。
同一条件では、予備コントロールゲート電極（Ｒｕ膜）
７４のエッチングレートは予備強誘電体膜（ＢＩＴ膜）
７２のエッチングレートの１／５程度であるが、絶縁膜
（ＢＰＳＧ膜）３０に対しては１０以上であり、絶縁膜
３０の膜厚も５００ｎｍと厚いので、オーバーエッチン
グによって絶縁膜３０が多少エッチングされたとしても
ゲート酸化膜１６には何ら影響がない。
【００７２】このように、以上の説明から明らかなよう
に、この強誘電体メモリトランジスタの製造工程では、
最初に第１フローティングゲート電極４０を形成し、次
いで第１フローティングゲート電極４０を絶縁膜３０で
覆い、最後に絶縁膜３０をエッチングストッパとして用
いてコントロールゲート電極３６および強誘電体膜３４
をエッチングによって形成するので、ゲート酸化膜１６
には何ら影響がなく、従って素子特性の劣化が無い。
に、この強誘電体メモリトランジスタの製造工程では、
最初に第１フローティングゲート電極４０を形成し、次
いで第１フローティングゲート電極４０を絶縁膜３０で
覆い、最後に絶縁膜３０をエッチングストッパとして用
いてコントロールゲート電極３６および強誘電体膜３４
をエッチングによって形成するので、ゲート酸化膜１６
には何ら影響がなく、従って素子特性の劣化が無い。
【００７３】また、従来のＭＦＭＩＳ−ＦＥＴでは、Ｍ
ＦＭＩＳ構造の加工後にこれをマスクとしてＳ／Ｄ領域
の形成を行ったので、強誘電体膜の形成後に８００〜９
００℃の高温熱処理を行わなければならず、強誘電体膜
に耐熱性を要求しなければならなかった。しかし、この
実施の形態の製造工程では、強誘電体膜の形成後に熱処
理工程が無いから、強誘電体膜材料に対する制約が緩和
するといった効果が得られる。
ＦＭＩＳ構造の加工後にこれをマスクとしてＳ／Ｄ領域
の形成を行ったので、強誘電体膜の形成後に８００〜９
００℃の高温熱処理を行わなければならず、強誘電体膜
に耐熱性を要求しなければならなかった。しかし、この
実施の形態の製造工程では、強誘電体膜の形成後に熱処
理工程が無いから、強誘電体膜材料に対する制約が緩和
するといった効果が得られる。
【００７４】さらに、従来は、ＭＦＭＩＳ−ＦＥＴとＭ
ＯＳＦＥＴとが混在して含まれる集積回路の形成におい
てＭＦＭＩＳ−ＦＥＴとＭＯＳＦＥＴとを同時に作成す
る場合に、それぞれのゲート電極形成のエッチング工程
の際にＭＦＭＩＳ−ＦＥＴのフローティングゲート電極
およびＭＯＳＦＥＴのゲート電極までが一緒に除去され
てしまうといった問題があったため、ＭＯＳＦＥＴとＭ
ＦＭＩＳ−ＦＥＴとは別々に作成せざるをえなかった。
一方、この実施の形態の製造方法によれば、前述の通
り、フローティングゲート電極を形成した後に強誘電体
膜およびコントロールゲート電極を形成し、この形成の
際にはフローティングゲート電極と同様にＭＯＳＦＥＴ
のゲート電極も絶縁膜で覆われているので、このような
事態を回避することができ、工程数を大幅に低減するこ
とができる。
ＯＳＦＥＴとが混在して含まれる集積回路の形成におい
てＭＦＭＩＳ−ＦＥＴとＭＯＳＦＥＴとを同時に作成す
る場合に、それぞれのゲート電極形成のエッチング工程
の際にＭＦＭＩＳ−ＦＥＴのフローティングゲート電極
およびＭＯＳＦＥＴのゲート電極までが一緒に除去され
てしまうといった問題があったため、ＭＯＳＦＥＴとＭ
ＦＭＩＳ−ＦＥＴとは別々に作成せざるをえなかった。
一方、この実施の形態の製造方法によれば、前述の通
り、フローティングゲート電極を形成した後に強誘電体
膜およびコントロールゲート電極を形成し、この形成の
際にはフローティングゲート電極と同様にＭＯＳＦＥＴ
のゲート電極も絶縁膜で覆われているので、このような
事態を回避することができ、工程数を大幅に低減するこ
とができる。
【００７５】次に、この第２の構成例の動作につき説明
する。図１４は、この第２の構成例の動作の説明に供す
る図である。図１４は、第２の構成例の平面図（図７）
において、コントロールゲート電極３６や強誘電体膜３
４の下側のアクティブ領域６８であって実際のトランジ
スタ動作にかかわるチャネル領域（斜線部分ａで示され
る領域）と、第２フローティングゲート電極５０と強誘
電体膜３４の接合部分の領域（斜線部分ｂで示される領
域）を示し、これらの領域ａ、ｂを同一平面上に示した
ものである（但し、領域ｂを領域ａに重ねて示し
た。）。この構造の特徴は、領域ｂの面積を変化させる
ことにより、コントロールゲート電極３６および第１フ
ローティングゲート電極４０間に設けられている強誘電
体膜３４および絶縁膜３０の両静電容量の合成容量を変
化させることができるという点にある。
する。図１４は、この第２の構成例の動作の説明に供す
る図である。図１４は、第２の構成例の平面図（図７）
において、コントロールゲート電極３６や強誘電体膜３
４の下側のアクティブ領域６８であって実際のトランジ
スタ動作にかかわるチャネル領域（斜線部分ａで示され
る領域）と、第２フローティングゲート電極５０と強誘
電体膜３４の接合部分の領域（斜線部分ｂで示される領
域）を示し、これらの領域ａ、ｂを同一平面上に示した
ものである（但し、領域ｂを領域ａに重ねて示し
た。）。この構造の特徴は、領域ｂの面積を変化させる
ことにより、コントロールゲート電極３６および第１フ
ローティングゲート電極４０間に設けられている強誘電
体膜３４および絶縁膜３０の両静電容量の合成容量を変
化させることができるという点にある。
【００７６】今、コントロールゲート電極３６および第
１フローティングゲート電極４０間の導電体プラグ４４
および第２フローティングゲート電極５０を含む領域を
ＭＦＭキャパシタと称することにする。また、このＭＦ
Ｍ領域以外のコントロールゲート電極３６および第１フ
ローティングゲート電極４０間の領域をＭＦＩＭキャパ
シタと称することにする。ＭＦＩＭキャパシタは、強誘
電体膜３４と絶縁膜３０の一部を含み電気的には強誘電
体膜容量と絶縁膜容量とが直列に接続された回路で表さ
れる。第１の実施の形態で説明したように、このＭＦＩ
Ｍキャパシタの静電容量は絶縁膜３０の静電容量に置き
換えることができる。そして、これらＭＦＩＭキャパシ
タとＭＦＭキャパシタの合成静電容量は、ＭＦＭキャパ
シタの静電容量の大きさで置き換えることができる。
１フローティングゲート電極４０間の導電体プラグ４４
および第２フローティングゲート電極５０を含む領域を
ＭＦＭキャパシタと称することにする。また、このＭＦ
Ｍ領域以外のコントロールゲート電極３６および第１フ
ローティングゲート電極４０間の領域をＭＦＩＭキャパ
シタと称することにする。ＭＦＩＭキャパシタは、強誘
電体膜３４と絶縁膜３０の一部を含み電気的には強誘電
体膜容量と絶縁膜容量とが直列に接続された回路で表さ
れる。第１の実施の形態で説明したように、このＭＦＩ
Ｍキャパシタの静電容量は絶縁膜３０の静電容量に置き
換えることができる。そして、これらＭＦＩＭキャパシ
タとＭＦＭキャパシタの合成静電容量は、ＭＦＭキャパ
シタの静電容量の大きさで置き換えることができる。
【００７７】このように、コントロールゲート電極３６
および第１フローティングゲート電極４０間に絶縁膜３
０を介在させたとき、コントロールゲート電極３６と第
１フローティングゲート電極４０の面積を一定とし、か
つ、強誘電体膜３４の膜厚は一定であるとしたとき、両
ゲート電極３６および４０間の静電容量を両ゲート電極
３６および４０間に強誘電体膜３４のみを設けたときの
静電容量よりも小さく設定することが可能である。すな
わちコントロールゲート電極３６および第１フローティ
ングゲート電極４０間の静電容量は前述した領域ｂに含
まれる強誘電体膜３４の静電容量によって決まってしま
うものであるから、前述した領域ｂ（第２フローティン
グゲート電極５０と強誘電体膜３４の接合面積）の面積
を小さくすれば、両ゲート電極３６および４０間の静電
容量を小さくすることができる。一方、コントロールゲ
ート電極３６およびｎ−Ｓｉ基板１０間に印加される電
圧が一定であるとするとき、コントロールゲート電極３
６および第１フローティングゲート電極４０間の静電容
量が小さくなれば、ゲート酸化膜１６に分圧される電圧
が小さくなり、両ゲート電極３６および４０間に分圧さ
れる電圧は大きくなる。このように、両ゲート電極３６
および４０間に印加される電圧が大きくなるのでこれら
両ゲート電極３６および４０間の強誘電体膜３４に印加
される電圧が大きくなり、従って、強誘電体膜３４の残
留分極を大きくすることができ、この強誘電体メモリト
ランジスタのデータの有無に対するしきい値電圧の移動
量を大きくすることができる。
および第１フローティングゲート電極４０間に絶縁膜３
０を介在させたとき、コントロールゲート電極３６と第
１フローティングゲート電極４０の面積を一定とし、か
つ、強誘電体膜３４の膜厚は一定であるとしたとき、両
ゲート電極３６および４０間の静電容量を両ゲート電極
３６および４０間に強誘電体膜３４のみを設けたときの
静電容量よりも小さく設定することが可能である。すな
わちコントロールゲート電極３６および第１フローティ
ングゲート電極４０間の静電容量は前述した領域ｂに含
まれる強誘電体膜３４の静電容量によって決まってしま
うものであるから、前述した領域ｂ（第２フローティン
グゲート電極５０と強誘電体膜３４の接合面積）の面積
を小さくすれば、両ゲート電極３６および４０間の静電
容量を小さくすることができる。一方、コントロールゲ
ート電極３６およびｎ−Ｓｉ基板１０間に印加される電
圧が一定であるとするとき、コントロールゲート電極３
６および第１フローティングゲート電極４０間の静電容
量が小さくなれば、ゲート酸化膜１６に分圧される電圧
が小さくなり、両ゲート電極３６および４０間に分圧さ
れる電圧は大きくなる。このように、両ゲート電極３６
および４０間に印加される電圧が大きくなるのでこれら
両ゲート電極３６および４０間の強誘電体膜３４に印加
される電圧が大きくなり、従って、強誘電体膜３４の残
留分極を大きくすることができ、この強誘電体メモリト
ランジスタのデータの有無に対するしきい値電圧の移動
量を大きくすることができる。
【００７８】また、従来は、強誘電体膜側に印加される
電圧を高めるために強誘電体膜材料の残留分極値や比誘
電率値等の物性値の面からの検討がなされ、その結果、
強誘電体膜材料に対する制約が大きかったが、この実施
の形態によれば、そのような問題がなくなる。さらに、
ゲート酸化膜１６に印加される電圧の割合が小さくなる
ので、ゲート酸化膜１６の絶縁破壊といった問題もな
い。
電圧を高めるために強誘電体膜材料の残留分極値や比誘
電率値等の物性値の面からの検討がなされ、その結果、
強誘電体膜材料に対する制約が大きかったが、この実施
の形態によれば、そのような問題がなくなる。さらに、
ゲート酸化膜１６に印加される電圧の割合が小さくなる
ので、ゲート酸化膜１６の絶縁破壊といった問題もな
い。
【００７９】また、この第２の実施の形態では、第２フ
ローティングゲート電極５０を設けてこの面積の設定に
よりコントロールゲート電極３６および第１フローティ
ングゲート電極４０間の静電容量を設定したが、第２フ
ローティングゲート電極５０が無い場合であってもよ
く、この場合には、コンタクトホール３２の孔径すなわ
ち強誘電体膜３４と導電体プラグ４４の接合面積を設定
することにより静電容量を設定することができる。
ローティングゲート電極５０を設けてこの面積の設定に
よりコントロールゲート電極３６および第１フローティ
ングゲート電極４０間の静電容量を設定したが、第２フ
ローティングゲート電極５０が無い場合であってもよ
く、この場合には、コンタクトホール３２の孔径すなわ
ち強誘電体膜３４と導電体プラグ４４の接合面積を設定
することにより静電容量を設定することができる。
【００８０】また、この実施の形態の構成では、コンタ
クトホール３２が形成されるパッド２３の部分を素子分
離領域１４の上側の領域に設けたが、このように構成す
れば、コンタクトホールの口径（孔径）が大きくてなっ
てもゲート長が変化する心配がない。
クトホール３２が形成されるパッド２３の部分を素子分
離領域１４の上側の領域に設けたが、このように構成す
れば、コンタクトホールの口径（孔径）が大きくてなっ
てもゲート長が変化する心配がない。
【００８１】
【発明の効果】この発明の強誘電体メモリトランジスタ
によれば、コントロールゲート電極とフローティングゲ
ート電極（または、第１フローティングゲート電極）間
の一部に絶縁膜を介在して強誘電体膜を設けることによ
り、これら両ゲート電極間の静電容量を絶縁膜のサイズ
によって、絶縁膜を介在させないときと比べて小さく設
定することができる。従って、コントロールゲート電極
および半導体基板間に印加する電圧を一定とするとき、
強誘電体膜に印加される電圧を両ゲート電極間に絶縁膜
を介在しないときと比べて大きくすることができる。よ
って、強誘電体メモリトランジスタのデータの有無に対
するしきい値電圧の変化量を大きくすることができるか
ら誤動作が起きない。また、強誘電体膜に印加される電
圧を大きくするために、コントロールゲート電極および
半導体基板間に印加する電圧を大きくする必要がないの
で、ゲート酸化膜の絶縁破壊の心配もなくなる。
によれば、コントロールゲート電極とフローティングゲ
ート電極（または、第１フローティングゲート電極）間
の一部に絶縁膜を介在して強誘電体膜を設けることによ
り、これら両ゲート電極間の静電容量を絶縁膜のサイズ
によって、絶縁膜を介在させないときと比べて小さく設
定することができる。従って、コントロールゲート電極
および半導体基板間に印加する電圧を一定とするとき、
強誘電体膜に印加される電圧を両ゲート電極間に絶縁膜
を介在しないときと比べて大きくすることができる。よ
って、強誘電体メモリトランジスタのデータの有無に対
するしきい値電圧の変化量を大きくすることができるか
ら誤動作が起きない。また、強誘電体膜に印加される電
圧を大きくするために、コントロールゲート電極および
半導体基板間に印加する電圧を大きくする必要がないの
で、ゲート酸化膜の絶縁破壊の心配もなくなる。
【００８２】また、この発明の強誘電体メモリトランジ
スタの製造方法によれば、はじめにフローティングゲー
ト電極（または第１フローティングゲート電極）を形成
した後に、この上側に絶縁膜を堆積し、さらにこの絶縁
膜の上側に強誘電体膜およびコントロールゲート電極を
形成するので、これら強誘電体膜およびコントロールゲ
ート電極の形成の際に用いられるエッチングによって、
ゲート酸化膜に影響が及ぼされることはなく、強誘電体
メモリトランジスタの特性の劣化を誘発することがな
い。
スタの製造方法によれば、はじめにフローティングゲー
ト電極（または第１フローティングゲート電極）を形成
した後に、この上側に絶縁膜を堆積し、さらにこの絶縁
膜の上側に強誘電体膜およびコントロールゲート電極を
形成するので、これら強誘電体膜およびコントロールゲ
ート電極の形成の際に用いられるエッチングによって、
ゲート酸化膜に影響が及ぼされることはなく、強誘電体
メモリトランジスタの特性の劣化を誘発することがな
い。
【図１】第１の構成例の構造を示す図である。
【図２】第１の構成例の製造工程を示す図である。
【図３】図２に続く、第１の構成例の製造工程を示す図
である。
である。
【図４】図３に続く、第１の構成例の製造工程を示す図
である。
である。
【図５】図４に続く、第１の構成例の製造工程を示す図
である。
である。
【図６】図５に続く、第１の構成例の製造工程を示す図
である。
である。
【図７】第２の構成例の構造を示す図である。
【図８】第２の構成例の製造工程を示す図である。
【図９】図８に続く、第２の構成例の製造工程を示す図
である。
である。
【図１０】図９に続く、第２の構成例の製造工程を示す
図である。
図である。
【図１１】図１０に続く、第２の構成例の製造工程を示
す図である。
す図である。
【図１２】図１１に続く、第２の構成例の製造工程を示
す図である。
す図である。
【図１３】第１の構成例の動作の説明に供する図であ
る。
る。
【図１４】第２の構成例の動作の説明に供する図であ
る。
る。
【図１５】従来のＭＦＭＩＳ−ＦＥＴの構造を示す図で
ある。
ある。
【図１６】ＭＦＭＩＳ−ＦＥＴの動作の説明に供する図
である。
である。
【図１７】ＭＦＭＩＳ−ＦＥＴの等価回路を示す図であ
る。
る。
１０：ｎ−Ｓｉ基板 １２：ｐウエル １４：素子分離領域 １６、５６：ゲート酸化膜 １８：ｐｏｌｙ−Ｓｉ膜 ２０：Ｒｕ膜 ２２：ＲｕＯ2 膜 ２３：パッド ２４、５８：フローティングゲート電極 ２６：レジスト ２８、５４：Ｓ／Ｄ領域 ３０：絶縁膜 ３２：コンタクトホール ３４、６０：強誘電体膜 ３６、６２：コントロールゲート電極 ３８：ＷＳｉx 膜 ４０：第１フローティングゲート電極 ４２：ｐ−ｐｏｌｙ−Ｓｉ膜 ４４：導電体プラグ ４６：Ｉｒ膜 ４８：ＩｒＯ2 膜 ５０：第２フローティングゲート電極 ５２：ｐ−Ｓｉ基板 ６４：ＭＦＭキャパシタ ６６：ＭＩＳキャパシタ ６８：アクティブ領域 ７０：予備領域 ７２：予備強誘電体膜
Claims (9)
- 【請求項１】 半導体基板のアクティブ領域とフローテ
ィングゲート電極との間にゲート酸化膜を有し、かつ、
該フローティングゲート電極とコントロールゲート電極
との間に強誘電体膜を有してなるＭＦＭＩＳ型の強誘電
体メモリトランジスタにおいて、 前記コントロールゲート電極およびフローティングゲー
ト電極間の一部分に絶縁膜を介在させて、前記コントロ
ールゲート電極と前記フローティングゲート電極の面積
を一定とし、かつ、前記絶縁膜の側方に介在する前記強
誘電体膜部分を除けば前記強誘電体膜の膜厚は一定であ
るとしたとき、該両ゲート電極間の静電容量を該両ゲー
ト電極間に前記強誘電体膜のみを設けたときの静電容量
よりも小さく設定してあることを特徴とする強誘電体メ
モリトランジスタ。 - 【請求項２】 半導体基板のアクティブ領域とフローテ
ィングゲート電極との間にゲート酸化膜を有し、かつ、
該フローティングゲート電極とコントロールゲート電極
との間に強誘電体膜を有してなるＭＦＭＩＳ型の強誘電
体メモリトランジスタにおいて、 コンタクトホールを有した絶縁膜が該コンタクトホール
内に前記強誘電体膜が連続して埋め込まれてなるように
前記強誘電体膜と前記フローティングゲートとの間に介
在されており、前記コントロールゲート電極と前記フロ
ーティングゲート電極の面積を一定とし、かつ、前記絶
縁膜の側方に介在する前記強誘電体膜部分を除けば前記
強誘電体膜の膜厚は一定であるとしたとき、該両ゲート
電極間の静電容量を該両ゲート電極間に前記強誘電体膜
のみを設けたときの静電容量よりも小さくなるように前
記コンタクトホールにより前記強誘電体膜および前記フ
ローティングゲート電極間の接合面積を設定してあるこ
とを特徴とする強誘電体メモリトランジスタ。 - 【請求項３】 請求項２に記載の強誘電体メモリトラン
ジスタにおいて、 前記コンタクトホールは前記アクティブ領域を取り囲む
素子分離領域の上側の領域に設けられることを特徴とす
る強誘電体メモリトランジスタ。 - 【請求項４】 半導体基板のアクティブ領域とフローテ
ィングゲート電極との間にゲート酸化膜を有し、かつ、
該フローティングゲート電極とコントロールゲート電極
との間に強誘電体膜を有してなるＭＦＭＩＳ型の強誘電
体メモリトランジスタにおいて、 コンタクトホールを有しており該コンタクトホール内に
導電体プラグが埋め込まれてなる絶縁膜が前記強誘電体
膜と前記フローティングゲート電極との間に介在されて
おり、前記コントロールゲート電極と前記フローティン
グゲート電極の面積を一定とし、かつ、前記絶縁膜の側
方に介在する前記強誘電体膜部分を除けば前記強誘電体
膜の膜厚は一定であるとしたとき、該両ゲート電極間の
静電容量を該両ゲート電極間に前記強誘電体膜のみを設
けたときの静電容量よりも小さくなるように前記コンタ
クトホールにより前記強誘電体膜および前記フローティ
ングゲート電極間の接合面積を設定してあることを特徴
とする強誘電体メモリトランジスタ。 - 【請求項５】 請求項４に記載の強誘電体メモリトラン
ジスタにおいて、 前記コンタクトホールは前記アクティブ領域を取り囲む
素子分離領域の上側の領域に設けられることを特徴とす
る強誘電体メモリトランジスタ。 - 【請求項６】 半導体基板のアクティブ領域と第１フロ
ーティングゲート電極との間にゲート酸化膜を有し、か
つ、該第１フローティングゲート電極とコントロールゲ
ート電極との間に強誘電体膜を有してなるＭＦＭＩＳ型
の強誘電体メモリトランジスタにおいて、 コンタクトホールを有しており該コンタクトホール内に
導電体プラグが埋め込まれてなる絶縁膜および該絶縁膜
の該コンタクトホール部分の上側に接して設けられた第
２フローティングゲート電極が前記強誘電体膜と前記第
１フローティングゲート電極との間に介在されており、
前記コントロールゲート電極と前記第１フローティング
ゲート電極の面積を一定とし、かつ、前記絶縁膜の側方
に介在する前記強誘電体膜部分を除けば前記強誘電体膜
の膜厚は一定であるとしたとき、該両ゲート電極間の静
電容量を該両ゲート電極間に前記強誘電体膜のみを設け
たときの静電容量よりも小さくなるように前記第２フロ
ーティングゲートにより前記強誘電体膜および前記第２
フローティングゲート電極間の接合面積を設定してある
ことを特徴とする強誘電体メモリトランジスタ。 - 【請求項７】 請求項６に記載の強誘電体メモリトラン
ジスタにおいて、 前記コンタクトホールは前記アクティブ領域を取り囲む
素子分離領域の上側の領域に設けられることを特徴とす
る強誘電体メモリトランジスタ。 - 【請求項８】 半導体基板のアクティブ領域とフローテ
ィングゲート電極との間にゲート酸化膜を有し、かつ、
該フローティングゲート電極とコントロールゲート電極
との間に強誘電体膜を有してなるＭＦＭＩＳ型の強誘電
体メモリトランジスタを形成するに当たり、 ゲート酸化膜の上側にフローティングゲート電極を形成
する工程と、 該フローティングゲート電極の上側に絶縁膜を堆積する
工程と、 該絶縁膜にコンタクトホールを形成する工程と、 該絶縁膜の上側および該コンタクトホール内に予備強誘
電体膜を形成する工程と、 該予備強誘電体膜の上側に予備コントロールゲート電極
を堆積する工程と、および、 該予備コントロールゲート電極と該予備強誘電体膜とを
エッチングによって成形してそれぞれコントロールゲー
ト電極および強誘電体膜を形成する工程とを含むことを
特徴とする強誘電体メモリトランジスタの製造方法。 - 【請求項９】 半導体基板のアクティブ領域と第１フロ
ーティングゲート電極との間にゲート酸化膜を有し、か
つ、該第１フローティングゲート電極とコントロールゲ
ート電極との間に強誘電体膜を有してなるＭＦＭＩＳ型
の強誘電体メモリトランジスタを形成するに当たり、 ゲート酸化膜の上側に第１フローティングゲート電極を
形成する工程と、 該第１フローティングゲート電極の上側に絶縁膜を堆積
する工程と、 該絶縁膜にコンタクトホールを形成する工程と、 該絶縁膜の上側に導電性材料を堆積して前記コンタクト
ホール内に該導電性材料を埋め込み導電体プラグを形成
する工程と、 該導電性材料のエッチバックを行い前記絶縁膜の上側の
前記導電性材料を除去する工程と、 前記導電体プラグを含む前記絶縁膜の上面の領域に第２
フローティングゲート電極を形成する工程と、 該第２フローティングゲート電極および前記絶縁膜の上
側に予備強誘電体膜を形成する工程と、 該予備強誘電体膜の上側に予備コントロールゲート電極
を堆積する工程と、および、 該予備コントロールゲート電極と該予備強誘電体膜とを
エッチングによって成形してそれぞれコントロールゲー
ト電極および強誘電体膜を形成する工程とを含むことを
特徴とする強誘電体メモリトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8059720A JPH09252099A (ja) | 1996-03-15 | 1996-03-15 | 強誘電体メモリトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8059720A JPH09252099A (ja) | 1996-03-15 | 1996-03-15 | 強誘電体メモリトランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252099A true JPH09252099A (ja) | 1997-09-22 |
Family
ID=13121330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8059720A Pending JPH09252099A (ja) | 1996-03-15 | 1996-03-15 | 強誘電体メモリトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252099A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267514A (ja) * | 2000-03-16 | 2001-09-28 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子 |
-
1996
- 1996-03-15 JP JP8059720A patent/JPH09252099A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267514A (ja) * | 2000-03-16 | 2001-09-28 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031007 |