JP3199388B2 - 集積回路の製造方法 - Google Patents

集積回路の製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明、半導体集積回路に、もっ
と詳細には半導体材料の基板上に各々が誘電体材料によ
り分離された電極の対を有する二つの異なる種類の電子
素子を形成する方法に関するものである。
【０００２】
【従来の技術】一般に、記憶装置と、処理装置、及び入
力及び出力インターフェイス回路を具える複雑な回路シ
ステムを形成するマイクロプロセッサ又はマイクロコン
トローラと呼ばれる集積回路は既知である。
【０００３】メモリ装置は、多結晶珪素の二つのレベル
を有する、ランダムアクセスメモリ（ＲＡＭ）素子のマ
トリックスと、不揮発性固定プログラムメモリ（Ｒ０
Ｍ）素子のマトリックス、及び不揮発性の電気的にプロ
グラム可能なメモリ（ＥＰＲＯＭとＥＥＰＲＯＭとの両
方又はいずれか一方）素子を具えている。処理装置と、
詳細には、インターフェイス回路はそれらの動作のため
に多数のコンデンサを必要とする。
【０００４】ＥＰＲＯＭとＥＥＰＲＯＭメモリ素子及び
コンデンサは、それらが両方とも誘電体により分離され
た二つの電極を有するので、幾つかの点で似ている構造
を有しており、その結果としてこれらの二つの種類の素
子の製造の段階の幾つかが原理的には共通であり得る。
【０００５】しかしながら、メモリ素子とコンデンサと
の機能的特徴は、周知のように、非常に異なり、且つ両
者に対して同じ製造段階が使用されている場合には、妥
協した解決策を使用しなければならず、その解決策は正
しい動作に対して最も有利な構造とメモリ素子あるいは
コンデンサに対する最大集積密度とを得ることを可能に
はしない。
【０００６】この種類の集積回路の製造に対する通常の
技術は、メモリ素子の“浮動”ゲート電極とコンデンサ
の第１電極との形成のための多結晶珪素の第１層の堆積
と、メモリ素子のいわゆる“インターポリ”誘電体とコ
ンデンサの誘電体とを形成するような高温における成長
による二酸化珪素の層の形成、及びそれから素子の制御
電極とコンデンサの第２電極とを形成するための多結晶
珪素の第２層の堆積を具えている。
【０００７】メモリ素子とコンデンサとが同じ方法の工
程により得られるので、この技術は経済の観点からは非
常に有利であるけれども、この方法が高品質素子を提供
するように改善される場合には、多くの場合にはそれは
好都合ではなく、もっとも適当な特定容量あるいは最良
のコンデンサ用の誘電体を選択することは、誘電体の厚
さと物理的特性とが必要な素子構造により決定されるの
だから不可能である。さらにその上、メモリ素子の正し
い動作のために高品質の“インターポリ”誘電体を得る
ために、第１多結晶珪素層のドーピングのレベルを低く
（200 Ω／cm２より大きい抵抗率）保つことが必要であ
り、十分に低い電圧係数（この電圧係数とはコンデンサ
の電極へ印加される電圧の関数としての容量の％変動の
ことである）を有するコンデンサを得ることは不可能で
ある。この方法で得ることのできる値は300ppm／ボルト
より小さくはなく、一方高品質コンデンサに対して必要
な値は20ppm／ボルトよりも小さい。
【０００８】従来技術の欠点を部分的に取り除く一つの
方法は、単にコンデンサ領域内の多結晶珪素のドーピン
グを、その上への適当なマスキングと注入により増加す
ることである。この方法では、コンデンサは相当低い電
圧係数を有するようにはなるが、それでもやはり、メモ
リ素子に対して必要な誘電体の厚さと物理的特性とによ
り課せられる拘束を受ける。さらにその上、成長による
二酸化珪素の形成の結果として、制御するのが困難な方
法パラメータ、即ち第１多結晶珪素層のドーピングによ
り左右され得るので、コンデンサの寸法決めがむしろ臨
界となってしまう。周知のように酸化物の成長の速度は
下側の珪素のドーピングに依存している。
【０００９】別の既知の方法によると、従来技術の欠点
なしにコンデンサと多結晶珪素の二つのレベルを有する
メモリ素子との一体化に対して、多結晶珪素の第３レベ
ルが用いられている。
【００１０】この方法では、素子とコンデンサとの電極
を別々に構成することが可能であるが、完成されたその
素子の品質の観点からしばしば臨界的である製造工程の
付加を伴う。特に、実質的な除去と低下とが存在し、且
つその集積回路の最終表面の平面性に有害な影響がある
メモリ素子の領域からの第３多結晶珪素層の部分の完全
な除去についての問題があり、特に多結晶珪素の三つの
層が互いに接触して重ねられているこれらの領域では、
その問題が周知のようにその集積回路の素子間の金属接
続の良好な品質と信頼性とを危うくする。
【００１１】
【発明が解決しようとする課題】本発明の一般的な目的
は、比較的単純な方法を用いて、冒頭部分に記載した種
類の集積回路を得ることであり、その集積回路では、異
なる種類の電子素子が個別に最適化され得る電気的特性
を有している。
【００１２】本発明のもっと詳細な目的は、多結晶珪素
の二つのレベルを有するＥＰＲＯＭとＥＥＰＲＯＭとの
メモリ素子の両方又はいずれか一方とコンデンサとを具
えている集積回路の製造方法を提供することであり、そ
の方法はメモリ素子を製造する普通の方法から多くは異
なっておらず、且つ素子とコンデンサとの両方の構造の
物理的特性と寸法との選択の最大自由度を許容する。
【００１３】
【課題を解決するための手段】これらの目的はこの明細
書に添付された特許請求の範囲内に記載され特徴付けら
れたような本発明の方法により達成される。
【００１４】
【実施例】本発明の原理を具体化し、添付の図面を参照
して制限されない例により与えられる以下の特定の方法
の詳細な記載において、本発明を更に詳細に説明する。
【００１５】本発明の実施例による方法は、相補形金属
酸化膜半導体トランジスタ（CMOS）を有する集積回路の
製造に対する普通の種類の動作を最初に具えている。そ
の方法は、導電形が第１の種類の半導体材料、例えばｐ
ドープされた単結晶珪素の基板１内への、適当なマスキ
ングと、ドーピング、及び拡散処理による、逆導電形
の、すなわちｎドープされた窪み２の形成を含んでい
る。これらのポケット部はｐチャネルトランジスタを含
むように設計されている。
【００１６】不活性材料の層、典型的には窒化珪素の層
がそれから堆積され、能動範囲、すなわちトランジスタ
とメモリ素子とを含むように設計された範囲を形成する
ためにマスクされ且つ成形される。
【００１７】二つの連続したマスキング工程によって、
分離あるいは“チャネルストッパ”領域の形成のため
に、この能動範囲の縁部において予定された領域の濃度
を増加するように、ｎ形とｐ形のドーピングイオンがそ
れから注入される。
【００１８】それから、いわゆるフィールド酸化物、す
なわち図面では４で示した二酸化珪素の比較的厚い部分
を窒化珪素により覆われていない領域内のみに成長させ
るために、高温度（900 〜1000℃）処理が実行され、基
板ｐ内にｐ＋で示したｐ形分離領域３′と、ポケット部
ｎ（その一つのみが図中に示してある）内にｎ＋で示し
たｎ形領域３″とを得るように、この構造内に含まれて
いるすべてのドーピングの種類が拡散される。
【００１９】窒化物層の除去の後に、図中に５で示した
ＥＰＲＯＭメモリ素子を含むように設計された能動領域
内で、ｐ形ドーピングエージェントの濃度が増加するよ
うに適当なマスキング処理と注入処理とが実行される。
それから、トランジスタのゲート誘電体とメモリ素子と
の次の形成のために、その能動領域上へ二酸化珪素の薄
い層（例えば150 〜500 Å）を成長させるように酸化が
実行される。多結晶珪素層７がそれから堆積されてドー
プされ、メモリ素子が形成されなければならない領域を
分離するために、マスキング処理とエッチング処理とが
この層内に平行溝を開設するために実行される。
【００２０】この時点で、例えば二酸化珪素の絶縁層８
が高温度における酸化により形成され、多結晶珪素の薄
い層９（例えば500 Å）がその上に堆積される。
【００２１】メモリ素子のために予定された領域を除い
て、そのウエファーの全表面から多結晶珪素層９と下側
の絶縁層８とを除去するように、それから連続するマス
キング処理と化学的エッチング処理とが実行される。
【００２２】本発明の有利な実施例によると、そのとき
ウエファーは、多結晶珪素の第１層７のドーピングを増
加させ、その層の電気的導電性を増加させ、且つそれ故
にその層をコンデンサの電極の一方を形成するに適する
ようにするように、ｎ形の不純物によるイオン注入を受
ける。
【００２３】絶縁層10、例えば約700 ℃におけるテトラ
エチルオルトシリケイト（TEOS）の酸化による気相堆積
により得られる二酸化珪素の層がそれから形成され、フ
ィールド酸化物上の予定された範囲を除くそのウエファ
のすべてから、マスキング処理と化学的エッチング処理
とにより除去される。多結晶珪素の薄い層９が、特にコ
ンデンサの形成のための方法工程の間、メモリ素子領域
を遮蔽するように設計されていることがわかる。
【００２４】この方法は、第２図に示した構造が達成さ
れるまで、多結晶珪素の層11の堆積とマスキング処理と
化学的エッチング処理とを続ける。図示のように、二酸
化珪素の層６（ゲート誘電体）と、第１多結晶珪素層７
（浮動ゲート電極）と、絶縁層８（“インターポリ”誘
電体）、及び図では点線により分離されているが同じ材
料からそれらが形成されているので実際には互いに区別
され得ない多結晶珪素の層９と11（ゲート電極）の重複
された部分が、メモリ素子のために計画された能動範囲
内に存在する。ｎチャネルとｐチャネルとのトランジス
タ用に予定された能動範囲には、二酸化珪素層６（ゲー
ト誘電体）と、第１多結晶珪素層７、及び最後の多結晶
珪素層11の重複部分があり、それらの後者の二つは点線
で分離して示してあるが、実際には互いに区別され得な
くて、トランジスタのゲート電極を一緒に形成してい
る。フィールド酸化物の予定された範囲内（そのうちの
一つだけが図示されている）には、第１多結晶珪素層７
（コンデンサの第１電極）、二酸化珪素層10（コンデン
サ誘電体）、及び多結晶珪素の最終層11（コンデンサの
第２電極）の重複した部分がある。この種類のコンデン
サ構造は、例えばSGS-Thomson Microelectronics S.p.
A. の名で1987年12月23日に出願された、イタリア特許
出願23200 A/87に開示されている。
【００２５】これが、それによって能動範囲及び、より
詳細には、第３図に12により示したメモリ素子とｎチャ
ネルトランジスタ用に予定された範囲内のｎ形領域と、
第３図に13で示したポケット部２、すなわちｐチャネル
トランジスタ用に予定された範囲内のｐ形領域内に拡散
されたソース及びドレイン領域が得られる高温度処理に
より引き継がれる、逆の形の不純物のイオンの注入のた
めの二つの引き続くマスキング処理を具えている次の普
通の方法工程により引き継がれる。
【００２６】それから、絶縁層が形成され、この層を通
る接点用に窓が開けられ、金属層が堆積され且つこの回
路の種々の素子の間の接続を得るためにマスキング処理
により成形される。第３図に示した構造はかくして得ら
れ、図中には絶縁層の残りの部分14と接続用の金属層の
残りの部分15とを見ることができる。
【００２７】最後に、全組立品が絶縁する保護層（図示
せず）に覆われて、それにマスキングと化学的エッチン
グとによってこの集積回路へ外部適に接続する接続線用
の窓が形成される。
【００２８】コンデンサの電極はメモリ素子のゲート電
極の形成のための必要と同時に、同じ処理を用いて形成
されることが上記からわかる。しかしながら、下側の電
極を形成する多結晶珪素のドーピングはメモリ素子の浮
動ゲートを形成する多結晶珪素のドーピングとは無関係
に決定できるので、コンデンサは最良特性により設計で
きて、コンデンサの誘電体層は、それがメモリ素子の
“インターポリ”誘電体とは無関係に形成されるから、
メモリ素子の“インターポリ”誘電体の厚さと物理的特
性とは異なる厚さと物理的特性を有し得る。
【００２９】効果的には、先に形成されたドーピング外
形には何ら有害な影響がないのと言う結果により、この
誘電体は低温度での堆積により形成してもよい。
【００３０】その結果この方法は、非常に小さい寸法を
有し且つ相当な精密度を有するコンデンサを設計し且つ
形成することを可能にする。
【００３１】さらにその上、この方法はコンデンサの電
極の形成のために多結晶珪素の第３の厚い層を必要とし
ないので、最終表面の平面性は実際には多結晶珪素の二
つのレベルを用いている普通の方法により得られる最終
表面の平面性と同等である。
【００３２】本発明の単一の実施例が説明され図解され
たけれども、多くの変形が本発明の範囲を逸脱すること
なく可能であることは明らかである。例えば、“インタ
ーポリ”誘電体を形成する絶縁層は、下側の多結晶珪素
７の高温度酸化により得られた二酸化珪素と、堆積され
た窒化珪素、及び下側の窒化物の酸化により得られる二
酸化珪素の重複した層により形成されてもよい。同様
に、コンデンサの誘電体10は二酸化珪素の単一の層によ
るよりもむしろ異なる材料の重複する層により形成され
得る。さらにその上、本発明はCMOS技術の方法でも、NM
OS又はPMOS技術の方法でも両方に有効に用いることがで
き、一般に異なる誘電体により分離された二つの電極を
具えている電子素子を得ることが望まれるすべての場合
に有効に用いることができる。
【図面の簡単な説明】
【図１】図１は本発明の方法の第１工程での珪素ウエフ
ァーの部分的断面図。
【図２】図２は本発明の方法の第２工程での珪素ウエフ
ァーの部分的断面図。
【図３】図３は本発明の方法の第３工程での珪素ウエフ
ァーの部分的断面図。
【符号の説明】
１ 基板 ２ ポケット部 ３′ｐ形分離領域 ３″ｎ形領域 ４ 二酸化珪素の比較的厚い部分 ５ ＥＰＲＯＭメモリ素子 ６ 二酸化珪素の層 ７ 多結晶珪素の第１層 ８ 第１絶縁層 ９ 多結晶珪素の第２層 10 第２絶縁層 11 多結晶珪素の第３層 12 ｎ形領域 13 ｐ形領域 14 絶縁層の残りの部分 15 金属層の残りの部分
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (72)発明者 アルフォンソ マウレリー イタリア国 ミラノ スルビアーテ ヴ ィア モロ６ (56)参考文献 特開 平１−293569（ＪＰ，Ａ) 特開 昭47−17965（ＪＰ，Ａ) 特開 平１−238024（ＪＰ，Ａ) 特開 昭56−116670（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 21/76 H01L 21/822 H01L 27/04 H01L 27/115 H01L 29/788 H01L 29/792

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体材料の基板上に各々が誘電体材料
    により分離された電極の対を有する二つの異なる種類の
    電子素子を具える集積回路の製造方法において、次の − 第１多結晶珪素層（７）の形成とドーピングと、 − マスキング及び除去による誘電体材料（４，６）に
    より予め覆われた基板の区域上の第１多結晶珪素層
    （７）の予定された区域の限定と、 − 第１多結晶珪素層（７）上への少なくとも一つの誘
    電体材料により形成された第１絶縁層（８）の形成と、 − 第１絶縁層（８）上への第２多結晶珪素層（９）の
    形成と、 − 第２多結晶珪素層（９）の少なくとも一つの予定さ
    れた区域のマスキングと、この予定された区域以外のこ
    の第２多結晶珪素層（９）の部分の除去、及び第１絶縁
    層（８）の下側部分の除去と、 − 第１多結晶珪素層（７）上への少なくとも一つの誘
    電体材料により形成された第２絶縁層（10）の形成と、 − 第２絶縁層（10）の少なくとも一つの予定された区
    域のマスキングと、この後者の予定された区域以外のこ
    の第２絶縁層（10）の部分の除去と、 − 少なくとも第２多結晶珪素層（９）と第２絶縁層
    （10）との前述の予定された区域上への第３多結晶珪素
    層（11）の形成と、 − 前述の予定された区域上に少なくとも部分的に置か
    れている第３多結晶珪素層（11）の予定された領域のマ
    スキングと、これらの予定された領域以外のこの第３多
    結晶珪素層（11）の部分の除去と、 の処理を特徴とする集積回路の製造方法。
  2. 【請求項２】 第１多結晶珪素層（７）が、その導電性
    を増加するためにその上へ第２絶縁層（10）を形成する
    前にドーピング処理を受けることを特徴とする請求項１
    記載の集積回路の製造方法。
  3. 【請求項３】 珪素基板上に、ＥＰＲＯＭとＥＥＰＲＯ
    Ｍとのメモリ素子の両方又はいずれか一方及びコンデン
    サを具えている集積回路を製造する方法において、次の − 珪素基板（１）上への高温での成長による、メモリ
    素子を含むように設計された能動領域を限定する二酸化
    珪素の比較的厚い部分（４）の形成と、 − 能動領域上への、成長による、二酸化珪素の比較的
    薄い層（６）の形成と、 − 二酸化珪素の比較的厚い部分（４）上と、二酸化珪
    素の比較的薄い層（６）上とへの第１多結晶珪素層
    （７）の形成とドーピングと、 − マスキングと除去とによる、第１多結晶珪素層の予
    定された区域の限定と、 − 第１多結晶珪素層（７）上への、少なくとも一つの
    誘電体材料により形成される、第１絶縁層（８）の形成
    と、 − 第１絶縁層（８）上への第２多結晶珪素層（９）の
    形成と、 − 能動領域上に置かれている第２多結晶珪素層（９）
    の少なくとも一つの予定された区域のマスキングと、こ
    の予定された区域以外のこの第２多結晶珪素層（９）の
    部分の除去、及び第１絶縁層（８）の下側部分の除去
    と、 − 第１多結晶珪素層（７）の露出された部分のドーピ
    ングと、 − 第１多結晶珪素層（７）上への、少なくとも一つの
    誘電体材料により形成される、第２絶縁層（10）の形成
    と、 − 二酸化珪素の比較的厚い部分（４）の少なくとも一
    つの上に置かれている第２絶縁層（10）の少なくとも一
    つの予定された区域のマスキングと、コンデンサの誘電
    体を限定するためにこの後者の予定された区域以外のこ
    の第２絶縁層（10）の部分の除去と、 − 第２多結晶珪素層（９）と第２絶縁層（10）との少
    なくとも前述の予定された区域上への第３多結晶珪素層
    （11）の形成と、 − 前述の予定された区域上に少なくとも部分的に置か
    れている第３多結晶珪素層（11）の予定された区域のマ
    スキングと、これらの予定された区域以外のこの第３多
    結晶珪素層（11）の部分の除去と、 − ゲート電極とメモリ素子の誘電体との製造及びコン
    デンサ電極の構造を得るように、前述の予定された区域
    以外の、第２多結晶珪素層（９）と、第１絶縁層（８）
    と、第１多結晶珪素層（７）、及び二酸化珪素の比較的
    薄い層（６）の部分の除去と、 の処理を特徴とする集積回路の製造方法。
  4. 【請求項４】 第１絶縁層（８）が次の − 基礎になる最初の多結晶珪素層（７）の酸化と、 − 窒化珪素の層の堆積と、 − 二酸化珪素の層の形成と、 の処理により形成されることを特徴とする前記請求項１
    〜３の何れか１項記載の集積回路の製造方法。
  5. 【請求項５】 第２絶縁層（10）が650 〜750 ℃の間の
    温度におけるテトラエチルオルトシリケイトの酸化によ
    り形成されることを特徴とする前記請求項１〜４の何れ
    か１項記載の集積回路の製造方法。
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