JPH04119666A - 集積回路の製造方法 - Google Patents

集積回路の製造方法

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JPH04119666A JP2409654A JP40965490A JPH04119666A JP H04119666 A JPH04119666 A JP H04119666A JP 2409654 A JP2409654 A JP 2409654A JP 40965490 A JP40965490 A JP 40965490A JP H04119666 A JPH04119666 A JP H04119666A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
［０００１］
【産業上の利用分野】
本発明は、半導体集積回路に、もつと詳細には半導体材
料の基板上に各々が誘電体材料により分離された電極の
対を有する二つの異なる種類の電子要素を形成する方法
に関するものである。 ［０００２］
【従来の技術】
記憶装置と、処理装置、及び入力及び出力インターフェ
イス回路を一般に具える複雑な回路システムを形成する
マイクロプロセッサ又はマイクロコントローラと呼ばれ
る集積回路は既知である。 ［０００３］ メモリ装置は、多結晶珪素の二つのレベルを有する、ラ
ンダムアクセスメモリ（ＲＡＭ）素子のマトリックスと
、不揮発性固定プログラムメモリ（ＲＯＭ）素子のマト
リックス、及び不揮発性の電気的にプログラム可能なメ
モリ（ＥＰＲＯＭとＥＥＰＲＯＭとの両方又はいずれか
一方）素子を具えている。処理装置と、詳細には、イン
ターフェイス回路はそれらの動作のために多数のコンデ
ンサを必要とする。 ［０００４］ ＥＰＲＯＭとＥＥＰＲＯＭメモリ素子及びコンデンサは
、それらが両方とも誘電体により分離された二つの電極
を有するので、幾つかの点で似ている構造を有しており
、その結果としてこれらの二つの種類の要素の製造の段
階の幾つかが原理的には共通であり得る。 ［０００５］ しかしながら、メモリ素子とコンデンサとの機能的特徴
は、周知のように、非常に異なり、且つ両者に対して同
じ製造段階が使用されている場合には、妥協した解決策
を使用しなければならず、その解決策は正しい動作に対
して最も有利な構造とメモリ素子あるいはコンデンサに
対する最大集積密度とを得ることを可能にはしない。 ［０００６］ この種類の集積回路の製造に対する通常の技術は、メモ
リ素子の″浮動″ゲート電極とコンデンサの第１電極と
の形成のための多結晶珪素の第１層の堆積と、メモリ素
子のいわゆる゛′インターポリ″誘電体とコンデンサの
誘電体とを形成するような高温における成長による二酸
化珪素の層の形成、及びそれから素子の制御電極とコン
デンサの第２電極とを形成するための多結晶珪素の第２
層の堆積を具えている。 ［０００７］ メモリ素子とコンデンサとが同じ方法の工程により得ら
れるので、この技術は経済の観点からは非常に有利であ
るけれども、この方法が高品質素子を提供するヨウに改
善される場合には、多くの場合にはそれは好都合ではな
く、もっとも適当な特定容量あるいは最良のコンデンサ
用の誘電体を選択することは、誘電体の厚さと物理的特
性とが必要な素子構造により決定されるのだから不可能
である。 さらにその上、メモリ素子の正しい動作のために高品質
の″インターポリ″誘電体を得るために、第１多結晶珪
素層のドーピングのレベルを低く　（２００Ω／ｃｍ２
より大きい抵抗率）保つことが必要であり、十分に低い
電圧係数（この電圧係数とはコンデンサの電極へ印加さ
れる電圧の関数としての容量の％変動のことである）を
有するコンデンサを得ることは不可能である。この方法
で得ることのできる値は３００ｐｐｍ／ボルトより小さ
くはなく、一方高品質コンデンサに対して必要な値は２
０ｐｐｍ／ボルトよりも小さい。 ［０００８］ 従来技術の欠点を部分的に取り除く一つの方法は、単に
コンデンサ領域内の多結晶珪素のドーピングを、その上
への適当なマスキングと注入により増加することである
。この方法では、コンデンサは相当低い電圧係数を有す
るようにはなるが、それでもやはり、メモリ素子に対し
て必要な誘電体の厚さと物理的特性とにより課せられる
拘束を受ける。さらにその上、成長による二酸化珪素の
形成の結果として、制御するのが困難な方法パラメータ
、即ち第１多結晶珪素層のドーピングにより左右され得
るので、コンデンサの寸法決めがむしろ臨界となってし
まう。周知のように酸化物の成長の速度は基礎をなす珪
素のドーピングに依存している。 ［０００９］ 別の既知の方法によると、従来技術の欠点なしにコンデ
ンサと多結晶珪素の二つのレベルを有するメモリ素子と
の一体化に対して、多結晶珪素の第３レベルが用いられ
ている。 ［００１０］ この方法では、素子とコンデンサとの電極を別々に構成
することが可能であるが、完成されたその要素の品質の
観点からしばしば臨界的である製造工程の付加を伴う。 特に、実質的な除去と低下とが存在し、且つその集積回
路の最終表面の平面性に有害な影響があるメモリ素子の
領域からの第３多結晶珪素層の部分の完全な除去につい
ての問題があり、特に多結晶珪素の三つの層が互いに接
触して重ねられているこれらの領域では、その問題が周
知のようにその集積回路の要素間の金属接続の良好な品
質と信頼性とを危うくする。 ［００１１］
【発明が解決しようとする課題】
本発明の一般的な目的は、比較的単純な方法を用いて、
冒頭部分に記載した種類の集積回路を得ることであり、
その集積回路では、異なる種類の電子要素が個別に最適
化され得る電気的特性を有している。 ［００１２］ 本発明のもっと詳細な目的は、多結晶珪素の二つのレベ
ルを有するＥＰＲＯＭとＥＥＰＲＯＭとのメモリ素子の
両方又はいずれか一方とコンデンサとを具えている集積
回路の製造方法を提供することであり、その方法はメモ
リ素子を製造する普通の方法から多くは異なっておらず
、且つ素子とコンデンサとの両方の構造の物理的特性と
寸法との選択の最大自由度を許容する。 ［００１３］
【課題を解決するための手段】
これらの目的はこの明細書に添付された特許請求の範囲
内に記載され特徴付けられたような本発明の方法により
達成される。 ［００１４］
【実施例】
本発明の原理を具体化し、添付の図面を参照して制限さ
れない例により与えられる以下の特定の方法の詳細な記
載において、本発明を更に詳細に説明する。 ［００１５］ 本発明の実施例による方法は、相補形金属酸化膜半導体
トランジスタ（ＣＭＯ３）を有する集積回路の製造に対
する普通の種類の動作を最初に具えている。その方法は
、導電形が第１の種類の半導体材料、例えばｐドープさ
れた単結晶珪素の基板１内への、適当なマスキングと、
ドーピング、及び拡散動作による、逆導電形の、すなわ
ちｎドープされた窪み２の形成を含んでいる。これらの
窪みはｐチャネルトランジスタを含むように設計されて
いる。 ［００１６］ 不活性材料の層、典型的には窒化珪素の層がそれから堆
積され、活性範囲、すなわちトランジスタとメモリ素子
とを含むように設計された範囲を形成するためにマスク
され且つ成形される。 ［００１７］ 二つの連続したマスキング工程によって、分離あるいは
゛′チャネルストッパ″領域の形成のために、この活性
範囲の縁部において予定された領域の濃度を増加するよ
うに、ｎ形とｐ形のドーピングイオンがそれから注入さ
れる。 ［００１８］ それから、いわゆるフィールド酸化物、すなわち図面で
は４で示した二酸化珪素の比較的厚い部分を窒化珪素に
より覆われていない領域内のみに成長させるために、高
温度（９００〜１０００℃）動作が実行され、基板ｐ内
にｐ　で示したｐ形分離領域３′　と、窪みｎ（その一
つのみが図中に示しである）内にｎ　でボしたｎ影領域
３″とを得るように、この構造内に含まれているすべて
のドーピングの種類が拡散される。 ［００１９］ 窒化物層の除去の後に、図中に５で示したＥＰＲＯＭメ
モリ素子を含むように設計された活性領域内で、ｐ形ド
ーピングエージェントの濃度が増加するように適当なマ
スキング動作と注入動作とが実行される。それから、ト
ランジスタのゲート誘電体とメモリ素子との次の形成の
ために、その活性領域上へ二酸化珪素の薄い層（例えば
１５０〜５００　Ａ）を成長させるように酸化が実行さ
れる。多結晶珪素層７がそれから堆積されてドープされ
、メモリ素子が形成されなければならない領域を分離す
るために、マスキング動作とエツチング動作とがこの層
内に平行溝を開設するために実行される。 ［００２０］ この時点で、例えば二酸化珪素の絶縁層８が高温度にお
ける酸化により形成され、多結晶珪素の薄い層９（例え
ば５００　Ａ）がその上に堆積される。 ［００２１］ メモリ素子のために予定された領域を除いて、そのウェ
ファ−の全表面から多結晶珪素層９と基礎となる絶縁層
８とを除去するように、それから連続するマスキング動
作と化学的エツチング動作とが実行される。 ［００２２］ 本発明の有利な実施例によると、そのときウェファ−は
、多結晶珪素の第１層７のドーピングを増加させ、その
層の電気的導電性を増加させ、且つそれ故にその層をコ
ンデンサの電極の一方を形成するに適するようにするよ
うに、ｎ形の不純物によるイオン注入を受ける。 ［００２３］ 絶縁層１０、例えば約７００℃におけるテトラエチルオ
ルトシリケイト（ＴＥ０１）の酸化による気相堆積によ
り得られる二酸化珪素の層がそれから形成され、フィー
ルド酸化物上の予定された範囲を除くそのウェファのす
べてから、マスキング動作と化学的エツチング動作とに
より除去される。多結晶珪素の薄い層９が、特にコンデ
ンサの形成のための方法工程の間、メモリ素子領域を遮
蔽するように設計されていることがわかる。 ［００２４］ この方法は、第２図に示した構造が達成されるまで、多
結晶珪素の層１１の堆積とマスキング動作と化学的エツ
チング動作とを続ける。図示のように、二酸化珪素の層
６（ゲート誘電体）と、第１多結晶珪素層７（浮動ゲー
ト電極）と、絶縁層８（゛′インターポリ″誘電体）、
及び図では点線により分離されているが同じ材料からそ
れらが形成されているので実際には互いに区別され得な
い多結晶珪素の層９と１１（ゲート電極）の重複された
部分が、メモリ素子のために計画された活性範囲内に存
在する。ｎチャネルとｐチャネルとのトランジスタ用に
予定された活性範囲には、二酸化珪素層６（ゲート誘電
体）と、第１多結晶珪素層７、及び最後の多結晶珪素層
１１の重複部分があり、それらの後音の二つは点線で分
離して示しであるが、実際には互いに区別され得なくて
、トランジスタのゲート電極を一緒に形成している。フ
ィールド酸化物の予定された範囲内（そのうちの一つだ
けが図示されている）には、第１多結晶珪素層７（コン
デンサの第１電極）二酸化珪素層１０（コンデンサ誘電
体）　及び多結晶珪素の最終層１１（コンデンサの第２
電極）の重複した部分がある。この種類のコンデンサ構
造は、例えばＳＧＳ−Ｔｈｏｍｓｏｎ　Ｍｉｃｒｏｅｌ
ｅｃｔｒｏｎｉｃｓ　Ｓ、　ｐ、　Ａ、の名で１９８７
年１２月２３日に出願された、イタリア特許出願２３２
００　ＡｌＢ２に開示されている。 ［００２５］ これが、それによって活性範囲及び、より詳細には、第
３図に１２により示したメモリ素子とｎチャネルトラン
ジスタ用に予定された範囲内のｎ影領域と、第３図に１
３で示した窪み２、すなわちｐチャネルトランジスタ用
に予定された範囲内のｐ影領域内に拡散されたソース及
びドレイン領域が得られる高温度処理により引き継がれ
る、逆の形の不純物のイオンの注入のための二つの引き
続くマスキング動作を具えている次の普通の方法工程に
より引き継がれる。 ［００２６］ それから、絶縁層が形成され、この層を通る接点用に窓
が開けられ、金属層が堆積され且つこの回路の種々の要
素の間の接続を得るためにマスキング動作により成形さ
れる。第３図に示した構造はかくして得られ、図中には
絶縁層の残りの部分１４と接続用の金属層の残りの部分
１５とを見ることができる。 ［００２７］ 最後に、全組立品が絶縁する保護層（図示せず）に覆わ
れて、それにマスキングと化学的エツチングとによって
この集積回路へ外部的に接続する接続線用に窓が開かれ
る。 ［００２８］ コンデンサの電極はメモリ素子のゲート電極の形成のた
めの必要と同時に、同じ動作を用いて形成されることが
上記かられかる。しかしながら、下側の電極を形成する
多結晶珪素のドーピングはメモリ素子の浮動ゲートを形
成する多結晶珪素のドーピングとは無関係に決定できる
ので、コンデンサは最良特性により設計できて、コンデ
ンサの誘電体層は、それがメモリ素子の″インターポリ
″誘電体とは無関係に形成されるから、メモリ素子の゛
インターポリ″誘電体の厚さと物理的特性とは異なる厚
さと物理的特性を有し得る。 ［００２９］ 効果的には、先に形成されたドーピング外形には何ら有
害な影響がないのと言う結果により、この誘電体は低温
度での堆積により形成してもよい。 ［００３０］ その結果この方法は、非常に小さい寸法を有し且つ相当
な精密度を有するコンデンサを設計し且つ形成すること
を可能にする。 ［００３１］ さらにその上、コンデンサの電極の形成のために多結晶
珪素の第３の薄い層を必要としないので、最終表面の平
面性は実際には多結晶珪素の二つのレベルを用いている
普通の方法により得られる最終表面の平面性と同等であ
る。 ［００３２］ 本発明の単一の実施例が説明され図解されたけれども、
多くの変形が本発明の範囲を逸脱することなく可能であ
ることは明らかである。例えば、　“インターポリ″誘
電体を形成する絶縁層は、基礎となる多結晶珪素層７の
高温度酸化により得られた二酸化珪素と、堆積された窒
化珪素、及び基礎となる窒化物の酸化により得られる二
酸化珪素の重複した層により形成されてもよい。同様に
、コンデンサの誘電体１０は二酸化珪素の単一の層によ
るよりもむしろ異なる材料の重複する層により形成され
得る。さらにその上、本発明は０ＭＯ３技術の方法でも
、ＮＭＯ３又はＰＭＯ３技術の方法でも両方に有効に用
いることができ、一般に異なる誘電体により分離された
二つの電極を具えている電子要素を得ることが望まれる
すべての場合に有効に用いることができる。
【図面の簡単な説明】
【図１】 図１は本発明の方法の第１段階での珪素ウェファ−の部
分的断面図。
【図２】 図２は本発明の方法の第２段階での珪素ウェファ−の部
分的断面図。
【図３】 図３は本発明の方法の第３段階での珪素ウェファ−の部
分的断面図。
【符号の説明】
１　基板 ２　窪み ３’　　ｐ形分離領域 ３″ｎ形領域 ４　二酸化珪素の比較的厚い部分 Ｓ　　ＥＰＲＯＭメモリ素子 ６　二酸化珪素の層 ７　多結晶珪素の第１層 第１絶縁層 多結晶珪素の第２層 第２絶縁層 多結晶珪素の第３層 ｎ影領域 ｐ影領域 絶縁層の残りの部分 金属層の残りの部分
【書類名】
【図１】 図面
【図２１ 【図３】

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】半導体材料の基板上に各々が誘電体材料に
    より分離された電極の対を有する二つの異なる種類の電
    子要素を具える集積回路の製造方法において、次の −第１多結晶珪素層（７）の形成とドーピングと、−マ
    スキング及び除去による誘電体材料（４、６）により予
    め覆われた基板の範囲上の第１多結晶珪素層（７）の予
    定された領域の限定と、−第１多結晶珪素層（７）上へ
    の少なくとも一つの誘電体材料により形成された第１絶
    縁層（８）の形成と、 −第１絶縁層（８）上への第２多結晶珪素層（９）の形
    成と、−第２多結晶珪素層（９）の少なくとも一つの予
    定された範囲のマスキキングと、この予定された範囲以
    外のこの第２多結晶珪素層（９）の部分の除去、及び第
    １絶縁層（８）の基礎をなす部分の除去と、−第１多結
    晶珪素層（７）上への少なくとも一つの誘電体材料によ
    り形成された第２絶縁層（１０）の形成と、 −第２絶縁層（１０）の少なくとも一つの予定された範
    囲のマスキングと、この後者の予定された範囲以外のこ
    の第２絶縁層（１０）の部分の除去と、−少なくとも第
    ２多結晶珪素層（９）と第２絶縁層（１０）との前述の
    予定された範囲上への第３多結晶珪素層（１１）の形成
    と、−前述の予定された範囲上に少なくとも部分的に置
    かれている第３多結晶珪素層（１１）の予定された領域
    のマスキングと、これらの予定された領域以外のこの第
    ３多結晶珪素層（１１）の部分の除去と、の動作を特徴
    とする集積回路の製造方法。
  2. 【請求項２】第１多結晶珪素層（７）が、その導電性を
    増加するためにその上へ第２絶縁層（１０）を形成する
    前にドーピング動作を受けることを特徴とする請求項１
    記載の集積回路の製造方法。
  3. 【請求項３】珪素基板上に、ＥＰＲＯＭとＥＥＰＲＯＭ
    とのメモリ素子の両方又はいずれか一方及びコンデンサ
    を具えている集積回路を製造する方法において、次の −珪素基板（１）上への高温での成長による、メモリ素
    子を含むようにに設計された活性領域を限定する二酸化
    珪素の比較的厚い部分（４）の形成と、−活性領域上へ
    の、成長による、二酸化珪素の比較的薄い層（６）の形
    成と、−二酸化珪素の比較的厚い部分（４）上と、二酸
    化珪素の比較的薄い層（６）上とへの第１多結晶珪素層
    （７）の形成とドーピングと、−マスキングと除去とに
    よる、第１多結晶珪素層の予定された領域の限定と、−
    第１多結晶珪素層（７）上への、少なくとも一つの誘電
    体材料により形成される、第１絶縁層（８）の形成と、 −第１絶縁層（８）上への第２多結晶珪素層（９）の形
    成と、−活性領域上に置かれている第２多結晶珪素層（
    ９）の少なくとも一つの予定された範囲のマスキングと
    、この予定された範囲以外のこの第２多結晶珪素層（９
    ）の部分の除去、及び第１絶縁層（８）の基礎をなす部
    分の除去と、−第１多結晶珪素層（７）の露出された部
    分のドーピングと、−第１多結晶珪素層（７）上への、
    少なくとも一つの誘電体材料により形成される、第２絶
    縁層（１０）の形成と、 −二酸化珪素の比較的厚い部分（４）の少なくとも一つ
    の上に置かれている第２絶縁層（１０）の少なくとも一
    つの予定された範囲のマスキングと、コンデンサの誘電
    体を限定するためにこの後者の予定された範囲以外のこ
    の第２絶縁層（１０）の部分の除去と、 −第２多結晶珪素層（９）と第２絶縁層（１０）との少
    なくとも前述の予定された範囲上への第３多結晶珪素層
    （１１）の形成と、−前述の予定された範囲上に少なく
    とも部分的に置かれている第３多結晶珪素層（１１）の
    予定された領域のマスキングと、これらの予定された領
    域以外のこの第３多結晶珪素層（１１）の部分の除去と
    、−ゲート電極とメモリ素子の誘電体との構造及びコン
    デンサ電極の構造を得るように、前述の予定された領域
    以外の、第２多結晶珪素層（９）と、第１絶縁層（８）
    と、第１多結晶珪素層（７）、及び二酸化珪素の比較的
    薄い層（６）の部分の除去と、 の動作を特徴とする集積回路の製造方法。
  4. 【請求項４】 第１絶縁層（８）が次の −基礎になる最初の多結晶珪素層（７）の酸化と、−窒
    化珪素の層の堆積と、 −二酸化珪素の層の形成と、 の動作により形成されることを特徴とする前記請求項の
    何れか１項記載の集積回路の製造方法。
  5. 【請求項５】 第２絶縁層（１０）が６５０〜７５０℃の間の温度にお
    けるテトラエチルオルトシリケイトの酸化により形成さ
    れることを特徴とする前記請求項の何れか１項記載の集
    積回路の製造方法。
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