KR0179360B1 - 유전물질에 의해 분리되어 있는 전극쌍이 포함된 다양한 소자를 구비한 집적회로의 제조방법 - Google Patents

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Abstract

본 발명의 방법은 이미 유전물질이 커버링되어 있는 반도체 기판의 지역에 다결정 실리콘의 제1층(7)을 형성하고, 보호막으로 작용하는 제1절연층(8)및 다결정 실리콘의 제2의 얇은층(9)을 형성하고, 첫번째 유형의 전자소자, 예를 들어 다결정 실리콘의 두개의 레벨을 지니는 EPROM메모리 셀이 수용되는 소정의 지역을 제외한 영역에서 다결정 실리콘의 제2의 층(9)및 제1절연층(8)을 제거하고, 다결정 실리콘의 제1층(7)의 노출부를 도핑하고, 데포지션, 마스킹및 제거시킴으로써 제2유형의 전자소자, 예를들어 캐패시터가 수용되는 지역에서 다결정 실리콘의 제1층(7)에 제2의 절연층(10)을 형성하고, 다결정 실리콘의 제3의 층(11)을 형성하고, 두가지 유형의 전자소자가 위치하게 되는 지역위에 적어도 부분적으로 존재하는 상기 제3의 층의 소정의 영역을 마스킹하며, 그리고 상기 소정의 영역의 외부의 다결정 실리콘을 제거하는 동작의 시퀀스를 포함한다.
상기의 방법에 이어서 종래의 유형의 동작이 계속되고 따라서 두가지 유형의 소자의 물리적 특성및 디멘젼의 선택에 있어서 최대의 허용도및 정밀도를 감소시킴이 없이 예를들어 전극을 형성하기 위해 동일한 다결정 실리콘 디포지트 동작을 사용항 EPROM을 획득하는 것이 가능하게 된다.

Description

유전물질에 의해 분리되어 있는 전극쌍이 포함된 다양한 소자를 구비한 집적회로의 제조방법
제1도 내지 제3도는 본 발명에 따른 방법의 세개의 단계의 실리콘 웨이퍼의 부분적 단면도.
* 도면의 주요부분에 대한 부호의 설명
7 : 제1다결정 실리콘층 8 : 제1절연층
9 : 제2다결정 실리콘층 10 : 제2절연층
11 : 제3다결정 실리콘층
본 발명은 반도체 집적회로에 관한 것으로서, 특히 반도체물질로 이루어진 기판상에 유전물질에 의해 분리되어 있는 전극의 쌍을 지니는 두개의 상이한 유형의 전자 소자들을 형성하는 방법에 관한 것이다.
일반적으로 메모리 유닛, 프로세싱 유닛 및 입출력 인터페이스회로를 포함하는 복합적인 회로 시스템을 형성하고, 마이크로 프로세서 혹은 마이크로 콘트롤러라고 불리우는 집적회로들이 공지되어 있다.
메모리 유닛은 RAM셀의 메트릭스, 비휘발성의 고정된 프로그램 메모리(ROM)셀의 매트릭스및 다결정 실리콘의 두면(level)을 지니는 비휘발성의 프로그램 가능 메모리(EPROM 및/ 또는 EEPROM)셀의 매트릭스를 포함한다. 프로세싱 유닛 및 특히 인터페이스회로는 동작하기 위하여 다수의 캐패시터들을 필요로 한다.
EPROM 및 EEPROM 메모리 셀과 캐패시터는 이 두 소자가 모두 유전체에 의해 분리되어 있는 두개의 전극을 지니고 있기 때문에 어떤 측면에서는 유사한 구조를 지니며, 그 결과 상기 두가지 유형의 소자를 제조하는 단계의 일부는 원리적으로 공통적으로 된다.
그러나 메모리 셀과 캐패시터의 기능적인 특성은 공지된 바와 같이 매우 상이하고, 상기 두 소자에 동일한 제조단계를 사용하고자 하면 정확한 동작을 위해 가장 유리한 구조 및 메모리 셀과 캐패시터용 최대 집적도를 획득하는 것이 불가능하게 되는 절충 안을 사용하는 것이 필요하다.
이러한 유형의 집적회로를 제조하는 종래의 기술은 메모리 셀의 플로팅(floating)게이트 전극및 캐패시터의 제1전극을 형성하기 위하여 다결정 실리콘의 제1층의 데포지션, 메모리 셀의 소위 폴리사이(interpoly)의 유전체와 캐패시터의 유전체를 형성하기 위하여 고온에서의 성장에 의한 SiO2층의 형성및 셀의 제어전극와 캐패시터의 제2전극을 형성하기 위하여 다결정 실리콘의 제2층의 데포지션으로 구성된다.
이러한 기술은 메모리 셀과 캐패시터가 동일한 공정단계에서 획득되기 때문에 경제적인 측면에서 유리할지라도 많은 경우에 있어서는 적당하지 못하다.
우수한 질의 셀을 제공하기 위하여 상기 종래의 기술을 사용한다면 유전체의 두께및 물리적 특성이 소정의 셀 구조에 의해 결정되기 때문에 가장 적당한 특정한 캐패시턴스 또는 캐패시터용 최적의 유전체를 선택하는 것이 불가능하게 된다.
더욱이 메모리 셀을 정확하게 동작시키기 위한 우수한 질의 폴리사이의 유전체를 획득하기 위해 제1다결정 실리콘층의 도핑 레벨을 낮게 유지시키는 것이 필요하기 때문에 매우 낮은 전압계수(전압계수는 캐패시터의 전극에 인가된 전압의 작용에 따른 캐패시턴스의 퍼센트 변화율이다)를 지니는 캐패시터를 획득하는 것이 가능하지 않다.
이와 같은 종래의 방법에 의해 획득가능한 값은 300ppm/볼트 이상인 반면에 우수한 질의 캐패시터에 요구되는 값은 20ppm/볼트 이하이다.
종래의 기술이 지니는 결점을 부분적으로 해결하는 한 방법은 적당한 마스킹과 주입동작에 의해 단지 캐패시터 지역에만 다결정 실리콘의 도핑을 증가시키는 것이다.
이와 같은 방법에 있어서 캐패시터는 매우 낮은 전압계수를 지니게 되지만 그럼에도 불구하고 메모리 셀에 요구되는 유전체의 두께및 물리적 특성에 따른 제한요소에 의한 영향을 받게 된다.
더욱이 성장에 의해 SiO2를 형성한 결과, 캐패시터의 디멘젼은 상기 캐패시터가 제어하기 매우 곤란한 방법 파라메타, 즉 제1다결정 실리콘층의 도핑에 의해 조정되기 때문에 매우 임계적이다.
공지된 바와 같이 산화물의 성장율은 바닥 실리콘의 도핑에 따라 결정된다.
다른 공지된 방법에 따라 다결정 실리콘의 제3레벨이 종래의 기술의 결점을 지니지 않으면서 다결정 실리콘의 두개의 레벨을 지니는 캐패시터와 메모리 셀의 집적에 사용된다.
이러한 방법에 있어서는 셀과 캐패시터의 전극을 분리하여 형성하는 것이 가능하지만, 완성된 소자의 질이라는 관점에서 매우 임계적인 공정단계가 추가되어야만 한다.
특히 돌출부와 오목부가 존재하는 메모리 셀의 지역에서 제3의 다결정 실리콘층의 부분을 완전히 제거시켜야 하는 문제가 있으며, 특히 다결정 실리콘의 3개의 층이 상호 중첩되어 있는 지역에서 공지된 바와 같이 집적회로의 소자들 사이의 금속 연결의 신뢰성 및 우수한 질을 포함하는 집적회로의 최종 표면의 평면 특성에 나쁜 영향을 미친다.
본 발명의 일반적인 목적은, 비교적 간단한 방법을 사용하여, 상이한 유형의 전자소자들이 독립적으로 최적화된 전기적 특성을 지니는 전술된 유형의 집적회로를 제공하는 것이다.
본 발명의 다른 목적은 메모리 셀을 제조하는 종래의 방법과 크게 다르지 않고, 셀과 캐패시터의 구조의 물리적 특성및 디멘젼의 선택이 최대로 자유스럽게 되며, 다결정 실리콘의 두개의 레벨을 지니는 EPROM및/또는 EEPROM 메모리 셀 및 캐패시터를 포함하는 집적회로의 제조방법을 제공하는 것이다.
이러한 목적은 본 명세서에 첨부된 청구범위에서 설명되어 있고, 특징되어 있는 본 발명의 방법에 의해 획득된다.
본 발명은 본 발명의 원리를 구체적으로 실시한 특정한 방법 및 첨부된 도면과 관련한 비제한적인 실시예에 의해 주어지는 이하의 상세한 기술에 의해 더욱 상세하게 설명된다.
본 발명의 구체적 실시예에 따른 방법은 CMOS를 지니는 집적회로를 제조하는 종래의 유형의 동작을 포함한다.
상기 방법은 예를들어 P형으로 도핑된 다결정 실리콘의 제1도전형 반도체 물질의 기판(1)에 적당한 마스킹, 도핑및 확산동작에 의해 제2도전형 즉 n형으로 도핑된 포켓을 형성하는 것을 포함한다. 이 포켓은 P-채널 트랜지스터를 포함하도록 고안된다.
불활성 물질 층, 전형적으로 실리콘 나이트라이드가 디포지트 된 후 마스킹에 의해 활성 영역 즉, 트랜지스터와 메모리 셀을 포함하도록 고안된 영역을 형성하도록 성형된다.
두개의 연속적인 마스킹 단계에 의해 n형 및 P형 도핑이온이 주입되어 분리 혹은 채널 스토퍼지역을 형성하는 활성영역의 에지의 소정의 지역의 농도가 증가하게 된다.
그후 소위 필드 산화물질, 즉 도면에 '4'로 표시되어 있는 비교적 두꺼운 SiO2부분을 실리콘 나이트라이드가 덮여져 있지 않는 지역에서만 성장시키기 위하여 산화 분위기에서 고온(900-1000℃)동작이 실행되고, 기판(P)에 p+로 도시된 P형 분리지역(3')과 포켓(n)(도면중에는 단지 하나만이 도시되어 있음)에 n+로 도시된 n형지역(3'')을 획득하기 위하여 구조물 내에 함유되어 있는 모든 도핑재를 확산시킨다.
질화물 층을 제거시킨 후 도면에 '5'로 표시되어 있고, EPROM메모리 셀을 포함하게 설계된 활성지역에서 p형 도핑재의 농도를 증가시키기 위하여 적당한 마스킹 및 주입동작이 실행된다.
그후 산화시킴으로써 계속해서 트랜지스터와 메모리셀의 게이트 유전체가 형성되는 활성지역에서 SiO2의 얇은 층(예를들어 150-500Å)을 성장시킨다.
그후 다결정 실리콘층(7)이 데포지트 및 도핑되고, 메모리 셀이 형성되는 지역을 분리시키기 위하여 마스킹 및 에칭에 의해 상기 층에 평행한 슬롯을 형성시킨다.
이때 예를들어 SiO2의 절연층(8)이 고온으로 산화시킴으로써 형성되고 다결정 실리콘의 얇은 층(예를 들어 500Å)(8)이 그 위에 데포지트된다.
그후 계속되는 마스킹및 화학 에칭동작에 의해 메모리 셀이 형성될 지역을 제외한 웨이퍼의 전 표면에서 다결정 실리콘층(9)및 바닥의 절연층(8)을 제거시킨다.
본 발명의 바람직한 실시예에 따라, 전기 전도율을 증가시키는 다결정 실리콘의 제1층(7)의 도핑을 증가시키기 위하여 웨이퍼에는 n형 불순물이 이온주입되며, 따라서 개패시터의 전극들중 하나를 형성하기에 적합하다.
절연층(10), 예를들어 약 700℃에서 TEOS(tetraethylor thosilicate)의 산화에 의한 기상증착에 의해 획득되는 SiO2가 형성되고 마스킹및 화학 에칭동작에 의해 필드산화물 상의 소정의 지역을 제외한 웨이퍼의 전체표면에서 제거된다.
다결정 실리콘의 얇은층(9)은 특히 캐패시터를 형성하는 동작단계동안 메모리 셀 지역을 보호하도록 고안된 것임을 알 수 있다.
방법은 제2도에 도시된 구조가 획득될 때까지 다결정 실리콘층(11)의 데포지션, 마스킹 및 화학에칭 동작에 의해 계속 수행된다.
도시된 바와 같이, 메모리 셀을 형성하려는 활성지역에는 짧은 선(dashed line)으로 분리되어 있으나 실제에 있어서는 동일한 물질로 형성되기 때문에 상호 구별되지 않는 SiO2층(6)(게이트 유전체), 제1다결정 실리콘층(7)(플로팅 게이트 전극)및 다결정 실리콘층(9),(10),(11)(게이트 전극)의 부분들이 중첩되어 있다.
n채널및 p-채널 트랜지스터를 형성하기 위한 활성지역에는 SiO2층(6)(게이트 유전체),제1다결정 실리콘층(7)및 마지막 다결정실리콘층(11)의 부분들이 중첩되어 있으며, 이들중 제1다결정 실리콘층(7)및 마지막 다결정 실리콘층(11)은 짧은 선으로 분리도시되어 있으나 실제에 있어서는 상호 구별되지 않으며 함께 트랜지스터의 게이트 전극을 형성한다.
필드 산화물(도면에는 단지 하나만 도시되어 있음)의 소정의 지역에는 제1다결정 실리콘층(7)(캐패시터의 제1전극), SiO2층(10)(캐패시터 유전체)및 다결정 실리콘의 마지막층(11)(캐패시터의 제2전극)의 부분들이 중첩되어 있다.
이러한 유형의 캐패시터 구조물은 예를들어 SGS Thomson Microelectronics S.P.A의 이름으로 1987년 12월 23일에 출원된 이탈리아 특허출원 23200 A/87호에 개시되어 있다.
상기 구조물은 포지티브형 불순물의 이온을 주입시키는 두개의 연속적인 마스킹 동작을 포함하는 종래의 방법의 단계들에 의해 수행되고, 이어서 고온처리함으로써 활성지역에서, 특히 제3도에 '12'로 도시되어 있는 메모리 셀 및 n-채널 트랜지스터를 형성할 지역의 n형영역 및 제3도에 '13'으로 도시되어 있는 포켓(2)의 p형 영역, 즉 p-채널 트랜지스터를 형성할 지역에서 확산된 소스 및 드레인지역이 획득된다.
그후 절연층이 형성되고, 이 층을 통한 접촉을 위해 윈도우가 개방되며, 회로의 다양한 소자들 사이에서의 연결을 형성시키기 위한 금속층이 디포지트되어 형성된다.
따라서 절연층의 잔류부(14)및 연결을 위한 금속층의 잔류부(15)가 형성되어 있는 제3도에 도시된 구조물이 획득된다.
최종적으로 전체 어셈블리는 보호절연층(도시되지 않음)으로 커버링되며, 이때 마스킹 및 화학에칭에 의해 연결 와이어가 집적회로의 외부에서 연결되도록 윈도우가 개방된다.
전술한 기술내용으로부터 개패시터의 전극은 메모리셀의 게이트 전극을 형성하기 위해 필요한 동작을 사용하여 형성되는 것을 알 수 있다.
그러나 하부전극을 형성하는 다결정실리콘의 도핑이 메모리셀의 플루오팅 게이트를 형성하는 다결정 실리콘의 도핑에 대해 독립적으로 결정되기 때문에 캐패시터는 최적의 특성을 지니도록 고안되게 되고, 캐패시터는 메모리셀과는 독립적으로 형성되기 때문에 캐패시터의 유전층은 메모리셀의 '폴리사이'의 유전층과는 다른 두께및 물리적 특성을 지니게 된다.
유전체를 데포지션에 의해 저온으로 형성하여 이미 형성되어 있는 도핑 프로필(profile)에 약 악형을 주지 않게 하는 것이 유리하다.
따라서 이러한 방법에 의해 매우 작은 디멘젼을 지니며 매우 정교한 캐패시터를 형성하는 것이 가능하게 된다.
더욱이 이러한 방법에는 캐패시터의 전극을 형성하기 위한 다결정 실리콘의 제3의 두꺼운 층이 필요하지 않기 때문에 최종 표면의 평면특성은 다결정실리콘의 두개의 레벨을 사용하는 종래의 방법에 의해 획득되는 구조물의 평면특성과 실질적으로 동등하다.
본 발명의 단일한 구체적 실시예가 기술되고 예시되어 있을 지라도 본 발명의 범위를 벗어남이 없이 다양한 변형이 가능함은 자명하다.
예를들어 '폴리사이'유전체를 형성하는 절연층은 바닥의 다결정 실리콘층(7)의 고온 산화에 의해 획득되는 SiO2, 디포지트된 실리콘 나이트라이드및 바닥의 질화물을 산화시킴으로써 획득되는 SiO2의 중첩된 층에 의해 형성된다.
마찬가지로 캐패시터의 유전체(10)은 SiO2의 단일층에 의해서 보다는 다양한 물질의 중첩된 층에 의해 형성되게 된다.
더욱이 본 발명은 CMOS 응용방법 및 NMOS 또는 PMOS 응용방법과 일반적으로 상이한 유전체에 의해 분리되는 두개의 전극을 포함하는 전자소자를 획득하는 것이 요구되는 모든 경우에 사용되는 것이 바람직하다.

Claims (5)

  1. 반도체물질의 기판상에 유전물질에 의해 분리되어 있는 전극의 쌍을 각각 포함하는 두개의 상이한 유형의 전자소자를 포함하는 집적회로를 형성하는 방법에 있어서, 제1다결정 실리콘층(7)을 형성하여 도핑하고, 마스킹및 제거에 의해 유전물질(4),(6)이 이미 커버링되어 있는 기판의 영역에서 제1다결정 실리콘층(7)의 소정의 지역을 한정 시키고, 하나 이상의 절연물질에 의해 형성되는 제1절연층(8)을 제1다결정 실리콘층(7)상에 형성하고, 제2다결정 실리콘층(9)을 제1절연층(8)상에 형성하고, 제2다결정 실리콘층(9)의 하나 이상의 소정의 영역을 마스킹하고, 상기 소정의 영역의 외부에 있는 상기 제2다결정 실리콘층(9)의 부분을 제거하고, 제1절연층(8)의 바닥부분을 제거하며, 하나 이상의 절연물질에 의해 형성되는 제2절연층(10)을 제1다결정 실리콘층(7)에 형성하고, 제2절연층(10)의 하나이상의 소정의 영역을 마스킹하고, 상기 소정의 영역의 외부의 상기 제2절연층(10)의 부분을 제거하며, 제3다결정 실리콘층(11)을 적어도 제2다결정 실리콘층(9)및 제2절연층(10)의 상기의 소정의 영역 상에 형성하고, 상기의 소정의 영역 상에 적어도 부분적으로 놓여 있는 제3다결정 실리콘층(11)의 소정의 지역을 마스킹하고, 상기 소정의 지역의 외부의 상기 제3의 다결정 실리콘층(11)의 부분을 제거하는 동작이 수행되는 것을 특징으로 하는 반도체물질의 기판상에 집적회로를 형성하는 방법.
  2. 제1항에 있어서, 제1다결정 실리콘층(7)은 제2절연층(10)을 그위에 형성하기 전에 전도율을 향상시키기 위해 도핑처리되는 것을 특징으로 하는 방법.
  3. 실리콘 기판상에 EPROM 및/또는 EEPROM 메모리 셀 및 캐패시터를 포함하는 집적회로를 형성하는 방법에 있어서, 실리콘 기판(1)상에서 메모리 셀이 수용되는 활성지역을 한정하는 SiO2의 비교적 두꺼운 부분(4)을 고온으로 성장시킴으로서 형성하고, 활성지역에서 성장시킴으로써 SiO2의 비교적 얇은 층(6)을 형성하고, SiO2의 비교적 두꺼운 부분(4)및 비교적 얇은 층(6)상에 제1다결정 실리콘층(7)을 형성하여 도핑하고, 제1다결정 실리콘층의 소정의 지역을 마스킹 및 제거시킴으로써 한정하고, 하나 이상의 유전물질에 의해 형성되는 제1절연층(8)을 제1다결정 실리콘층(7)에 형성하고, 제2다결정 실리콘층(9)을 제1절연층(8)에 형성하고, 활성지역상에 놓여있는 제2다결정 실리콘층(9)의 하나 이상의 소정의 지역을 마스킹하고, 상기 소정의 지역의 외부의 상기 제2의 다결정 실리콘층(8)의 부분을 제거하고, 제1절연층(8)의 바닥부분을 제거하며, 제1다결정 실리콘층(7)의 노출부분을 도핑하고, 하나 이상의 유전물질로 형성되는 제2절연층(10)을 제1다결정 실리콘층(7)에 형성하고, SiO2의 비교적 두꺼운 하나이상의 부분(4)들 위에 놓여 있는 제2의 절연층(10)의 하나이상의 소정의 영역을 마스킹하고, 캐패시터의 유전체를 한정시키기 위하여 상기 소정의 지역의 외부의 상기 제2의 절연층(10)의 부분을 제거하며, 적어도 제2다결정 실리콘층(9)및 제2절연층(10)의 상기 소정의 영역상에 제3의 다결정 실리콘층(11)을 형성하고, 상기 소정의 영역위에 적어도 부분적으로 놓여있는 제3의 다결정 실리콘층(11)을 마스킹하고, 상기 소정의 지역의 외부의 상기 제3의 다결정 실리콘층(11)의 부분을 제거하며, 게이트 전극구조와 메모리셀의 유전체및 캐패시터 전극의 구조를 획득하기 위하여 제2다결정 실리콘층(9), 제1절연층(8), 제1다결정 실리콘층(7)및 상기 소정의 지역의 외부의 SiO2의 비교적 얇은 층(6)의 부분들을 제거하는 동작이 수행되는 것을 특징으로 하는 실리콘 기판상에 집적회로를 형성하는 방법.
  4. 제1항내지 제3항중의 어느 한항에 있어서, 제1절연층(8)은 : 바닥의 최초의 다결정 실리콘층(7)을 산화시키고, 실리콘 나이트라이드 층을 디포지트 하며, SiO2층을 형성시킴으로써 형성되는 것을 특징으로 하는 방법.
  5. 제1항 내지 제4항중의 어느 한항에 있어서, 제2절연층(10)은 650°내지 750℃사이의 온도로 테트라에틸오르토실리게이트를 산화시킴으로써 형성되는 것을 특징으로 하는 방법.
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