JPH05136269A - プログラム可能な相互接続装置及びその製造方法 - Google Patents

プログラム可能な相互接続装置及びその製造方法

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JPH05136269A
JPH05136269A JP4119046A JP11904692A JPH05136269A JP H05136269 A JPH05136269 A JP H05136269A JP 4119046 A JP4119046 A JP 4119046A JP 11904692 A JP11904692 A JP 11904692A JP H05136269 A JPH05136269 A JP H05136269A
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Kyu H Choi
ヒユン チヨイ キユ
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    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】 【目的】 従来のものよりも小型のＰＩＤ（プログラム
可能な相互接続装置）セル寸法を達成し、標準的な処理
技術と適合するＰＩＤ製造方法を提供する。また、従来
のアンチヒューズ構造よりも優れた特性を提供するアン
チヒューズ構造を得る。 【構成】 本発明のプログラム可能な相互接続装置は真
性多結晶のアンチヒューズ誘電性層を含んでいる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的には半導体装置構
造と集積回路における半導体プロセスとに関するもので
あり、更に詳細にはプログラム可能な相互接続装置（Ｐ
ＩＤ）とそれの製造方法とに関するものである。
【０００２】
【従来の技術】ＰＩＤは１つの型のアンチヒューズ構造
（ａｎｔｉｆｕｓｅ ｓｔｒｕｃｔｕｒｅ）である。ア
ンチヒューズ構造というのは文字どおり、ヒューズとは
逆のように動作する装置である。もしそれが非プログラ
ム状態にあれば、すなわちプログラム電圧を印加する前
には、アンチヒューズは高抵抗、すなわち開放電気経路
を形成している。アンチヒューズ構造に、その両端間に
臨界電圧以上の電圧を印加することによってプログラミ
ングを行うと、それは低抵抗、すなわち２本の導電ライ
ン間に閉じた電気経路を形成する。
【０００３】集積回路では、相互接続のための導電ライ
ンの多重層が積層されて形成される。多重層相互接続構
造は導電性ライン間に絶縁層で形成される。典型的は、
第１と第２の最下層の導電層間にアンチヒューズ構造を
形成するために、第１の導電層を厚い絶縁層で覆う。こ
の第１の導電層は、集積回路基板中のドープされた領
域、基板上のエピタキシャル層のドープされた領域、あ
るいは基板上を覆うドープされた多結晶シリコン層でよ
い。次に、相互接続が望まれる場所で、前記厚い絶縁層
を貫通してコンタクト開口（ｃｏｎｔａｃｔ ｏｐｅｎ
ｉｎｇ）を形成する。このコンタクト開口及び前記厚い
絶縁層を覆うように誘電性のアンチヒューズ層を堆積さ
せる。アンチヒューズ構造の重要なパラメータはこの誘
電層に使用される材料に大きく依存する。次に、この誘
電層を覆うように第２の導電層を堆積させる。標準的な
半導体処理技術によって、この第２の導電層はマスクさ
れ、エッチされて導電ラインの形に成形される。
【０００４】従来のフィールド（ｆｉｅｌｄ）・プログ
ラマブル装置（ＦＰＤ）、あるいはアンチヒューズ構造
は典型的には、１５ボルトから３０ボルトの間の標準的
なプログラム電圧を印加した場合、プログラミングの間
に約１ミリアンペアのプログラム電流を約１ミリ秒のプ
ログラム時間だけ流す。これらの従来の装置は典型的に
は、非プログラム状態で１０メガオームから１０ギガオ
ームの範囲のオフ抵抗を示し、また１０オームから１
０，０００オームの範囲のオン抵抗を示す。
【０００５】これらの装置の製造プロセスはいくつかの
問題点を抱えている。例えば、誘電性アンチヒューズ層
は標準的なＣＭＯＳ処理に含まれている金属化前の洗浄
工程（ｐｒｅ−ｍｅｔａｌ ｃｌｅａｎ ｓｔｅｐ）に
おいてエッチされるであろう。その洗浄処理ではまた、
アンチヒューズ層中に欠陥が発生し、これが装置の歩留
りを制限する１つの要因となっている。
【０００６】更に、既存の技術では、ＲＯＭ、ＰＲＯ
Ｍ、及びＥＰＲＯＭを製造するコストは比較的高価であ
る。ＰＲＯＭは長いアクセス時間がかかるし、またＥＰ
ＲＯＭは複雑なプロセスにより製造される。
【０００７】
【発明の概要】本発明の１つの目的は、上に述べた既存
の技術に関連する問題点を解消ないしは低減化すること
である。
【０００８】本発明の別の１つの目的は、より小型のＰ
ＩＤセル寸法を実現することである。
【０００９】本発明の更に別の１つの目的は、標準的な
処理技術と適合するＰＩＤ製造方法を提供することであ
る。
【００１０】本発明の更に別の１つの目的は、ＰＩＤが
非プログラム状態にある時に従来のアンチヒューズ構造
よりも高抵抗を実現し、またプログラムされた時には従
来のものよりも低抵抗を実現するようにすることであ
る。
【００１１】本発明は、ＰＩＤの誘電性アンチヒューズ
層中に真性の多結晶シリコン（ポリ）の層を含むプログ
ラム可能な相互接続装置（ＰＩＤ）である。真性のポリ
の薄い層はＰＩＤに必要とされる高いプログラム前の抵
抗値を提供するのに十分であることが見いだされた。更
に、プログラム電圧、プログラム時間、及びプログラム
電流が従来のＰＩＤ構造よりも低くなることが見いださ
れた。
【００１２】本発明の１つの態様に従えば、シリコン基
板表面から酸化物やその他の物質を除去して金属とシリ
コンとの間に優れたオーミックコンタクトを容易にする
ための金属化前の洗浄工程（ｐｒｅ−ｍｅｔａｌｌｌｉ
ｚａｔｉｏｎ）を典型的に含む標準的なＣＭＯＳプロセ
ス中に、アンチヒューズ誘電性層が形成される。本発明
の真性ポリ・アンチヒューズ層はこの洗浄工程で用いら
れる化学物質によってエッチングあるいは分解されない
ため、アンチヒューズ層の厚さと電気的特性が正確に制
御される。
【００１３】本発明の別の態様に従えば、真性のポリ・
アンチヒューズ層の堆積およびパターニングの前にシリ
コンの下側コンタクトを覆うようにシリコン酸化物層を
ＰＩＤ構造中に形成して、ＰＩＤ構造をプログラムする
前の通常の動作中に前記下側コンタクトからドーパント
が拡散して出ていくことを防止する。
【００１４】その他の特徴や利点については図面と以下
の詳細な説明から明らかになるであろう。
【００１５】
【実施例】図１は本発明に従うプログラム可能な相互接
続装置の１つの実施例を示している。ＰＩＤ構造１０は
ドープされたシリコンから形成された下側の導電層１２
を含んでいる。導電層１２はドープされた多結晶シリコ
ンの層、半導体基板の導電性領域、あるいは基板上のエ
ピタキシャル層でもよい。導電層１２は二酸化シリコン
の絶縁層１８で覆われる。二酸化シリコン１８は比較的
厚く、５，０００から１０，０００オングストロームの
範囲の厚さを有する。
【００１６】二酸化シリコン１８はエッチされてコンタ
クト開口１９を形成する。誘電性アンチヒューズ層は、
コンタクト開口１９によって露出された下側の導電層１
２の部分を覆う第１の層２１及び第２の層２２を含んで
いる。
【００１７】コンタクト開口１９中には、導電層１２の
上に比較的薄い二酸化シリコンの第１の層２０が形成さ
れる。この第１の二酸化シリコン２０は５０から１２０
オングストロームの範囲の厚さを有している。１００か
ら３，０００オングストロームの範囲の厚さを有する真
性多結晶シリコン（ポリ）の第２の層２１は、第１の二
酸化シリコン層２０の上面を覆い、更に絶縁層１８の上
面上へも広がっている。第１の真性ポリ層２１の上面上
には、上側の導電層２２がデポジットされ、それは絶縁
層１８の上面上へ広がっている。上側の導電層２２に適
した材料にはアルミニウムと、アルミニウム、モリブデ
ン、タングステンの合金とが含まれる。
【００１８】非プログラム状態において、第２の真性ポ
リ層２１は、導電層２２と導電層１２との間の非常に高
い抵抗の障壁として働く。プログラム状態においては、
第１の真性ポリ層２１は非常に高い抵抗の経路から非常
に低い抵抗の経路への遷移を受ける。
【００１９】プログラミング中にＰＩＤのアンチヒュー
ズ層が高抵抗から低抵抗へ遷移することに関する物理的
な機構は完全には解明されていない。しかし、高いプロ
グラム電圧が印加された時にアンチヒューズ層２１中に
欠陥が形成され、金属の上側導電層２２がその欠陥中へ
溶け込んで上側の導電層２２と下側の導電層１２との間
に短絡回路を形成するものと考えられる。
【００２０】本発明において、プログラム電圧が印加さ
れた時に真性ポリアンチヒューズ層２１中では２段階の
工程でプログラミングが行われていると考えられる。第
１に、上側の導電層２２から金属がいくらか前記第２の
真性ポリ層中へ拡散して、しきい値電流値を確立し、そ
れが次に第２に増大して前記アンチヒューズ層中へのア
ルミニウムの拡散を引き起こす。この最初の拡散あるい
はそれと類似の機構が前記層が低電圧でプログラミング
されることを引き起こし、プログラム時間とプログラム
電流を低減させていると考えられる。
【００２１】本発明のプログラム可能な相互接続装置は
数多くの望ましい動作特性を有している。例えば、本発
明のプログラム可能な相互接続装置は、典型的には、１
０ギガオームのオフ抵抗と５００ないし１，０００オー
ムのオン抵抗を有する。更に、８から１２ボルトの範囲
の標準的なプログラム電圧を印加した場合、本装置はほ
んの約１０ナノアンペアという非常に低いプログラム電
流と、したがってほんの約１００ナノ秒という非常に短
いプログラム時間しか必要としない。
【００２２】更に、本装置は以下に説明するような数少
ない工程を追加するだけで任意の標準的なＣＭＯＳプロ
セスと組み合わせることができるので、複雑な製造装置
を用いず製造できる。典型的には８ないし１２ボルトの
標準的なプログラム電圧が用いられて、主体となるフィ
ールド・プログラム可能な装置（ｍａｉｎｓｔｒｅａｍ
ｆｉｅｌｄ ｐｒｏｇｒａｍａｂｌｅ ｄｅｖｉｃ
ｅ）のプログラミングと両立できる。この目的のため
に、１２ボルトの電源、または同一チップ上の（ｏｎ−
ｃｈｉｐ）電圧発生回路が利用できる。
【００２３】図２と図３はＰＩＤを使用した典型的な装
置を示している。図２には、読み出し専用メモリ（ＲＯ
Ｍ）の単一トランジスタセル３０の断面図が示されてい
る。アースライン３２およびビットライン３４はｐ形基
板３６中に形成されたｎ+ 拡散である。アルミニウムコ
ンタクト３８がアースライン３２へ結合され、ＰＩＤ１
０がビットライン３４へ接続されている。ポリのワード
ライン４０はトランジスタセル３０のゲートを形成して
いる。図３は図２に示されたセルの平面図である。
【００２４】図２と図３に示されたＲＯＭセル３０の動
作について説明する。もしＰＩＤが非プログラム状態に
あれば、それの抵抗値は高く、ワードライン４０が励起
されていてもＲＯＭトランジスタを通って電流は流れな
い。こうしてＲＯＭセル３０内にビット０が記憶され
る。もしＲＯＭセル３０内にビット１を記憶させたけれ
ば、ＰＩＤ１０をプログラムしてそれの抵抗値を下げ、
ワードライン４０が励起されている時にＲＯＭトランジ
スタセル３０をと通って電流が流れるようにすればよ
い。
【００２５】ワードライン４０からＰＩＤ１０までの距
離４１は最小のセル寸法を決定する重要なパラメータで
ある。本発明では、プログラム電圧は従来の装置よりも
低く、従ってこの距離は短くでき、そのためセル寸法を
縮小でき、ＲＯＭアレイの密度を増大させることができ
る。
【００２６】図４は図２と図３に示されたＲＯＭセル３
０を採用したＲＯＭアレイの平面図である。
【００２７】本プログラム可能な相互接続装置に関する
典型的なＩ−Ｖ曲線が図５と図６とに示されている。ブ
レークダウン電圧の測定は、真性ポリ２１の両端にラン
プ状の（ｒａｍｐｉｎｇ）電圧を印加して、高抵抗状態
から低抵抗状態への遷移時の電流・電圧を測定すること
によって行われた。図５と図６との両方に示されている
ように、プログラム電流は１ナノアンペアよりも少な
く、このことは非常に限られた電流しか供給できない同
一チップ上の電圧源にとっては、それによってほんの約
１００ナノ秒という短いプログラム時間でよいことにな
るため、大いに好ましいことである。
【００２８】図７乃至図２２はＣＭＯＳトランジスタを
作製する標準的な処理工程を示しており、本発明のＰＩ
Ｄ構造の形成がそれらの標準的な工程にいかに容易に組
み込まれ得るかを示している。図７から図９にはツイン
ウエル（ｔｗｉｎｗｅｌｌ）と能動領域の形成について
示されている。
【００２９】図７は良く知られた処理技術を用いて作製
される半導体構造の断面図である。図７に示された構造
は本発明の処理の説明の出発点として用いることができ
る。この構造には半導体基板５０が含まれており、それ
は低濃度にドープされたｎ形シリコン基板、または低濃
度にドープされたｎ形エピタキシャルシリコン層をその
上に従来の化学蒸着（ＣＶＤ）法で形成させたｎ形シリ
コン基板等でよい。半導体基板５０上に二酸化シリコン
の薄い層５４が熱的に成長される。二酸化シリコン層５
４の上側表面上にはフォトレジスト層５６が形成され
る。フォトレジスト５６は数多くの業者から供給されて
いる良く知られたフォトレジストである。良く知られた
マスク技術を用いて、フォトレジスト５６は露光され、
現像されて、フォトレジスト５６の一部がｐ形ウエルを
形成すべき領域から除去される。次に、二酸化シリコン
５４の露出部分が、緩衝フッ化水素酸（ＨＦ）浴中での
ウエットエッチや、気体プラズマに基づくドライエッチ
処理のような良く知られた処理技術を用いてエッチされ
る。従来の堆積前処理（ｐｒｅｄｅｐｏｓｉｔｉｏｎｐ
ｒｏｃｅｓｓ）によって、高エネルギー、高ドーズ量
（ｌａｒｇｅ−ｄｏｓｅ）のホウ素のようなｐ形ドーパ
ントが半導体基板５０中へ導入されて、ｐ形領域５８が
形成される。
【００３０】次に、二酸化シリコンの保護層６０がｐ形
領域５８を覆うように成長される。次に、ｐ形ドーパン
トが酸化雰囲気中で拡散されて、ｐ形ウエル６２が形成
される。フォトレジスト５６が除去される。この段階で
の構造が図８に示されている。ｐ形ウエル拡散の後、二
酸化シリコン６０が剥離される。
【００３１】図９では、構造全体上へフォトレジスト層
６４が形成される。良く知られたマスク技術を用いてフ
ォトレジスト６４が露光され、現像されて、ｎ形ウエル
を形成すべき領域からフォトレジスト６４の一部が除去
される。次に、イオン打ち込みが行われ、半導体基板５
０中へｎ形不純物が導入されてｎ形ウエル６６が形成さ
れる。
【００３２】図１０に示されたように、ストレスを解放
する（ｓｔｒｅｓｓ−ｒｅｌｉｅｆ）酸化物６７とシリ
コン窒化物の層６８とがこの構造全体の上側表面上に形
成され、良く知られた技術を用いてパターン化されて、
所望の能動領域が定義される。次に、チャネルストップ
領域４０ａ、４０ｂを形成するためにホウ素の打ち込み
が行われる。チャネルストップ打ち込みのｐ+ は能動領
域の外側にチャネルが形成されるのを防止する。シリコ
ン窒化物６８はホウ素イオンのマスクとして働く。
【００３３】次に、酸化処理が施されて、図１１に示さ
れたように、厚いフィールド酸化物（ｆｉｅｌｄ ｏｘ
ｉｄｅ）の層７２が熱的に成長される。この操作の間
に、シリコン窒化物６８の端部の下へ酸素が侵入して、
能動領域端近くにフィールド酸化物７２の特徴的なバー
ズ・ビーク（ｂｉｒｄ ｂｅａｋ）形状が形成される。
同時に、ｎ形ウエル６６とｐ形ウエル６２の両方が半導
体基板５０中へより深く再拡散する。フィールド酸化物
７２の形成の後に、シリコン窒化物６８マスクが除去さ
れ、ストレス解放のための酸化物６７がエッチされる。
次に、半導体基板５０を酸素と蒸気を含む雰囲気中で加
熱することによってゲート酸化物の層７７が形成され
る。
【００３４】図１２に示されたように、ｎ形ウエル６６
及びｐ形ウエル６２の上にゲート電極７６が形成され
る。ゲート電極７６は典型的には、図１１に示された構
造の上にｎ形の多結晶シリコン層をデポジットさせるこ
とによって形成される。次に、従来のフォトリソグラフ
ィおよびエッチング技術を用いてポリをパターン加工
し、ゲートを定義する。
【００３５】図１３に示されたように、次にフォトレジ
ストの層８０が構造全体上にデポジットされ、パターン
化されてｐ形ウエル６２を露出させる開口部が形成され
る。次に、ｐ形ウエル６２中へ燐がイオン打ち込みされ
て、短チャネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅ
ｆｆｅｃｔ）を低減させるための浅いｎ+ 領域８２ａ、
８２ｂが形成される。
【００３６】図１４では、従来の化学蒸着法を用いて構
造全体上へ二酸化シリコンの層８４が堆積される。
【００３７】この構造は次に、塩素等の従来の異方性プ
ラズマエッチャント（ａｎｉｓｏｔｒｏｐｉｃ ｐｌａ
ｓｍａ ｅｔｃｈａｎｔ）を用いてエッチされ、図１５
に示されたように、ゲート電極７６の垂直側壁上に酸化
物スペーサ８６が残存するように加工される。
【００３８】図１６と図１７は従来のＬＤＤ（低濃度に
ドープされたドレイン）作製工程を示している。図１６
で、構造全体がフォトレジスト層によって覆われ、それ
が次にパターン加工されてｐ形ウエル６２が露出され
る。次に、砒素ドーパントを打ち込むことによってｐ形
ウエル６２中にソース領域１２ａおよびドレイン領域１
２ｂが形成される。次に、フォトレジスト９０は従来の
溶剤を用いて除去される。
【００３９】図１７では、別のフォトレジスト層９８が
構造全体を覆って適用され、パターン加工されてｎ形ウ
エル６６が露出されて残る。次に、ホウ素ドーパント
（または二フッ化ホウ素）が打ち込まれる。この打ち込
み工程はｎ形ウエル６６中にソース領域１２ｃおよびド
レイン領域１２ｄを形成する。次にフォトレジスト９８
が除去される。
【００４０】両打ち込み工程に続いて熱アニール（ｔｈ
ｅｒｍａｌ ａｎｎｅａｌｉｎｇ）が施され、その間に
燐とホウ素が両者共に拡散し、ドレインとソースの横方
向端をシフトする。ホウ素の拡散率が大きいため、ｎ形
ウエル６６中のソースおよびドレイン領域１２ｃ、１２
ｄ端の方がｐ形ウエル６２中のソースおよびドレイン領
域端よりも速く移動する。従って、高濃度にドープされ
たソースおよびドレイン部分とゲートとの重なりはｎ形
ウエル６６中よりもｐ形ウエル６２中の方がずっと少な
い。
【００４１】図１８に示されたように、構造全体が低温
酸化物（ＬＴＯ）１０６の第１の絶縁層によって覆われ
る。あるいは、構造全体上に、燐ドープのＳｉＯ2 燐珪
酸ガラス（ＰＳＧ：ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ
ｇｌａｓｓ）か、ホウ素・燐ドープのＳｉＯ2 燐珪酸ガ
ラス（ＢＰＳＧ）を堆積させてもよい。この構造の表面
をスムーズにするために、ＰＳＧに流動を引き起こす熱
処理を用いてもよい。
【００４２】図１９に示されたように、第１の絶縁層１
０６をエッチして、コンタクトを開口する。次に、露出
領域上に熱酸化によって二酸化シリコンの薄い層１４を
成長させる。二酸化シリコン１４は５０ないし１２０オ
ングストロームの厚さを有する。
【００４３】熱酸化工程の直後に、構造全体上に、１０
０ないし３，０００オングストロームの範囲の厚さに真
性多結晶シリコンの層１６が堆積される。真性ポリ２１
が次にエッチされて、アンチヒューズ誘電性層が形成さ
れ、プログラム可能な相互接続装置構造１０のお互いの
間の分離が行われる。この段階の構造が図２０に示され
ている。こうして、ＰＩＤ構造の形成には真性ポリの第
２の層１６をパターン加工するための付加的なマスク工
程が１つだけ余分に必要となるだけである。残りの処理
工程は標準的なものである。
【００４４】図２１では、二酸化シリコンの第２の絶縁
層１１２が構造全体上に成長される。
【００４５】図２２に示されたように、この第２の絶縁
層１１２はエッチされてコンタクトが開口される。図２
に戻って、アンチヒューズ層の上側の表面と基板の表面
とがビット拡散とアース拡散の位置においてアルミニウ
ム金属層でコンタクトを取られていることに注意された
い。コンタクトホールが開口された後、この装置はＨＦ
溶液中に浸されて、金属堆積の前に基板の露出表面の洗
浄が行われる。
【００４６】もしもアンチヒューズ誘電性層２１として
アルミニウム酸化物またはシリコン酸化物が用いられた
とすると、この標準的なＣＭＯＳ洗浄工程によってアン
チヒューズ層の部分はエッチされて除去され、層中には
欠陥が生成されるであろう。アンチヒューズ層の堆積工
程において、このエッチングを補償して、プログラミン
グの前に上側の導電層と下側の導電層との間の十分な絶
縁を保証するように、その厚さを増やしておく必要があ
る。最終的な層の厚さは予測できず、従ってその層の電
気的な特性も変動する。したがって、歩留りも特性も劣
化してしまう。
【００４７】真性ポリはＨＦ溶液によってエッチされな
いので、本発明のＰＩＤ１０で採用された真性ポリのア
ンチヒューズ層２１は金属堆積の前の洗浄工程でエッチ
されない。従って、この層の厚さは堆積工程において正
確に制御でき、洗浄工程で層中に欠陥の導入も起こらな
い。
【００４８】次に、構造全体にアルミニウム層２０が堆
積され、パターン加工されて回路中に基本的な接続が形
成される。この目的のために、アルミニウム、モリブデ
ン、タングステンの合金を用いることもできる。
【００４９】このプロセスで作製されたＩＣの表面は非
常に荒れているであろう。従って、良く知られた技術を
用いてこのＩＣの表面を平坦化することによって、この
装置が完成する（図示されていない）。
【００５０】標準的なＣＭＯＳを使用して作製されるプ
ログラム可能な相互接続装置について説明してきた。し
かし、半導体処理の専門家にとっては、本発明はＢｉＣ
ＭＯＳ、ＮＭＯＳ、そしてバイポーラ等のその他のプロ
セス技術に合致するように容易に適合化できる。
【００５１】以上は本発明の好適実施例の詳細な説明で
あったが、各種の変更、修正、そして置き換えが可能で
ある。例えば、アンチヒューズ層は、図１に示したよう
な酸化物／ポリの２層で構成する代わりに、単一の層の
真性ポリで以て構成することができる。従って、上の説
明は特許請求の範囲によって規定される本発明を限定す
るものと解釈されるべきではない。
【図面の簡単な説明】
【図１】本発明に従うプログラム可能な相互接続装置の
１つの実施例の断面図。
【図２】ＰＩＤを用いた単一のトランジスタＲＯＭセル
の断面図。
【図３】ＰＩＤを用いた単一のトランジスタＲＯＭセル
の平面図。
【図４】図２および図３に示されたＲＯＭセルのアレイ
の平面図。
【図５】本発明のＰＩＤ装置のＩ−Ｖ特性図。
【図６】本発明のＰＩＤ装置のＩ−Ｖ特性図。
【図７】図１乃至図４に示されたＰＩＤ構造を製造する
ために用いられる標準的なＣＭＯＳ処理工程を示す断面
図。
【図８】図１乃至図４に示されたＰＩＤ構造を製造する
ために用いられる標準的なＣＭＯＳ処理工程を示す断面
図。
【図９】図１乃至図４に示されたＰＩＤ構造を製造する
ために用いられる標準的なＣＭＯＳ処理工程を示す断面
図。
【図１０】図１乃至図４に示されたＰＩＤ構造を製造す
るために用いられる標準的なＣＭＯＳ処理工程を示す断
面図。
【図１１】図１乃至図４に示されたＰＩＤ構造を製造す
るために用いられる標準的なＣＭＯＳ処理工程を示す断
面図。
【図１２】図１乃至図４に示されたＰＩＤ構造を製造す
るために用いられる標準的なＣＭＯＳ処理工程を示す断
面図。
【図１３】図１乃至図４に示されたＰＩＤ構造を製造す
るために用いられる標準的なＣＭＯＳ処理工程を示す断
面図。
【図１４】図１乃至図４に示されたＰＩＤ構造を製造す
るために用いられる標準的なＣＭＯＳ処理工程を示す断
面図。
【図１５】図１乃至図４に示されたＰＩＤ構造を製造す
るために用いられる標準的なＣＭＯＳ処理工程を示す断
面図。
【図１６】図１乃至図４に示されたＰＩＤ構造を製造す
るために用いられる標準的なＣＭＯＳ処理工程を示す断
面図。
【図１７】図１乃至図４に示されたＰＩＤ構造を製造す
るために用いられる標準的なＣＭＯＳ処理工程を示す断
面図。
【図１８】図１乃至図４に示されたＰＩＤ構造を製造す
るために用いられる標準的なＣＭＯＳ処理工程を示す断
面図。
【図１９】図１乃至図４に示されたＰＩＤ構造を製造す
るために用いられる標準的なＣＭＯＳ処理工程を示す断
面図。
【図２０】図１乃至図４に示されたＰＩＤ構造を製造す
るために用いられる標準的なＣＭＯＳ処理工程を示す断
面図。
【図２１】図１乃至図４に示されたＰＩＤ構造を製造す
るために用いられる標準的なＣＭＯＳ処理工程を示す断
面図。
【図２２】図１乃至図４に示されたＰＩＤ構造を製造す
るために用いられる標準的なＣＭＯＳ処理工程を示す断
面図。
【符号の説明】
１０ プログラム可能な相互接続装置（ＰＩＤ） １２ 導電層 １２ａ ソース領域 １２ｂ ドレイン領域 １２ｃ ソース領域 １２ｄ ドレイン領域 １４ 二酸化シリコン層 １６ 真性多結晶シリコン層 １８ 絶縁層 １９ コンタクト開口 ２０ 二酸化シリコン層 ２１ 第１のアンチヒューズ層（ポリ） ２２ 第２のアンチヒューズ層（導電層） ３０ トランジスタセル ３２ アースライン ３４ ビットライン ３６ 基板 ３８ アルミニウムコンタクト ４０ ワードライン ４０ａ，４０ｂ チャネルストップ領域 ４１ 距離 ５０ 基板 ５４ 二酸化シリコン層 ５６ フォトレジスト層 ５８ ｐ形領域 ６０ 二酸化シリコン保護層 ６２ ｐ形ウエル ６４ フォトレジスト層 ６６ ｎ形ウエル ６７ ストレス解放酸化物層 ６８ シリコン窒化物層 ７２ フィールド酸化物層 ７６ ゲート電極 ７７ ゲート酸化物層 ８０ フォトレジスト層 ８２ａ，８２ｂ ｎ+ 領域 ８４ 二酸化シリコン層 ８６ 酸化物スペーサ ９０ フォトレジスト層 ９８ フォトレジスト層 １０６ 第１の絶縁層（低温酸化物層） １１２ 二酸化シリコン層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年９月１８日
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図５】
【図６】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【手続補正書】
【提出日】平成４年１０月２３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項１】 半導体基板の主表面上に配置された絶縁
層中にコンタクト開口内に形成されたプログラム可能な
相互接続装置であって、前記コンタクト開口が前記主表
面の選ばれた部分を露出しており、 前記主表面の前記選ばれた部分を覆う真性の多結晶シリ
コンの島と、 前記真性の多結晶シリコンの島を覆う導電性層と、 を含むプログラム可能な相互接続装置。
【請求項２】 請求項１記載の装置であって、前記島の
厚さが約１００オングストロームから約３，０００オン
グストロームの範囲にあるプログラム可能な相互接続装
置。
【請求項３】 請求項２記載の装置であって、前記酸化
物層と前記真性多結晶シリコンの島との間に配置された
酸化物層を更に含むプログラム可能な相互接続装置。
【請求項４】 請求項３記載の装置であって、前記酸化
物層の厚さが約５０オングストロームから約１２０オン
グストロームの範囲にあるプログラム可能な相互接続装
置。
【請求項５】 請求項４記載の装置であって、前記導電
性層がアルミニウムであるプログラム可能な相互接続装
置。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 標準的な相補形金属酸化物半導体（ＣＭ
    ＯＳ）装置を半導体基板上に製造する方法であって、前
    記基板中にウエルを形成する段階と、前記ウエル中に能
    動領域を定める段階と、前記ウエルを覆うようにゲート
    領域を形成すると段階と、前記ウエル中にドレイン領域
    およびソース領域を形成する段階と、前記基板を覆うよ
    うに第１の絶縁層をデポジットさせる段階とを含む方法
    において、プログラム可能な相互接続装置（ＰＩＤ）を
    製造する方法であって、 能動領域上の前記第１の絶縁層を通してＰＩＤコンタク
    ト開口を形成して、所定の位置において前記能動領域の
    一部を露出させる段階と、 前記能動領域の露出部分上に酸化物の下側アンチヒュー
    ズ層を形成する段階と、 前記下側アンチヒューズ層を覆うように前記ＰＩＤコン
    タクト開口中に真性多結晶シリコンの島を形成する段階
    と、 前記島を覆うように導電性コンタクトを形成する段階
    と、 を含み、 これによって、標準的なＣＭＯＳ装置を製造する前記方
    法の残りの段階が完了した後に、前記所定位置に前記プ
    ログラム可能な相互接続装置が作製される方法。
  2. 【請求項２】 請求項１記載の方法であって、前記下側
    のアンチヒューズ層を形成する前記段階が約５０オング
    ストロームから約１２０オングストロームの範囲にある
    厚さを有する酸化物層を成長させる段階を含む方法。
  3. 【請求項３】 請求項２記載の方法であって、前記島を
    形成する前記段階が約１００オングストロームから約
    ３，０００オングストロームの範囲にある所望の最終厚
    さを有する多結晶シリコン層をデポジットさせる段階を
    含む方法。
  4. 【請求項４】 請求項３記載の方法であって、 前記島と前記基板を覆うように第２の絶縁層をデポジッ
    トさせる段階と、 前記第２の絶縁層中に前記島を露出させる第１のコンタ
    クト開口と、能動領域の選ばれた領域を露出させる第２
    のコンタクト開口とを形成する段階と、 前記露出された選ばれた領域と島をＨＦで洗浄する段階
    と、 前記露出され洗浄された選ばれた領域と島の上に前記導
    電性コンタクトを形成する段階と、 を更に含む方法。
  5. 【請求項５】 半導体基板の主表面上に配置された絶縁
    層中にコンタクト開口内に形成されたプログラム可能な
    相互接続装置であって、前記コンタクト開口が前記主表
    面の選ばれた部分を露出しており、 前記主表面の前記選ばれた部分を覆う真性の多結晶シリ
    コンの島と、 前記真性の多結晶シリコンの島を覆う導電性層と、 を含むプログラム可能な相互接続装置。
  6. 【請求項６】 請求項５記載の装置であって、前記島の
    厚さが約１００オングストロームから約３，０００オン
    グストロームの範囲にあるプログラム可能な相互接続装
    置。
  7. 【請求項７】 請求項６記載の装置であって、前記酸化
    物層と前記真性多結晶シリコンの島との間に配置された
    酸化物層を更に含むプログラム可能な相互接続装置。
  8. 【請求項８】 請求項７記載の装置であって、前記酸化
    物層の厚さが約５０オングストロームから約１２０オン
    グストロームの範囲にあるプログラム可能な相互接続装
    置。
  9. 【請求項９】 請求項８記載の装置であって、前記導電
    性層がアルミニウムであるプログラム可能な相互接続装
    置。
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