KR0163800B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

실리콘 이산화물로 된 층과, 도핑되지 않은 폴리실리콘으로 된 층과, 도핑되지 않은 WSi2로 된 층과, 실리콘 이산화물이나 실리콘 질화물로된 최상부 층이 순서대로 쌓인 4개의 층들로 덮혀 있는 실리콘 기판으로 된 반제품을 형성한다. 이 4개의 충들을 패터닝하여, 제각기 4개의 층들을 포함하는 게이트 전극 구조물들을 제공한다. 이 반제품은 마스킹 층으로 덮여 있으며, 이 마스킹 층이 뚫려있는 부분을 통해 각 구조물의 최상부 층이 노출된다. 이어서 상부 층들을 제거하고, 한 그룹(제 2 그룹)의 구조물들은 마스크한 상태에서, 다른 그룹(제 1 그룹)의 게이트 전극 구조물들의 WSi2층들에 한 전도형의 이온들을 주입한 다음, 다시 이 제 1 그룹은 마스크한 상태에서 제 2 그룹의 WSi2층들에 다른 전도형의 이온들을 주입한다. 이렇게 하고 나면, 이 게이트 전극 구조물들 주변의 기판내에 도핑된 영역들이 형성된다.

Description

반도체 소자의 제조 방법
제1도 내지 제9도는 본 발명에 따른 MOS 소자들의 제조시 일련의 단계들에 있어서의 반제품을 도시하는, 반도체 반제품의 일부에 대한 개략적인 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 반제품 12 : 실리콘 기판
14 : P형 웰 16 : N형 웰
18 : 기판 표면 20, 20a : 게이트 산화물 층
22 : 필드 산화물 층 24, 24a : 폴리실리콘 층
26, 26a : 텅스텐 이규화물 층
28, 28a : 마스킹 재료(실리콘 이산화물 또는 실리콘 질화물) 층
29 : 포토마스크 30, 40 : 게이트 전극 구조물
42, 44 : 마스킹 층 50 : 포토레지스트 층
본 발명은 반도체 소자에 관한 것으로, 보다 상세히 설명하자면 도핑된 텅스텐 이규화물(tungsten disilicide)층들을 포함하는 반도체 소자들의 전극들을 제조하는 방법에 관한 것이다.
각종 형태의 반도체 소자들, 예를 들어 MOS 소자들은 도핑된 폴리실리콘 층들로부터 형성된 전극들을 포함한다. 폴리실리콘 층들 중 어떤 부분은 N형 불순물(impurity)들로 도핑되고, 다른 부분은 P형 불순물들로 도핑된다. 도펀트들은 폴리실리콘의 전기 전도도를 크게 증가시킨다. 이를 위한 종래 기술상의 한 방법은, 폴리실리콘으로 된 연속 층(continuous layer)을 형성하여, 이 층의 제 2 부분을 마스크한 상태에서 이 층의 제 1 부분에 한 형의 이온을 주입한 다음, 이 층의 제 2 부분의 마스크를 제거하고, 제 1 부분을 마스크한 상태에서 다른 형의 불순물 이온을 제 2 부분에 주입하는 것이다.
이 공정에서의 한 가지 문제점은, 특히 게이트 전극을 (반도체 기판의 표면상에 형성된) 얇은 산화물층에 제작할 때, 폴리실리콘 층은 완전히 도핑하되, 주입된 이온들이 하부 게이트 산화물 층내로는 침투되지 않도록 도핑 공증을 제어하는 것이 어렵다는 것이다.
이러한 문제를 해결하기 위한 방법은, 텅스텐 이규화물(WSi2) 층으로 폴리실리콘층을 덮은 상태에서, 각종 이온들을 WSi2층의 여러 부분에 선택적으로 주입하는 것이다. WSi2는 주입된 이온드레 대해 효과적인 장벽(barrier)으로서 작용하기 때문에, 고 에너지 및 고 이온 농도를 사용하여 비교적 많은 양의 이온들을 단시간내에 WSi2층에 주입가능하게 하면서도(이것은 공정 시간을 줄이는 데 바람직함), 이온들이 WSi2층 및 폴리실리콘층을 통해 하부의 게이트 산화물 층으로 침투되지 않게 한다. 이온 주입 공정이 끝난 후에는, WSi2층의 각 부분내에 있는 불순물들이 하부의 폴리실리콘 층으로 확산되도록 반도체 반제품을 어닐링하여 서로 다르게 도핑된 폴리실리콘 부분들을 형성한다. 이렇게 어닐링 공정을 주의깊에 제어함으로써, 도펀트들이 게이트 산화물 층내로는 침투되지 않게 하면서도 폴리실리콘 부분의 적절한 도핑을 행할 수 있다.
전술한 바와 같이, 여러 마스킹 층을 사용하여 WSi2층의 이온 주입을 선택적으로 행함으로써, WSi2의 여러 부분들을 제각기 도핑한다. 그런 후, 도핑 마스킹 층들을 제거하고, 새로운 마스킹 층을 제공하여 이온 주입 공정 동안 도핑되지 않은 WSi2층의 부분들이 노출되도록 패터닝한다. 이 새로운 마스크는, 도핑되지 않은 WSi2층의 노출 부분들을 선택적으로 에칭하여 제거하는 공정에서 에칭 마스크로서 사용된다. 이어서, 이렇게 패터닝된 WSi2층을 에칭 마스크로 하여 하부의 폴리실리콘 층을 선택적으로 패터닝하며, 다시, 이렇게 패터닝된 폴리실리콘 층을 에칭 마스크로 하여 하부의 게이트 산화물 층을 선택적으로 패터닝한다. 이 결과로 만들어진 패터닝된 구조물은 차후에 반도체 기판내에 형성될 MOS 소자의 게이트 전극 구조물이 된다.
그러나, 다른 문제가 있다. 전술한 WSi2층의 선택적 패터닝 단계에 앞서, N형 전도성과 P형 전도성의, 두 종류의 게이트 전극 구조물을 제공할 수 있도록 그 층의 여러 부분들을 서로 다른 전도형의 도펀트들로 도핑하였다. 패터닝 공정에 있어서, WSi2층을 관통하는 구멍(hole), 즉 개구부(opening)들을 형성하는 동안, 이 구멍들의 측면을 통해서 이전에 도핑되었던 WSi2층 부분이 노출된다. WSi2층의 에칭 특성은 도핑의 함수이며, (소정의 에칭 공정에서) P형으로 도핑된 WSi2는 N형으로 도핑된 WSi2와 약간 다른 에칭 특성을 갖는다. 따라서, 한 형으로 도핑된 WSi2에 대해 (최소 선폭 및 측면 외곽부에서) 최적으로 에칭되도록 에칭 파라미터를 선택한다면, 다른 형으로 도핑된 WSi2에 대해서는 최적으로 도핑되지 않는다. 그 결과, 적어도 한 그룹의 MOS 소자들이 최적의 구조 및 특성을 갖지 못하게 되어 반도체 소자들의 질이 저하될 것이다.
본 발명은 이러한 문제점을 해결한 것이다.
본 발명에 따르면, 반도체 기판을 먼저 형성한 후, 그 표면상에, 게이트 산화물로 된 제 1 층과, 폴리실리콘으로 된 제 2 층과, 텅스텐 이규화물로 된 제 3 층과, 마스킹 재료, 바람직하게는 실리콘 이산화물(silicon dioxide) 또는 실리콘 질화물(silicon nitride)로 된 제 4 층을 일련의 연속 층들로서 형성한다. WSi2층은 도핑되어 있지 않으며, WSi2를 먼저 도핑하지 않은 상태에서, 바람직하게는 알려져 있는 자체 정렬식 패터닝 공정(self-aligning patterning process)에 위해, 기판 표면상에 서로 간격을 두고 게이트 전극 구조물들을 형성할 수 있도록 상기 연속 층들을 패터닝한다. 각각의 게이트 전극 구조물은 열거한 4개의 층들을 포함하며, 게이트 구조물들 사이에서 기판 표면이 노출된다.
그리고 나서, 이 반제품의 전체 표면을 마스킹 층으로 덮은 다음, 게이트 구조물의 제 4 층의 표면 부분은 노출되도록 하고 반도체 반제품의 나머지 부분들상의 마스킹 층은 그대로 남도록 하기에 충분한 정도의 두께만큼만 마스킹 층을 에칭해서 제거한다. 그 다음, 노출된 각 게이트 구조물의 제 4 층을 에칭으로 제거하여 그 아래의 WSi2로 된 제 3 층의 표면을 노출시킨다. 그리고 나서, 제 2 그룹에 속한 게이트 구조물들의 노출된 WSi2층을 마스킹 층으로 덮은 상태에서, 제 1 그룹에 속한 게이트 구조물들의 WSi2층에 대한 전도형의 이온들을 주입한다.
이하, 도면을 참조하여 본 발명을 상세히 설명한다.
제1도는 MOS 소자의 제조에 통상적으로 사용되는 반도체 반제품(10)을 도시한 것이다. 이 반제품은 P형 웰, 즉 튜브(14)와 N형 웰, 즉 튜브(16)를 포함하는 실리콘 기판(12)을 포함한다. 기판(12)의 표면(18)은 실리콘 이산화물 층들(20, 22)로 덮혀 있다. 층(20)은, 예컨대 100Å 정도로 매우 얇으며, 완성된 반도체 소자에서 MOS 소자의 게이트 전극의 하부에 이 절연층이 형성되어 있게 된다. 층(22)은, 예컨대 5000Å 정도로 매우 두꺼우며, 기판(12)내에 형성된 서로 인접한 전기 소자들간에 전기적 절연을 제공할 수 있도록 이 필드 산화물 층(22)을, 표면(18)을 따라 형성한다.
산화물 층들(20, 22)은 도핑되지 않은 폴리실리콘으로 된 층(24)으로 덮히고, 이 층(24)은 다시 도핑되지 않은 텅스텐 이규화물(WSi2) 층(26)으로 덮힌다.
지금까지 설명한 정도의 반제품(10)은 알려진 공정 단계를 이용하여 만들어지는 통상적인 구조이다. 예컨대, 산화물 층들(20, 22)은 (각각의 층둘(20, 22)을 형성하기에 적당한 마스킹을 포함하는) 열 산화 고정(thermal oxidizing process)에 의해 형성될 수 있고, 폴리실리콘 층(24)은 저압 화학 기상 증착법(Low Pressure Chemical Vapor Deposition;LPCVD)에 의해 형성될 수 있으며, WSi2층(26)은 층(24)과 마찬가지 방법에 의해 형성되거나 스퍼터링(sputtering)에 의해 형성될 수 있다.
이 다음, 본 발명에 따르면, 반제품(10)을 약 1000∼2000Å 두께의 마스킹 재료, 예컨대, 실리콘 이산화물 또는 실리콘 질화물 층(28)으로 덮는다. 전술한 두 재료들에 대해 알려진 침착법, 예를 들면 플라즈마 보강 화학 기상 증착법(Plasma Enhanced Chemical Vapor Deposition;PECVD)을 사용할 수 있다.
그 다음, 기판(12)상의 여러 층들을 패터닝하여 제4도에 도시한 바와 같이 게이트 전극 구조물들(30, 40)을 형성한다. 도면에서는 2개의 구조물들(30, 40)만을 도시하였으나, 실제로는 많은 수의 이러한 구조들이 각 반제품 기판상에 제작될 수 있다.
게이트 전극 구조물의 형성 방법에 대한 상세한 설명은 여러 적합한 공정이 잘 알려져 있으므로 본 명세서에서는 설명하지 않는다. 그러나, 일예를 들어 간단히 살펴보면, 게이트 전극 구조믈은 알려진 건식 에칭 공정을 사용하여 제조될 수 있는데, 이 공정에서는, 먼저, 패터닝된 포토마스크(29)(제2도 참조)를 사용하여, 상부 층(28)을 선택적으로 에칭해서 최종적으로는 게이트 전극 구조물들(30, 40)로 되는 구조물(제4도 참조)의 상부 층(28a)들을 형성한다. 그리고 나서, 포토마스크(29)를 제거한 다음, 상부 층(28a)들을 에칭 마스크로 해서 하부의 WSi2층(26)을 패터닝하여, 게이트 전극 구조물들의 층(26a)들(제3도 참조)을 형성한다. 이어서, 형성된 WSi2(26a)들을 에칭 마스크로 해서 하부의 폴리실리콘 층(24)을 패터닝하여 층(24a)들(제4도 참조)로 형성한 후, 이 층(24a)들을 에칭 마스크로 해서 하부의 게이트 산화물 층(20)을 패터닝하여 층(20a)들을 형성한다. 필드 산화물 층(22)는 게이트 산화물 층(20)에 비해 두께가 두껍기 때문에, 게이트 산화물 층(20a)을 패터닝하는 동안 필드 산화물 층(22)은 마스크하지 않는다. 즉, 필드 산화물 층(22)의 실질적인 두께는 게이트 산화물 층(20)의 두께와 동일한 두께만큼이 에칭 제거된 후의 나머지 두께로 된다.
자체 정렬 특성을 포함하는 전술한 공정은 알려져 있는 것이다. 그러나, 중요한 점은 WSi2층(26)의 에칭 패터닝 동안, 이 층(26)을, 통상 사용하는 포토레지스트 재료로 된 마스크가 아니라 실리콘 이산화물 또는 실리콘 질화물로 된 마스킹층(28a)으로 덮는다는 것이다. 실리콘 질화물 및 실리콘 이산화물은 모두, WSi2층(26a)들에 있어서 최소 선폭 및 수직 측벽을 얻을 수 있다는 점에서, 종래의 포토레지스트 재료보다 더 좋은 에칭 마스킹을 제공한다.
본 발명에서의 다른 중요한 점은 WSi2층(26)(제2도 참조)을 에칭 패터닝하는 동안, WSi2층이 아직 도핑되지 않은 상태라는 것이다. 전술한 바와 같이, 종래 기술에서는, WSi2층이 먼저 도핑된 상태에서 기판 반제품사의 연속 층을 이루고 있다. 이것은, WSi2층이 이온들에 대한 장벽으로서 효과적으로 작용하기 때문에, WSi2층의 도핑을 다량의 이온들 및 고 주입 에너지를 이용하여 수행할 수 있다는 점에서 유리하다. 따라서, 이온의 주입이 매우 신속하게 이루어지므로, 공정 손실(expense of the process)을 상당히 줄일 수 있다. 또한, 이온이 하부의 게이트 산화물 층내로 침투할 위험성도 거의 없게 된다.
전술한 바와 같이 종래 기술의 문제점은, 나중에 행하는 WSi2층에 여러 종류의 도펀트들이 존재함으로 인하여 차후의 WSi2의 패터닝이 더욱 어렵게 된다는 것이다. 그러나, 본 발명에 따른 공정에 있어서는, WSi2층이 도핑되지 않은 상태에서 WSi2층(26)(제2도 참조)을 패터닝한다. 따라서, 패터닝된 층(26a)의 데피니선(definiton)이 향상될 수 있다. 반제품의 다른 부분에는 원하지 않는 도핑이 행해지지 않도록 방지하면서 패터닝된 층(26a)을 도핑할 수 있는 방법에 대해서 후술한다.
다음 단계에서(제5도 참조), 전체 반제품(10)을 마스킹 층(42)으로 덮는다. 만약 게이트 전극 구조물들(30, 40)의 상부 마스킹 층(28a)들의 재료가 실리콘 이산화물이면, 마스킹 층(42)의 바람직한 재료는 잘 알려진 포토레지스트, 예컨대, 쉬플레이, 제 513L 호(Shipley, No.513L)이다. 만약 상부 층(28a)들이 실리콘 질화물로 되어 있다면, 마스킹 층(42)은 전술한 포토레지스트나 유리, 예컨대 실리콘 질화물층이 사용될 수 있다. 어느 경우이든지, 마스킹 층(42)은, 바람직하게는, 알려진 스핀 온(spin-on) 공정에 의해 제공된다.
제5도에 도시한 바와 같이, 마스킹 층(42)의 두께는 게이트 전극 구조물 상에서보다 게이트 전극 구조물(30)과 게이트 전극 구조물(40) 사이의 기판 표면 영역상에서 훨씬 더 두껍다. 이것은, 반제품 표면상에 홈이 있으면 스펀 온(spun-on) 유체(예를 들면, SiO2분말을 적합한 바인더로 혼합한 것)들이 적어도 부분적으로나마 이 구멍을 메워서 비교적 평평한 상부 표면을 갖는 층을 형성하는 스핀 온 공정에 의해 자연스럽게 이루어진다.
그리고 나서(제6도 참조), 마스킹 층(42)을 부분적으로 에칭하여 게이트 전극 구조물들(30, 40)의 상부 층(28a)들의 상부 표면 부분들을 노출시킨다. 이것은, 자체 중단성(self-stopping)을 갖는 알려진 반응성 이온 에칭 공정을 이용하여 수행되는 것이 바람직하다. 즉, 에칭 공정 동안, 반제품을 둘러싸고 있는 플라즈마 조성을 모니터하면서 상부 층(28a)들의 노출된 표면 부분들을 에칭하기 시작해서 실리콘 산화물 또는 실리콘 질화물이 처음으로 감지될 때, 공정을 중단한다. 이 공정은 매우 민감하여 상부 층(28a)들은 거의 에칭되지 않는다.
그 후(제7도 참조), 상부 층(28a)들을 완전헤 제거한다. 실리콘 이산화물로 된 상부 층(28a)대해서는, 예컨대 물과 HF를 100:1의 비율로 혼합하여 희석한 플루오르화 수소 에칭제를 사용해서, 선택적으로 에칭하는 것이 바람직하다. 실리콘 질화물의 상부 층(28a)들에 대해서는 고온(에컨대, 165℃)의 인산(phosphoric acid(H2PO4))을 사용하여 에칭하는 것이 바람직하다. 또한, 이 두 재료들은 알려진 플라즈마 반응성 이온 에칭에 의해서도 선택적으로 에칭될 수 있다.
만약 마스킹 층(42)이 포토레지스트 재료로 되어 있으면, 다음 단계는, 예컨대 비산화성 분위기(non-oxidizing atmostphere)하에서 150℃의 온도로 포토레지스트 층(42)을 베이크(bake)하여 경화시키는 반제품 가열 단계이다. 이러한 포토레지스트 층의 경화 단계는 알려져 있는 것으로서, 상기 포토레지스트 층이 에칭제에 의한 제거에 더욱 잘 견뎌낼 수 있도록 함으로써, 이 경화된 층을 패터닝하지 않고도 겹쳐져 있는 포토레지스트 층들을 선택적으로 패터닝할 수 있게 한다.
만약 마스킹 층(42)이 스펀 온 유리로 되어 있으면, 이러한 베이킹 단계를 따로 수행할 필요가 없다.
그 후, 제8도에서 도시한 것처럼, 다음 단계는 포토레지스트, 예컨대 전술한 쉬플레이 제 513L 호로 된 하나의 연속 층으로 전체 반제품을 덮고, 이 연속 층을 패터닝하여 마스킹 층(44)을 형성하는 것이다. 층(44)은, 전극 구조물(30)은 덮고 있지만, 다른 게이트 전극 구조물(40)의 WSi2층(26a)은 노출시킨다. 전술한 바와 같이, 경화된 포토레지스터나 스펀 온 유리 중 한 재료로 된 마스킹 층(42)이 포토레지스트 층(44)의 선택적으로 에칭된 부분 아래의 적소에 남게 된다.
그리고 나서, 또한 제8도를 참조하면, 게이트 전극 구조물(40)의 노출된 WSi2층에 N형 이온을 주입하기 위해, 반제품에 N 전도형 이온들, 예를 들면 비소(arsenic)로 된 이온빔을, 예를 들면 5×1015/㎠이 양 및 40KeV의 주입 에너지로 조사한다. 이 이온들은 WSi2층(26a)을 완전히 관통하지 못하므로 하부의 폴리실리콘 층(24a)내로 침투하지 못한다. 또한, 이 이온들은 층(42)을 관통하지 못하므로 기판(12)내로 침투하지 못한다. 이와 유사하게, 상부의 포토레지스트 층(44) 덕분에 이 이온들이 게이트 전극 구조물(30)의 WSi2층(26a)내로 침투하지 못한다.
그 후, 제8도에 도시한 최상부 마스킹 층(44)을 제거하고, 게이트 전극 구조물(40)의 이온 주입된 WSi2층(26a)은 덮고 있으나 게이트 전극 구조물(30)의 WSi2층(26a)은 노출시키는 마스킹 층으로 대체한다. 이 단계는, 특정한 게이트 전극 구조물들이 덮혀 있는지 노출되어 있는지를 제외하고는 그 반제품이 제8도에 정확히 도시되어 있으므로 기술하지 않는다.
그리고 나서, 이번에는 P 전도형 이온들, 예컨대 붕소(boron)로 된 이온빔을 5×101/5㎠의 양 및 10KeV의 주입 에너지로 반제품에 조사한다. N형 이온과 마찬가지로, P형 이온도 노출된 WSi2층(26a)내로만 침투하며, 하부의 폴리실리콘 층(24a) 또는 실리콘 기판(12)내로는 침투하지 않는다.
공정상 이 시점에서, WSi2층(26)을 도핑되지 않은 상태로 패터닝하므로, 전술한 종래 기술에서보다 더 나은 패터닝 결과를 얻을 수 있다. 또한, 패터닝이 끝난 후, 여전히 기판(12)의 원하지 않는 부분들내로 이온이 침투되지 않도록 하면서, 이온들을 WSi2층에 주입한다. 또한, 사용된 이온량 및 이온 에너지는 종래 기술에 사용된 것과 비등하므로, 이온 주입을 수행하는 데 추가 경비가 소요되지는 않는다.
전술한 바와 같이, WSi2층(26a)들의 이온 주입 동안, 이온들이 기판(12)내로 침투하지는 않는다. 그러나, 제조중인 MOS 소자들의 소스 및 드레인 영역들을 형성하기 위해서는, 이온을 기판내로 침투시킬 필요가 있다. 이것은, WSi2층(26a)에 이온을 주입하는 동안 소스 및 드레인 영역들을 동시에 형성하는 단계를 포함하는 종래의 공정 기법을 사용하여 수행될 수 있다. 이제, 소스 및 드레인 영역을 형성하는 바람직한 방법에 대하여 후술한다.
제9도는 일련의 공정이 종결되었을 때의 반제품을 도시하는데, 이전에 사용되었던 모든 마스킹 층이 제거되고, 반제품은 포토레지스트로 패터닝된 층(50)으로 덮혀 있다. 층(50)은 게이트 전극 구조물(40) 및 이 전극 구조물(40) 주변의 기판 표면(18) 부분들을 노출시킨 상태로 있다.
다음으로, N형 이온(예를 들면, 비소)들을 노출된 표면 부분에 주입하여 게이트 전극 구조물(40)의 양쪽에 도핑된 영역들(52, 54)을 형성한다. 이 이온들은 5×1015/㎠의 양 및 10KeV의 주입 에너지로 주입되었다. 영역들(52, 54)을 도핑하는 동안, 게이트 전극 구조물(40)의 WSi2층(26a)내에 N형 이온들이 주입된다. 이것은 단지 이전에 주입된 N형 이온의 양을 증가시킬 뿐이다.
다음에, 주입된 이온들을 확산시키기 위해 875℃의 온도에서 약 30분 동안 반제품을 가열한다. WSi2층(26a)내의 이온들이 하부의 폴리실리콘 층(24a)내로 확산되어 층(24)을 N형 전도성으로 도핑한다. 기판(12)내로 주입된 이온들은 게이트 전극 구조물(40) 아래에서 측방향으로 확산하여, NMOS 트랜지스터의 소스 및 드레인 영역을 형성한다.
다음에, 게이트 전극 구조물(40) 및 이 주변이 소스 및 드레인 영역은 덮고 있지만 다른 게이트 전극 구조물(30) 및 그 주변의 기판 표면(28) 부분들은 노출시키는 마스킹 층을 사용하여 제9도에 도시한 공정을 반복한다.
다음에, P형 이온들, 예컨대 BF2를 5×1015/㎠의 양 및 10KeV의 에너지로 주입한 후, 반제품을 다시 850℃에서 20분 동안 가열하여, 게이트 전극 구조물의 폴리실리콘 층(24a)을 P형 전도성으로 도핑하고, PMOS 트랜지스터의 P형 전도성의 소스 및 드레인 영역을 형성한다.
PMOS 트랜지스터를 형성하기 위해 붕소 이온들의 확산 공정 동안 사용한 온도는 NMOS 트랜지스터를 형성하는 데 사용한 온도보다 훨씬 낮기 때문에, 붕소 이온의 확산 동안 부가적인 비소 이온의 확산은 거의 일어나지 않는다.
제8도 및 제9도에 도시한 방법의 특징은, 각 형태의 MOS 트랜지스터 제조시, 한 이온 주입이 WSi2층을 도핑하는 데 사용되고, 다른 이온 주입이 소스 및 드레인 영역을 형성하는 데 사용된다는 것이다. 이것의 장점은 소스 및 드레인 영역의 도핑 파라미터들을 WSi2층에 사용한 것과 무관하게 선택할 수 있으므로, 소스 및 드레인 영역들의 파라미터(예컨대, 치수 및 전도성)들이 최적화될 수 있다는 것이다. 이것은 소스 및 드레인 영역이 매우 얕아야 할 경우 특히 유용하다. 이 경우, WSi2층을 알맞게 도핑하기에는 불충분한 비교적 낮은 이온 주입 에너지가 요구된다.

Claims (15)

  1. 반도체 소자를 제조하는 방법에 있어서, 반도체 기판상에 층 번호의 순서대로, 즉, 반도페 기판상의 유전성 재료(dielctric material)로 된 제 1 층, 도핑되지 않은 폴리실리콘(polysilicon)으로 된 제 2 층, 도핑되지 않은 텅스텐 이규화물(tungsten disilicide)로 된 제 3 층, 상기 제 3 층에 대해 선택적으로 에칭가능한 재료로 된 제 4 층을 포함하는 제 1 게이트 전극 구조물(first gate electrode structure)을 형성하는 단계와, 상기 구조물 주변의 상기 기판 표면 부분들을 제 1 마스킹 층(first masking layer)으로 덮은 단계와, 상기 제 1 마스킹 층을 관통하여, 상기 제 4 층의 상부 표면은 선택적으로 노출시키되 상기 주변의 기판 표면 부분들은 노출시키지 않은 제 1 개구부(first opening)를 제공하는 단계와, 상기 제 1 개구부를 통하여, 상기 제 4 층을 선택적으로 제거함으로써, 상기 텅스텐 이규화물로된 제 3 층의 상부 표면을 선택적으로 노출시키는 단계와, 제 1 이온 주입 단계로서, 이온들이 상기 제 3 층으로는 주입되지만 상기 주변의 기판 표면 부분들에는 주입되지 않도록 하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 제 1 마스킹 층은 상기 주변의 기판 표면 부분들을 덮고 있는 곳에서보다 상기 제 1 구조물을 덮고 있는 곳에서 더 얇으며, 상기 제 1 마스킹 층의 노출된 표면 부분들을 계속적으로 제거하는 단계와, 상기 제 4 층의 상부 표면이 노출되면 상기 제거 공정을 중단하는 단계를 포함하는 반도체 소자 제조 방법.
  3. 제2항에 있어서, 상기 제 1 구조물은 상기 주변의 기판 표면 부분보다 위쪽으로 돌출되어 있으며, 처음에 상기 제 1 마스킹 층을 업 공정(spin-up process)의 유체로서 제공하여 상기 제 1 마스킹 층이 상기와 같이 두께가 다른 부분들을 갖도록 하는 단계를 포함하는 반도체 소자 제조 방법.
  4. 제3항에 있어서, 상기 제 1 마스킹 층은 포토레지스트(photoresist)와 유리(glass) 중 한 재료로 이루어진 반도체 소자 제조 방법.
  5. 제4항에 있어서, 반응성 이온 에칭 공정(reactive ion etching process)에 의해 상기 제 1 마스킹 층을 부분적으로 제거하여 상기 제 4 층을 노출시키는 단계를 포함하는 반도체 소자 제조 방법.
  6. 제5항에 있어서, 상기 제 1 마스킹 층은 상기 포토레지스트로 이루어지고, 상기 제 4 층은 실리콘 이산화물(silicon dioxide)로 이루어지며, 상기 반응성 이온 에칭 공정에서 사용되는 플라즈마(plasma)를 모니터하는 단계와, 상기 플라즈마에서 실리콘 이산화물이 검출되면 상기 공정을 중단하는 단계를 포함하는 반도체 소자 제조 방법.
  7. 제5항에 있어서, 상기 제 4 층은 실리콘 질화물(silicon nitride)로 이루어지며, 상기 반응성 이온 에칭 공정에서 사용되는 플라즈마를 모니터하는 단계와, 상기 플라즈마에서 실리콘 질화물이 검출되면 상기 공정을 중단하는 단계를 포함하는 반도체 소자 제조 방법.
  8. 제1항에 있어서, 상기 제 4 층은 실리콘 이산화물로 이루어지며, 희석된 플루오르화 수소산 에칭제(dilute hydrofluoric acid echant)를 사용하여 상기 제 4 층을 선택적으로 제거하는 단계를 포함하는 반도체 소자 제조 방법.
  9. 제1항에 있어서, 상기 제 4 층은 실리콘 질화물로 이루어지며, 고온 인산 에칭제(hot phosphoric etchant)를 사용하여 상기 제 4 층을 선택적으로 제거하는 단계를 포함하는 반도체 소자 제조 방법.
  10. 제1항에 있어서, 상기 기판 표면상에, 상기 제 1 구조물과 사이를 두고, 상기 제 1 구조물과 동일한 제 2 구조물을 형성하는 단계와, 상기 제 1 마스킹 층을 제 2 마스킹 층으로 덮는 단계와, 상기 제 2 마스킹 층을 관통하여, 상기 제 1 마스킹 층 중, 상기 제 1 전극 구조물을 덮고 있는 부분을 선택적으로 노출시키는 제 2 개구부를 제공하는 단계와, 상기 제 1 개구부가 상기 제 1 마스킹 층의 상기 부분을 관통하여 형성되는 단계를 포함하는 반도체 소자 제조 방법.
  11. 제10항에 있어서, 상기 제 2 마스킹 층을 제공하기 전에, 상기 제 1 구조물과 제 2 구조물과 상기 기판 표면 중 상기 구조물들 사이의 기판 표면을 상기 제 1 마스킹 층으로 덮는 단계와, 상기 제 1 마스킹 층을 관통하여 상기 제 2 구조물의 제 4 층의 상부 표면을 선택적으로 노출시키는 제 3 개구부를 제공하는 단계와, 상기 제 3 개구부를 통해서 상기 제 2 구조물의 상기 제 4 층을 선택적으로 제거함으로써 상기 제 2 구조물의 제 3 층의 상부 표면을 노출시키는 단계와, 상기 제 2 구조물의 상기 제 3 층과 상기 구조물들 사이의 기판 표면은 상기 제 2 마스킹 층으로 덮은 상태에서, 상기 제 1 구조물의 상기 제 3 층에 이온들을 주입하는 상기 제 1 이온 주입 단계를 수행하는 단계를 포함하는 반도체 소자 제조 방법.
  12. 제11항에 있어서, 상기 제 1 이온 주입 단계 후, 상기 제 1 구조물의 상기 제 3 층은 제 3 마스킹 층으로 덮은 상태에서, 상기 제 2 구조물의 상기 제 3 층에 이온들을 주입하는 제 2 이온 주입 단계를 수행하는 단계를 포함하는 반도체 소자 제조 방법.
  13. 제10항에 있어서, 상기 제 1 및 제 2 마스킹 층들은 포토레지스트 재료로 되어 있으며, 상기 제 1 마스킹 층을 상기 제 2 마스킹 층으로 덮기 전에, 상기 제 1 마스킹층을 가열하여 경화시키는 단계를 포함하는 반도체 소자 제조 방법.
  14. 제12항에 있어서, 상기 제 1 및 제 2 이온 주입 단계들을 수행하기 전에, 상기 주변의 기판 표면 부분들에 이온들을 주입하여 상기 제 1 및 제 2 구조물들 아래의 기판내에 도핑된 영역들을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  15. 제10항에 있어서, 상기 제 1 및 제 2 구조물 형성 단계는, 상기 표면상에 상기 제 1 내지 제 4 층들을 연속 층들의 형태로 선택적으로 침착(deposit)하는 단계를 포함하되, 상기 제 4 연속 층은 실리콘 이산화물과 실리콘 질화물 중 선택된 한 재료로 이루어져 있으며, 상기 제 4 연속 층을 에칭 마스크로 덮은 다음 상기 제 4 연속 층을 선택적으로 에칭하여 상기 제 1 및 제 2 구조물들의 상기 제 4 층들을 형성하고, 상기 제 3 내지 상기 제 1 연속 층들을 계속적으로 에칭해서, 일련의 에칭 공정들에 의하여 상기 구조물들의 상기 제 3 내지 제 1 층을 형성하는-여기서, 상기 형성된 층들은 제각기 그 층의 바로 아래에 놓인 층을 형성할 때 에칭 마스크로서 사용됨-반도체 소자 제조 방법.
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