KR950012603A - 반도체 소자 제조 방법 - Google Patents
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Abstract
4개의 연속적인 층 즉, 이산화 실리콘(silicon dioxide)층, 도핑되지 않은 폴리실리콘(undoped polysilicon)층, 도핑되지 않은 WSi2(undoped WSi2)층 및 질화 실리콘 또는 이산화 실리콘의 상부 층으로 덮인 실리콘 실리콘 기판을 포함하는 반제춤(workpiece)을 형성한다. 이들 4개의 층은 그들 4개의 층을 제각기 포함한 게이트 전극 구조(gate eletrode structure)를 제공하도록 패턴화된다. 반제품을 마스킹 층으로 덮고, 각 구조의 상부 층을 마스킹 층을 통하여 노출시킨다. 그 후 상부 층을 제거하고, 제1전동형 이온(ions of one conductivity type)을 제 2게이트 전극 구조의 다른 그룹이 마스킹된 상태에서 제1게이트 전극 구조 그룹의 WSi2층 내로 주입하며, 제2전도형의 이온(ions of one conductivity type)을 제1그룹이 마스킹된 상태에서 제2그룹의 WSi2층내로 주입한다. 그 후 도핑된 영역을 게이트 전극 구조에 인접한 기판내에 형성한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1내지 9도는 본 발명에 따른 MOS 소자 제조의 연속적인 공정에서 나타나는 반도체 반제품의 일부분(a portion of a semiconductor workpiece)에 대한 개략도 및 단면도.
Claims (15)
- 반도체 기판의 표면상에 순서적으로 절연 재료의 제1층과, 도핑되지 않은 폴리실리콘(undoped polysilicon)의 제2층과 도핑되지 않은 텅스텐 디실리사이드(undoped tungsten disilicide)의 제3층 및 상기 제3층에 대해 선택적으로 에칭(etching)될 수 있는 재료의 제4층을 포함하는 제1구조를 형성하는 단계와, 상기 구조와 이것에 인접하는 기판 표면 부분을 제1마스킹 층으로 덮는 단계와, 상기 제4층의 상부 표면의 선택적인 노출을 위해 상기 제1마스킹 층을 관통하는 제1구멍을 제공하는 단계와, 상기 구멍을 통해 상기 제4층을 선택적으로 제거하여 텅스텐 디실리사이드의 제3층의 상부 표면을 노출시키는 단계와 제1이온 주입을 통해 상기 제3층내로 이온을 주입하는 단계를 포함하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 제1구조를 덮는 상기 제1마스킹 층은 상기 인접한 기판 표면 부분을 덮는 제1마스킹 층보다 더 얇으며, 상기 방법은 상기 마스킹 층의 노출된 표면 부분들을 연속적으로 제거하는 단계와 상기 제4층의 상부 표면이 노출되었을 때, 상기 제거 동작을 중단하는 단계를 포함하는 반도체 소자 제조 방법.
- 제2항에 있어서, 상기 제1구조는 상기 인접한 기판 표면부분으로부터 위쪽으로부터 확장되며, 상기 방법은 상기 제1마스킹 층을 초기에 스핀-업 공정(spin-up process)의 유체로서 제공하여 상기 제1층이 상기 여러 두께의 부분을 갖게 하는 단계를 포함하는 반도체 소자 제조 방법.
- 제3항에 있어서, 상기 제1마스킹 층은 포토레지스터(photoresist)및 유리 중의 하나를 포함하는 반도체 소자 제조 방법.
- 제4항에 있어서, 반응성 이온 에칭 공정(reactionion etching process)에 의해 상기 제4층을 노출시키기 위해서 상기 제1층을 부분적으로 제거하는 단계를 포함하는 반도체 소자 제조 방법.
- 제5항에 있어서, 상기 제1마스킹 층은 상기 포토레지스터로 이루어지며, 상기 제4층은 이산화실리콘으로 이루어지고, 상기 방법은 상기 반응성 이온 에칭 공정에서 사용되는 플라즈마(plasma)를 모니터링하는 단계와, 상기 플라즈마에서 이산화 실리콘이 감지되었을 때 상기 반응성 이온 에칭 공정을 중단하는 단계를 포함하는 반도체 소자 제조 방법.
- 제5항에 있어서, 상기 제4층은 질화 실리콘으로 이루어지고, 상기 방법은 상기 반응성 이온 공정에서 사용되는 플라즈마를 모니터링하는 단계와, 상기 플라즈마에서 질화 실리콘이 감지되었을 때, 상기 반응성 이온 에칭 공정을 중단하는 단계를 포함하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 제4층은 이산화 실리콘으로 이루어지고, 상기 방법은 희석된 플루오르화 산 에칭제(dilute hydrofluoric acid etchant)를 사용하여 상기 제4층을 선택적으로 제거하는 단계를 포함하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 제4층은 질화 실리콘으로 이루어지고, 상기 방법은 고온의 인산 에칭제를 사용하여 제4층을 선택적으로 제거하는 단계를 포함하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 방법은 상기 기판 표면 상에 상기 동일한 제2구조를 제1구조와 간격을 두고 형성하는 단계와, 제2마스킹 층으로 상기 제1마스킹 층을 덮는 단계와, 제2마스킹 층으로 상기 제1마스킹 층을 덮는 단계와, 상기 제1전극 구조상에 놓인 상기 제1마스킹 층의 부분을 선택적으로 노출시키기 위해 상기 제2마스킹 층을 관통하는 제2구멍을 제공하는 단계를 포함하고, 상기 제1구멍은 상기 제1마스킹 층의 상기 부분을 관통하는 제공하는 단계를 포함하고, 상기 제1구멍은 상기 제1마스킹 층의 상기 부분을 관통하는 반도체 소자 제조 방법.
- 제10항에 있어서, 상기 제2마스킹 층을 제공하기에 앞서, 제1마스킹 층으로 상기 제1,2구조 및 이들 구조간의 기판 표면을 덮는 단계와, 상기 제2구조의 제4층의 상부표면을 선택적으로 노출시키기 위해 상기 제1마스킹 층을 관통하는 제3구멍을 제공하는 단계와, 상기 제3구멍을 통하여 상기 제2구조의 상기 제4층을 선택적으로 제거하여 상기 제2구조의 제3층의 상부 표면을 노출시키는 단계와, 상기 제2구조의 제3층 및 상기 구조들 사이의 기판 표면을 상기 제2마스킹 층으로 덮은 상태에서 상기 제1이온 주입을 수행하여 상기 제1구조의 상기 제3층으로 이온을 주입하는 단계를 포함하는 반도체 소자 제조 방법.
- 제11항에 있어서, 상기 제1이온 주입이 끝난 후, 상기 제1구조의 상기 제3층을 제3마스킹 층으로 덮은 상태에서 제2이온 주입을 행하여 상기 제2구조의 상기 제3층으로 이온을 주입하는 단계를 포함하는 반도체 소자 제조 방법.
- 제10항에 있어서, 상기 제1,2마스킹 층은 포토레지스터 물질이며, 상기 방법은 상기 제2마스킹 층으로 제1마스킹 층을 덮기에 앞서, 상기 제1층을 가열하여 경화(hardening)시키는 단계를 포함하는 반도체 소자 제조 방법.
- 제12항에 있어서, 상기 제1,2이온 주입의 수행 후, 상기 제1,2구조 아래의 상기 기판내의 도핑된 부분을 형성하기 위해 상기 인접한 기판 표면으로의 이온주입을 수행하는 단계를 포함하는 반도체 소자 제조 방법.
- 제10항에 있어서, 상기 제1,2구조 형성단계는 상기 기판상에 연속층의 형태로 상기 제1내지 제4층을 연속적으로 침착시키는 단계와, 상기 제4연속층을 에칭마스크(etching mask)로 덮는 단계와, 상기 제4연속층을 선택적으로 에칭하여 상기 제1,2구조의 상기 제4층을 형성하는 단계와, 연속적인 에칭 공정에서 상기 제3내지 제1층을 형성하는 단계를 포함하며, 상기 제4연속층은 이산화실리콘 및 질화 실리콘으로부터 선택된 물질이고, 상기 형성된 층들의 각각은 바로 아래에 있는 층을 형성할 때 에칭 마스크로서 사용되는 반도체 소자 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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