KR950034746A - 부유 게이트를 사용한 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

EPROM반도체 기억장치의 제조방법으로서 미세한 크기로 셀영역의 콘택부위를 형성하여 셀이 차지하는 면적을 감소시키도록, 기판에 절연층을 형성한 후 플로팅게이트 형성을 위한 제1폴리실리콘층 형성 단계; 제1폴리실리콘층 패턴 사이에 절연 측벽스페이서를 형성하는 단계; 제1의 폴리실리콘층 상에 유전층을 형성하는 단계; 콘트롤 게이트와 주변회로의 MOS소자의 게이트 전극을 위한 제2폴리실리콘층, 이 위에 제1절연층을 형성하여 패터닝하는 단계; 에칭하여 플로팅게이트 형성하는 단계; 기판 전면에 제2절연층을 도포하고 셀영역과 주변회로부의 콘택형성영역을 제외한 영역을 덮는 포토레지스트 패턴을 형성하여 노출된 영역의 제2절연층을 건식식각 방법으로 에칭하여 셀영역의 게이트 측벽 절연스페이서에 의한 콘택영역과 마스크 패턴에 의한 주변회로부의 콘택영역을 형성하는 단계로 이루어진다.

Description

부유 게이트를 사용한 반도체 소자 및 그 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도(a) 내지 제2도(h)는 본 발명에 따른 부유 폴리 게이트를 사용한 반도체 소자, 특히 비휘발성 반도체 기억 장치의 셀 및 주변회로의 반도체 소자를 형성하는 공정수순을 보인 공정도이다.

Claims (16)

  1. 반도체 기판에 절연층을 형성시킨 후 게이트 재료를 도포하는 단계; 제1절연층을 형성하는 단계; 포토레지스트를 게이트와 더미부분을 남기고 제1절연층과 게이트 재료를 에치하는 단계; 제2절연층을 도포하는 단계; 포토레지스트를 사용하지 않고 제2절연층을 비등방성 에치하는 단계; 게이트 위에 직접 콘택을 형성하고자 할 때는 포토레지스트로 게이트 위의 콘택영역을 형성시키는 단계; 배선층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항에 있어서, 제1절연층 위에 포토레지스트를 남길때 게이트가 될 부부과, 콘택이 형성되어져야 할 게이트 사이는 게이트 가장자리로부터 제2절연층 두께의 2배에 콘택크기만큼 더해진 길이보다 작은 영역과, 콘택이 형성되지 않는 영역은 게이트 가장자리로부터 제2절연층두께의 두배 미만만큼 떨어진 부분에 포토레지스트를 남기는 반도체 소자 제조방법.
  3. 제1항에 있어서, 포토레지스트를 사용하지 않고 제2절연층을 비등방성 에치할때, 반도체 기판 위에 남아있는 제2절연층 두께에서부터 제1절연층두께 더하기 제2절연층 두께까지 사이의 두께만큼 에치하는 반도체 소자 제조방법.
  4. 제1항에 있어서, 게이트에 콘택을 형성하고자 할때는, 제1절연층과 제2절연층을 합한 두께에서 제1항의 제2절연층을 비등방성 에치한 두께를 뺀 두께 이상으로 에치하는 반도체 소자 제조방법.
  5. 제1항에 있어서, 제2절연층의 두께는 최소 게이트 간격의 ½두께로 하는 것이 특징인 반도체 소자 제조방법.
  6. 부유게이트를 사용한 반도체 소자로서 비휘발성 반도체 기억장치의 메모리 셀 형성부위인 셀영역과, 주변회로 형성부위인 주변회로부가 마련된 반도체 기판에 절연층을 형성한 후에 셀소자의 부유게이트를 형성하도록 셀 영역에 제1의 폴리실리콘층을 형성하는 단계; 제1의 폴리실리콘층 패턴 사이를 절연층으로 채우도록 절연측벽스페이서를 형성하는 단계; 제1의 폴리실리콘층상에 절연막을 형성하여 유전층을 형성하는 단계; 메모리 셀에 대해서는 콘트롤 게이트가 되도록 하고 주변회로부에 형성되는 MOS소자에 대해서는 게이트 전극이 되도록 기판 전면에 제2의 폴리실리콘층 및 이 위에 제1이 절연층을 형성하여 시진식각방법으로 패터닝하는 단계;주변회로부를 포토레지스트막으로 마스킹하고 셀영역의 드러난 유전층의 부분을 에칭하여 제거하고, 상기 포포레지스터막과 콘트롤게이트상의 제1절연층을 에치 베리어로 하여 드러난 제1폴리실리콘층을 에칭하여 제거하므로서 부유 게이트를 형성하는 단계; 상기 포토레지스트막은 제거하고 기판 전면에 걸쳐 제2의 절연층을 도포하고 셀영역과 주변회로부의 콘택형성영역을 제외한 영역을 덮는 포토레지스트 패턴을 형성하여 노출된 영역의 제2절연층을 건식식각 방법으로 에칭하여 셀영역의 게이트 측벽 절연스페이서에 의한 콘택영역과 마스크 패턴에 의한 주변회로부의 콘택영역이 형성되는 단계; 콘택영역에 배선층을 형성하는 단계로 이루어지는 것을 특징으로 하는 부유 게이트를 사용한 반도체 소자의 형성방법.
  7. 제6항에 있어서, 상기 제1폴리실리콘층 형성후에 주변회로부 위에 포토레지스트를 코팅하여 셀영역에 대해서 불순물, 이온 주입 단계를 추가하는 것을 특징으로 하는 부유 게이트를 사용한 반도체 소자의 형성방법.
  8. 제6항에 있어서, 상기 제1폴리실리콘 절연스페이서에 의한 콘택영역과 마스크 패턴에 의한 주변회로부의 콘택영역이 형성되는 단계; 콘택영역에 배선층을 형성하는 단계로 이루어지는 것을 특징으로 하는 부유 게이트를 사용한 반도체 소자의 형성방법.
  9. 제6항에 있어서, 상기 제1폴리실리콘층 형성후에 주변회로부 위에 포토레지스트를 코팅하여 셀영역에 대해서 불순물 이온 주입 단계를 추가하는 것을 특징으로 하는 부유 게이트를 사용한 반도체 소자의 형성방법.
  10. 제6항에 있어서, 상기 제1폴리실리콘층 패턴 사이를 상기 절연층으로 채우는 측벽스페이서 형성공정은화학 기상 증착(CVD)방법으로 절연층을 기판 전면에 걸쳐 형성한 후 비동방성 식각방법으로 형성되는 것을특징으로 하는 부유 폴리 게이트를 사용한 반도체 소자의 형성방법.
  11. 제8항에 있어서, 상기 절연층은 SiO2또는 Si3N4으로 형성되는 것을 특징으로 하는 부유 폴리게이트를 사용한 반도체 소자의 형성방법.
  12. 제8항에 있어서, 상기 CVD절연막의 두께는 제1폴리실리콘층간 간격의 ½이상으로 형성되는 것을 특징으로 하는 부유 폴리게이트를 사용한 반도체 소자의 형성방법.
  13. 제6항에 있어서, 상기 제2의 폴리실리콘층상에 제1의 절연층은 화학기상증착방법으로 형성되는 절연층인 것을 특징으로 하는 부유 폴리게이트를 사용한 반도체 소자의 형성방법.
  14. 제6항에 있어서, 상기 제2의 폴리실리콘의 패턴은 콘택이 열리게 하고 싶은 곳에서는 콘택크기와 제2절연층 두께를 합한 길이 이상 떨어져 있고 콘택이 열리지 않게 하고 싶은 곳은 제2절연층 두께의 2배보다 좁게 되어 있는 것이 특징인 반도체 소자 제조방법.
  15. 제6항에 있어서, 제2절연층을 비등방성 식각하기 전에 제2절연층의 열처리를 하지 않고 식각한 후에 열처리를 하는 것일 특징인 반도체 소자 제조방법.
  16. 제6항에 있어서, 제2절연막 식각시에 포토레지스트를 입힐때 셀 영역에는 아무런 패턴이 없이 모두 열려있어 자기정열이 되도록 하는 것이 특징인 반도체 소자 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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