KR0155581B1 - 부유 게이트를 사용한 반도체 소자 및 그 형성 방법 - Google Patents

부유 게이트를 사용한 반도체 소자 및 그 형성 방법

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KR0155581B1 KR1019940010201A KR19940010201A KR0155581B1 KR 0155581 B1 KR0155581 B1 KR 0155581B1 KR 1019940010201 A KR1019940010201 A KR 1019940010201A KR 19940010201 A KR19940010201 A KR 19940010201A KR 0155581 B1 KR0155581 B1 KR 0155581B1
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Abstract

EPROM반도체 기억장치의 제조방법으로서 미세한 크기로 셀영역의 콘택부위를 형성하여 셀이 차지하는 면적을 감소시키도록, 기판에 절연층을 형성한 후 플로팅게이트 형성을 위한 제1폴리실리콘층 형성 단계; 제1폴리실리콘층 패턴사이에 절연 측벽스페이서를 형성하는 단계; 제1의 폴리실리콘층 상에 유전층을 형성하는 단계; 콘트롤 게이트와 주변회로의 MOS소자의 게이트 전극을 위한 제2폴리실리콘층, 이 위에 제1절연층을 형성하여 패터닝하는 단계; 에칭하여 플로팅게이트 형성하는 단계; 기판 전면에 제2절연층을 도포하고 셀영역과 주변회로부의 콘택형성영역을 제외한 영역을 덮는 포토레지스트 패턴을 형성하여 노출된 영역의 제2절연층을 건식식각 방법으로 에칭하여 셀영역의 게이트 측벽 절연스페이서에 의한 콘택영역과 마스크 패턴에 의한 주변회로부의 콘택영역을 형성하는 단계로 이루어진다.

Description

부유 게이트를 사용한 반도체 소자 및 그 형성 방법
제1도(a) 내지 제1도(h)는 종래의 부유 폴리 게이트를 사용한 반도체 소자, 특히 비휘발성 반도체 기억 장치의 셀 및 주변회로의 반도체 소자를 형성하는 공정수순을 보인 공정도.
제2도(a) 내지 제2도(h)는 본 발명에 따른 부유 폴리 게이트를 사용한 반도체 소자, 특히 비휘발성 반도체 기억 장치의 셀 및 주변회로의 반도체 소자를 형성하는 공정수순을 보인 공정도이다.
* 도면의 주요부분에 대한 부호의 설명
A : 메모리 셀 형성부위 B : 주변회로 형성부위
20 : 반도체 기판 21 : 소자분리영역
22 : 절연층 24 : 유전층
25 : 측벽스페이서 26 : 콘트롤 게이트
27 : 게이트 전극 28 : 제1절연층
27 : 게이트 전극 28 : 콘트롤 게이트
29 : 포토레지스트막 30 : 부유 게이트
31 : 제2절연층(BPSG막) 32,33 : 콘택영역
34 : 배선층
본 발명은 부유 폴리 게이트(floating poly gate)를 사용한 반도체 소자, 특히 EPROM과 같은 반도체 기억 장치의 제조방법에 관한 것으로, 콘택영역 형성시 사용되는 사진 식각 공정에서 단지 한장의 마스크를 사용하여 주변회로부의 콘택영역을 정의하게 하고 메모리 셀소자 형성영역에서는 자기 정렬방식으로 미세한 크기로 형성될 수 있도록 하여 하나의 셀이 차지하는 면적을 감소시켜 셀 크기를 감소시키는 부유 폴리 게이트를 사용한 반도체 소자, 특히 비휘발성 반도체 기억 장치의 제조공정에 관한 것이다.
반도체 기억장치중에서 부유 폴리 게이트 반도체 소자, 특히 비휘발성 반도체 기억 장치는 반도체 칩에 메모리 셀로서 구조상 부유(floating)게이트와 콘트롤 게이트를 갖는 것에 특징이 있는 메모리 셀소자와 이에 관련한 주변회로부를 가지고 형성되며, 상기 메모리 셀소자의 게이트들은 불순물원소로서 인등이 도핑된 폴리 실리콘등으로 만들어 진다.
부유 게이트는 게이트 산화층에 의해서 기판영역과 분리되고 기판영역은 채널을 형성하는 소오스와 드레인을 포함하고 있다.
그리고 부유 게이트와 콘트롤 게이트는 절연층, 이를테면 SiO2와 같은 절연물질로 된 층으로 분리되어 있으며, 이러한 부유 폴리 게이트를 사용한 반도체 소자, 특히 비휘발성 반도체 기억 장치가 동작하는 주요 원리는 게이트 전극과 드레인에 정의 고전압을 인가하여 드레인 부근에서 발생하는 고에너지를 가진 전자를 게이트 산화막의 포텐설 장벽을 넘게하여 부유 게이트에 주입시켜 이렇게 해서 부유 게이트 전극에 주입된 전자의 전하량에 의하여 셀 트렌지스터의 드레시 홀드 값이 변화하여 프로그램되고, 게이트 산화막의 포텐셜 장벽 이상의 에너지를 가진 자외선을 셀에 조사하면 부유 게이트에 축적된 잔자는 다시 기판으로 돌아가 프로그램 소거되는 동작원리를 갖는다.
이러한 부유 폴리 게이트를 사용한 반도체 소자, 특히 비휘발성 반도체 기억 장치는 부유 게이트를 갖는 셀 부분과 이에 관련되고 있는 주변회로 부분이 동일 칩상에 구성시켜 형성되는데, 이들은 웨이퍼 공정에서 동시에 구현되도록 공정을 진행시키고 또한 이를 위한 레이아웃도의 설계가 제조공정상 중요한 포인트가 된다. 이를 위해서 종래에 행해지고 있는 대표적인 공정의 예를 다음에 설명한다.
제1도(a) 내지 제1도(h)는 종래의 제공되고 있는 부유 폴리 게이트를 사용한 반도체 소자, 특히 비휘발성 반도체 기억 장치의 셀소자와, 주변회로를 구성하는 대표적인 MOS트랜지스터를 동시에 형성하는 공정의 예를 보인 것이다.
제1도(a)에서는 메모리 셀 형성부위(A)와 주변회로 형성부위(B)를 각각 나타내고 있고, 셀 형성부위에는 부유 폴리 게이트를 사용한 반도체 소자, 특히 비휘발성 반도체 기억 장치의 셀 소자가, 그리고 주변회로 형성부위에는 대표적인 MOS트랜지스터가 형성된다.
제1도(a)와 같이 반도체 기판(1)에는 소자분리영역(2)을 형성하여 메모리 셀 형성영역과, 주변회로형성영역을 정의하고 기판상에 절연층(10)을 형성한 후에 부유 폴리 게이트를 사용한 반도체 소자, 특히 비휘발성 반도체 기억 장치의 셀소자의 부유 게이트를 형성하도록 전면에 제1의 폴리실리콘층(3)을 형성한다. 주변회로부에는 이층이 필요하지 않으므로 사진식각 방법으로 해당 영역의 폴리 실리콘층을 제거하여 제1도(b)와 같이 형성한다. 그리고 메모리 셀은 부유 게이트위에 유전층을 필요로 하므로 도면과 같이 유전층(11)을 형성하도록 한다.
다음에 기판 전면에 제2의 폴리실리콘층(4)을 형성하여 메모리 셀에 대해서는 콘트롤 게이트가 되도록 하고 주변회로부에 형성되는 MOS소자에 대해서는 게이트 전극이 되도록 한다. 물론 이들은 워드라인에 대응한다. 이러한 요소를 형성하도록 제2의 폴리실리콘층상에 산화막(5)을 형성하고 제1도(d)와 같이 제2폴리실리콘층과 산화막을 패터닝하여 각각 게이트전극(13)과 콘트롤 게이트(14)를 형성하도록 한다.
이어서 제1도(e)와 같이 주변회로부를 포토레지스트막(6)으로 마스킹하고 셀형성영역의 드러난 유전층의 부분을 에칭하여 제거하고 상기 포토레지스트막(6)과 콘트롤게이트상의 산화막(5)을 에치 배리어로 하여 드러난 제1폴리실리콘층(3)을 에칭하여 제거하므로서 제1도(f)와 같이 부유 게이트(15)를 형성하도록 하고 상기 포토레지스트막(6)을 제거한다.
이와 같이 MOS소자 및 부유 폴리 게이트를 사용한 반도체 소자, 특히 비 휘발성 반도체 기억 장치의 셀에 대한 각각의 게이트를 형성한 후에 제1도(g)와 같이 BPSG막(6)을 형성하고 패터닝된 포토레지스트막(7)을 사용하여 콘택홀(8)을 형성하며, 제1도(h)와 같이 콘택홀에 금속배선층(9)을 형성하여 부유 폴리 게이트를 사용한 반도체 소자, 특히 비휘발성 반도체 장치를 완성하는 것이다.
동일한 칩면적에 많은 셀을 형성할 수 있으면 잇점이 많으므로 셀면적을 가능한대로 효율적으로 이용하여야 하는데 상기 설명한 공정에서 알 수 있듯이 통상 NOR타입의 메모리 셀의 구성에 있어서는 셀이 적어도 콘택 하나 또는 그 이상을 갖고 있어 매트릭스 어레이로 배치되는 메모리 셀영역은 많은 콘택영역을 포함할 수 밖에 없고 따라서 콘택형성에 개선이 따르지 않으면 셀면적의 활용에는 문제가 따르게 되는 것이다.
본 발명의 목적은 이러한 문제를 해결하는 것으로, 본 발명에서는 셀영역의 콘택이 주기적으로 위치해 있고, 셀의 포면 토포로지가 평탄하지 않은 것에 기초하여, 콘택영역 형성시 사용되는 사진식각공정에서 단지 한장의 마스크를 사용하여 주변회로부의 콘택영역을 정의하게 하고 메모리 셀소자 형성영역에서는 자기 정렬방식으로 미세한 크기로 형성될 수 있도록 하여 하나의 셀이 차지하는 면적을 감소시켜 셀 크기를 감소시키는 부유 폴리 게이트를 사용한 반도체 소자, 특히 비휘발성 반도체 기억 장치의 제조 공정을 제공하는 것이다.
본 발명의 목적에 따른 공정은 반도체 기판에 절연층을 형성시킨 후 게이트 재료를 도포하는 단계; 제1절연층을 형성하는 단계; 포토 레지스트를 게이트와 더미부분을 남기고 제1절연층과 게이트 재료를 에치하는 단계; 제2절연층을 도포하는 단계; 포토레지스트를 사용하지 않고 제2절연층을 비등방성 에치하는 단계; 게이트 위에 직접 콘택을 형성하고자 할때는 포토레지스트로 게이트위의 콘택영역을 형성시키는 단계; 배선층을 형성하는 단계로 이루어진다.
제1절연층위에 포토레지스트를 남길때 게이트가 될 부분과, 콘택이 형성되어져야 할 게이트 사이는 게이트 가장자리로부터 제2절연층 두께의 2배에 콘택크기만큼 더해진 길이보다 작은 영역과, 콘택이 형성되지 않는 영역은 게이트 가장자리로부터 제2절연층두께의 두배 미만만큼 떨어진 부분에 포토레지스트를 남기도록 한다.
포토레지스트를 사용하지 않고 제2절연층을 비등방성 에치할때, 반도체 기판위에 남아있는 제2절연층 두께에서부터 제1절연층 두께 더하기 제2절연층 두께까지 사이의 두께만큼 에치한다.
게이트에 콘택을 형성하고자 할때는, 제1절연층과 제2절연층을 합한 두께에서 제1항의 제2절연층을 비등방성 에치한 두께를 뺀 두께 이상으로 에치한다.
제2절연층의 두께는 최소 게이트 간격의 ½두께로 하는 것이 좋다.
또한 본 발명은 부유게이트를 사용한 반도체 소자로서 비휘발성 반도체 기억장치의 메모리 셀 형성부위인 셀영역과, 주변회로 형성부위인 주변회로부가 마련된 반도체 기판에 절연층을 형성한 후에 셀소자의 부유게이트를 형성하도록 셀영역에 제1의 폴리실리콘층을 형성하는 단계; 제1의 폴리실리콘층 패턴사이를 절연층으로 채우도록 절연 측벽스페이서를 형성하는 단계; 제1의 폴리실리콘층상에 절연막을 형성하여 유전층을 형성하는 단계; 메모리 셀에 대해서는 콘트롤 게이트가 되도록 하고 주변회로부에 형성되는 MOS소자에 대해서는 게이트 전극이 되도록 기판 전면에 제2의 폴리실리콘층 및 이 위에 제1의 절연층을 형성하여 사진식각방법으로 패터닝하는 단계; 주변회로부를 포토레지스트막으로 마스킹하고 셀영역의 드러난 유전층의 부분을 에칭하여 제거하고, 상기 포토레지스트막과 콘트롤게이트상의 제1절연층을 에치 배리어로 하여 드러난 제1폴리실리콘층을 에칭하여 제거하므로서 부유 게이트를 형성하는 단계; 상기 포토레지스트막은 제거하고 기판 전면에 걸쳐 제2의 절연층을 도포하고 셀영역과 주변회로부의 콘택형성 영역을 제외한 영역을 덮는 포토레지스트 패턴을 형성하여 노출된 영역의 제2절연층을 건식식각 방법으로 에칭하여 셀영역의 게이트 측벽 절연스페이서에 의한 콘택영역과 마스크 패턴에 의한 주변회로부의 콘택영역이 형성되는 단계; 콘택영역에 배선층을 형성하는 단계로 이루어진다.
제1의 폴리실리콘층 패턴사이를 상기 절연층으로 채우는 측벽스페이서 형성공정은 화학 기상 증착(CVD)방법으로 절연층을 기판 전면에 걸쳐 형성한 후 비등방성 식각방법으로 형성하고, 절연층은 SiO2또는 Si3N4으로 형성하며, CVD절연막의 두께는 제1폴리실리콘층간 간격의 ½ 이상으로 형성한다.
다음에 본 발명의 공정에 대하여 첨부한 공정도를 참조하여 상세히 설명한다.
제2도(a) 내지 제2도(h)는 본 발명에서 제공되고 있는 부유 폴리 게이트를 사용한 반도체 소자, 특히 비휘발성 반도체 기억 장치의 셀소자와, 주변회로를 구성하는 MOS트랜지스터를 동시에 형성하는 공정 순서를 보인 것이다.
도면에서 메모리 셀 형성부위와 주변회로 형성부위를 각각 나타내고 있고, 셀 형성 부위에는 부유 폴리 게이트를 사용한 반도체 소자, 특히 비휘발성 반도체 기억 장치의 셀 소자가, 그리고 주변회로 형성부위에는 대표적으로 MOS트랜지스터가 형성된다.
제2도(a)에서는 반도체 기판(20)상에 형성된 절연층과 폴리실리콘층이 형성된 것을 평면적으로 표시한 후, 각 절취선을 절단 하였을 때의 단면을 도시하고 있다.
제2도(a)의 (Ⅰ)는 본 발명에 따른 반도체 장치의 레이 아웃을, (Ⅱ), (Ⅲ), (Ⅳ) 및 (Ⅴ)는 (Ⅰ)도면에서 각 절취선 a-a, b-b, c-c 및 d-d 선을 취하여 절단 하였을때의 상태를 도시하고 있다.
첫 공정은, 제2도(a)의 (Ⅱ)와 같이, 반도체 기판(20)에 절연층(22)을 형성하고, 폴리실리콘층을 형성한후, 주변회로부에는 이 폴리실리콘층이 필요하지 않으므로 사진식각 방법으로 해당 영역의 폴리실리콘층을 제거하여 제1폴리실리콘층패턴(30)을 형성한다.
그리고 제2도(b)와 같이, 주변 회로 부위에 포토레지스트를 코팅하여 셀영역에 대해서 제2도(a)에서 절연층(22)으로만 덮인 실리콘 기판 면에 n+이온 주입을 행하여 도핑한후 사용된 레지스트 패턴은 제거한다. 도면에는 표시하지 아니하였지만 이때 도핑된 불순물영역이 후에 형성되는 게이트 전극과 함께 트랜지스터를 형성한다. 불순물영역의 형성은 일반적으로 이온주입을 하여 형성하는 종래의 기술을 이용한다. 이후에서도 필요한 시기에 이온주입하여 불순물영역을 형성한다.
제2도(c)는 절연막과 측벽 스페이서의 제조 공정을 도시한 것으로서 (Ⅰ), (Ⅱ), (Ⅲ), 및 (Ⅳ)도는 제2도(a)의 (Ⅰ)도면에서 각 절취선 a-a, b-b, c-c 및 d-d 선을 취하여 절단 하였을때의 상태를 도시하고 있다. 제2도(c)와 같이, 화학 기상 증착방법으로 SiO2또는 Si3N4와 같은 재질의 절연층을 기판 전면에 걸쳐 데포지션한후 비등방성 식각방법으로 에치백하여 제1의 폴리실리콘층 패턴(30)사이를 상기 절연층으로 된 측벽스페이서(25)를 형성한다. 따라서 CVD절연막의 두께는 제1폴리실리콘층 패턴 간격의 ½ 이상으로 한다.
그리고 제1의 폴리실리콘층위에는 유전층으로 작용하는 게이트옥사이드(11)를 형성한다.
다음에 기판 전면에 제2의 폴리실리콘층 및 이 위에 제1의 절연층을 형성하여 패터닝하므로서 메모리 셀에 대해서는 콘트롤 게이트(26)가 되도록 하고 주변회로부에 형성되는 MOS소자에 대해서는 게이트 전극(27)이 되도록 한다. 물론 이들은 워드라인에 대응한다. 이러한 요소를 형성하도록 제2의 폴리실리콘층상에 제1절연층으로서 산화막(28)을 형성하고, 제2도(d)와 같이, 제2폴리실리콘층과 상기 산화막을 패터닝하여 각각 게이트전극(27)과 콘트롤 게이트(26)를 형성하도록 한다.
이때 워드라인 패터닝을 형성하기 위한 마스크는 콘택이 자기정렬방식으로 형성될 부위에 대해서는 넓은 간격을 가지도록 하고, 콘택이 형성되지 않는 부위에 대해서는 좁은 간격을 가지도록 한다.
제2도(d')는 이 관계를 더욱 자세히 설명하기 위한 도면으로서, 제2도(d')의 (Ⅴ)는 평면도이고, a-a선을 절단하였을 때 나타나는 형태는 제2도(d')의 (Ⅰ)와 같이 되고, 그리고 b-b선을 따라 절단 하였을 때의 형태는 제2도(d')의 (Ⅱ)와 같이 된다. 제2도(d')의 (Ⅴ)와 같은 상태에서 산화막(31)을 데포지션하면 제2도(d')의 (Ⅰ) (Ⅱ)와 같이 되는데, 이 상태에서 산화막(31)을 비등방성식각을 했을때의 형태는 제2도(d')의 (Ⅲ) 및 (Ⅳ)와 같이 된다.
제2도(d')의 (Ⅲ)에서 알 수 있는 바와 같이 게이트라인 패턴을 좁게 하면 콘택 홀이 형성되지 않았지만, 제2도(d')의 (Ⅳ)에와 같이 게이트라인 폭을 넓게하면 산화막사이드월(31')이 형성되어 그사이에 콘택홀이 형성됨을 알 수 있다.
다음으로는 제2도(e)와 같이 주변회로부를 포토레지스트막(29)으로 마스킹하고 셀형성영역의 드러난 유전층(11)의 부분을 에칭하여 제거하고 상기 포토레지스트막(29)과 콘트롤게이트(26)상의 산화막(28)을 에치 배리어로 하여 드러난 제1폴리실리콘층패턴(30)을 에칭하여 제거하므로서 부유 게이트(30')를 형성하고 상기 포토레지스트막(29)을 제거한다.
다음에 제2도(f)와 같이 기판 전면에 걸쳐 제2의 절연층으로서 BPSG막(31)을 도포하고 포토레지스트 패턴(PR)을 형성한다. 이 포토레지스트 패턴은 셀영역과 주변회로부의 콘택형성영역을 제외한 나머지 영역을 커버링하는 패턴이다. 따라서 제2도(f)에서 주변회로부의 노출된 부위는 콘택형성영역에 대응한다.
이어서 제2도(g)와 같이 기판의 노출된 영역의 BPSG막(31)을 건식식각방법으로 에칭하여 셀영역은 게이트의 측벽에 절연스페이서(31')가 형성되고, 측벽스페이서간에 노출되는 반도체 영역은 미세한 콘택영역(32)이 마련되고, 주변회로부에서는 마스크 패턴에 의한 콘택(33)이 형성되게 된다.
즉 주변회로부의 콘택영역을 형성하기 위한 사진식각 방법을 진행할 때 셀영역은 마스크 패턴없이 측벽 스페이서에 의한 폭 조절로 미세한 콘택 영역이 형성될 수 있어 셀영역은 콘택영역의 미세화로 축소될 수 있는 것이다. 제2도(g')는 제2도(g)의 평면도를 도시한 것이다. 이 도면에서 점선으로 표시한 사각형인 BPSG막(31)이 제거되어 콘택홀이 형성된다.
이와 같이 MOS소자 및 부유 폴리 게이트를 사용한 반도체 소자, 특히 비휘발성 반도체 기억 장치의 셀에 대한 요구되는 콘택영역을 형성한 후에 포토레지스트 패턴을 제거하고 제2도(h)와 같이 콘택영역에 배선층(34)을 형성하여 부유 폴리 게이트를 사용한 반도체 소자, 특히 비휘발성 반도체 기억장치를 완성하는 것이다.
본 발명에 따라서 콘택영역 형성시 사용되는 사진식각공정에서 단지 한장의 마스크를 사용하여 주변회로부의 콘택영역을 정의하게 하고 메모리 셀소자 형성영역에서는 자기 정렬방식으로 미세한 크기로 형성될 수 있도록 하여 하나의 셀이 차지하는 면적을 감소시키므로 셀 크기를 감소시키는 부유 폴리 게이트를 사용한 반도체 소자, 특히 비휘발성 반도체 기억 장치가 형성될 수 있다.

Claims (13)

  1. 반도체 기판에 절연층을 형성시킨 후 게이트 재료를 도포하는 단계; 제1절연층을 형성하는 단계; 포토레지스트를 게이트와 더미부분을 남기고 제1절연층과 게이트 재료를 에치하는 단계; 상기 게이트를 덮도록 제2절연층을 상기 게이트의 최소 간격의 ½두께 보다 두껍게 증착하는 단계; 포토레지스트를 사용하지 않고 상기 제2절연층을 비등방성 에치하여 게이트 측면에 절연 측벽스페이서를 형성하는 단계; 상기 게이트 위에 직접 콘택을 형성하고자 할때는 포토레지스트로 게이트위의 콘택영역을 형성시키는 단계; 배선층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항에 있어서, 제1절연층위에 포토레지스트를 남길때 게이트가 될 부분과, 콘택이 형성되어져야 할 게이트 사이는 게이트 가장자리로부터 제2절연층 두께의 2배에 콘택크기만큼 더해진 길이보다 작은 영역과, 콘택이 형성되지 않는 영역은 게이트 가장자리로부터 제2절연층 두께의 두배 미만만큼 떨어진 부분에 포토레지스트를 남기는 반도체 소자 제조방법.
  3. 제1항에 있어서, 포토레지스트를 사용하지 않고 제2절연층을 비등방성 에치할때, 반도체 기판위에 남아있는 제2절연층 두께에서부터 제1절연층두께 더하기 제2절연층 두께까지 사이의 두께만큼 에치하는 반도체 소자 제조방법.
  4. 제1항에 있어서, 게이트에 콘택을 형성하고자 할때는, 제1절연층과 제2절연층을 합한 두께에서 제1항의 제2절연층을 비등방성 에치한 두께를 뺀 두께 이상으로 에치하는 반도체 소자 제조방법.
  5. 부유게이트를 사용한 반도체 소자로서 비휘발성 반도체 기억장치의 메모리셀 형성부위인 셀영역과, 주변회로 형성부위인 주변회로부가 마련된 반도체 기판에 절연층을 형성한 후에 셀소자의 부유게이트를 형성하도록 셀영역에 제1의 폴리실리콘층을 형성하는 단계; 제1의 폴리실리콘층 패턴사이를 절연층으로 채우도록 절연 측벽스페이서를 형성하는 단계; 제1의 폴리실리콘층상에 절연막을 형성하여 유전층을 형성하는 단계; 메모리 셀에 대해서는 콘트롤 게이트가 되도록 하고 주변회로부에 형성되는 MOS소자에 대해서는 게이트 전극이 되도록 기판 전면에 제2의 폴리실리콘층 및 이 위에 제1의 절연층을 형성하여 사진식각방법으로 패터닝하는 단계; 주변회로부를 포토레지스트막으로 마스킹하고 셀영역의 드러난 유전층의 부분을 에칭하여 제거하고, 상기 포토레지스트막과 콘트롤게이트상의 제1절연층을 에치 배리어로 하여 드러난 제1폴리실리콘층을 에칭하여 제거하므로서 부유 게이트를 형성하는 단계; 상기 포토레지스트막은 제거하고 기판 전면에 걸쳐 제2의 절연층을 도포하고 셀영역과 주변회로부의 콘택형성영역을 제외한 영역을 덮는 포토레지스트 패턴을 형성하여 노출된 영역의 제2절연층을 건식식각 방법으로 에칭하여 셀영역의 게이트 측벽 절연스페이서에 의한 콘택영역과 마스크 패턴에 의한 주변회로부의 콘택영역이 형성되는 단계; 콘택영역에 배선층을 형성하는 단계로 이루어지는 것을 특징으로 하는 부유 게이트를 사용한 반도체 소자의 형성방법.
  6. 제5항에 있어서, 상기 제1폴리실리콘층 형성후에 주변회로부위에 포토레지스트를 코팅하여 셀영역에 대해서 불순물 이온 주입 단계를 추가하는 것을 특징으로 하는 부유 게이트를 사용한 반도체 소자의 형성방법.
  7. 제5항에 있어서, 제1의 폴리실리콘층 패턴사이를 상기 절연층으로 채우는 측벽스페이서 형성공정은 화학 기상 증착(CVD)방법으로 절연층을 기판 전면에 걸쳐 형성한 후 비등방성 식각방법으로 형성되는 것을 특징으로 하는 부유 폴리 게이트를 사용한 반도체 소자의 형성방법.
  8. 제7항에 있어서, 상기 절연층은 SiO2또는 Si3N4으로 형성되는 것을 특징으로 하는 부유 폴리게이트를 사용한 반도체 소자의 형성방법.
  9. 제7항에있어서, 상기 CVD절연막의 두께는 제1폴리실리콘층간 간격의 ½이상으로 형성되는 것을 특징으로 하는 부유 폴리 게이트를 사용한 반도체 소자의 형성방법.
  10. 제5항에 있어서, 상기 제2의 폴리실리콘층상에 제1의 절연층은 화학기상증착방법으로 형성되는 절연층인 것을 특징으로 하는 부유 폴리 게이트를 사용한 반도체 소자의 형성방법.
  11. 제5항에 있어서, 셀 영역에서 제2의 폴리실리콘의 패턴은 콘택이 열리게 하고 싶은 곳에서는 콘택크기와 제2절연층 두께를 합한 길이 이상 떨어져 있고 콘택이 열리지 않게 하고 싶은 곳은 제2절연층 두께의 2배보다 좁게 되어 있는것이 특징인 반도체 소자 제조방법.
  12. 제5항에 있어서, 제2절연층을 비등방성 식각하기전에 제2절연층의 열처리를 하지 않고 식각한 후에 열처리를 하는것이 특징인 반도체 소자 제조방법.
  13. 제5항에 있어서, 제2절연막 식각시에 포토레지스트를 입힐때 셀 영역에는 아무런 패턴이 없이 모두 열려 있어 자기정열이 되도록 하는것이 특징인 반도체 소자 제조방법.
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* Cited by examiner, † Cited by third party
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KR100423064B1 (ko) * 2002-03-21 2004-03-12 주식회사 하이닉스반도체 반도체 소자의 제조 방법

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