JPH04212472A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH04212472A JPH04212472A JP2401157A JP40115790A JPH04212472A JP H04212472 A JPH04212472 A JP H04212472A JP 2401157 A JP2401157 A JP 2401157A JP 40115790 A JP40115790 A JP 40115790A JP H04212472 A JPH04212472 A JP H04212472A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタ構
造のメモリセルが複数個直列接続されてＮＡＮＤセルを
構成する不揮発性半導体記憶装置の製造方法に関する。
造のメモリセルが複数個直列接続されてＮＡＮＤセルを
構成する不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】電気的書替え可能でかつ高集積化可能な
ＥＥＰＲＯＭとして、複数のメモリセルを直列接続して
ＮＡＮＤセルを構成するものが知られている。
ＥＥＰＲＯＭとして、複数のメモリセルを直列接続して
ＮＡＮＤセルを構成するものが知られている。
【０００３】図９はその様なＥＥＰＲＯＭの一つのＮＡ
ＮＤセルを示す平面図であり、図１０および図１１はそ
れぞれ、図９のＡ−Ａ´およびＢ−Ｂ´断面を示す。ｐ
型シリコン基板（またはｎ型シリコン基板にｐ型ウェル
が形成されたウェハ）２１の素子分離絶縁膜２２で囲ま
れた領域にこの例では、８個のメモリセルＭ１ 〜Ｍ８
と二つの選択ゲート・トランジスタＳ１ ，Ｓ２を持
つＮＡＮＤセルが配列形成されている。ＮＡＮＤセルを
構成するメモリセルは、基板２１上に熱酸化膜からなる
第１ゲート絶縁膜２３を介して第１層多結晶シリコン膜
による浮遊ゲート２４（２４１ ，２４２ ，…）が形
成され、さらに酸化膜からなる第２ゲート絶縁膜２５を
介して第２層多結晶シリコン膜による制御ゲート２６（
２６１ ，２６２ ，…）が形成されている。選択ゲー
ト・トランジスタＳ１ ，Ｓ２ のゲート絶縁膜は第２
ゲート絶縁膜と同時に形成され、それらのゲート電極２
８１ ，２８２ は制御ゲート２６と同時に形成されて
いる。各メモリセルの制御ゲート２６は行方向に連続的
に形成されてワード線となる。各メモリセル間は、ソー
ス，ドレインとなるｎ型拡散層２７が形成されて、ソー
ス，ドレインを隣接するもの同士で共用する直列接続さ
れて、ＮＡＮＤセルが構成されている。
ＮＤセルを示す平面図であり、図１０および図１１はそ
れぞれ、図９のＡ−Ａ´およびＢ−Ｂ´断面を示す。ｐ
型シリコン基板（またはｎ型シリコン基板にｐ型ウェル
が形成されたウェハ）２１の素子分離絶縁膜２２で囲ま
れた領域にこの例では、８個のメモリセルＭ１ 〜Ｍ８
と二つの選択ゲート・トランジスタＳ１ ，Ｓ２を持
つＮＡＮＤセルが配列形成されている。ＮＡＮＤセルを
構成するメモリセルは、基板２１上に熱酸化膜からなる
第１ゲート絶縁膜２３を介して第１層多結晶シリコン膜
による浮遊ゲート２４（２４１ ，２４２ ，…）が形
成され、さらに酸化膜からなる第２ゲート絶縁膜２５を
介して第２層多結晶シリコン膜による制御ゲート２６（
２６１ ，２６２ ，…）が形成されている。選択ゲー
ト・トランジスタＳ１ ，Ｓ２ のゲート絶縁膜は第２
ゲート絶縁膜と同時に形成され、それらのゲート電極２
８１ ，２８２ は制御ゲート２６と同時に形成されて
いる。各メモリセルの制御ゲート２６は行方向に連続的
に形成されてワード線となる。各メモリセル間は、ソー
ス，ドレインとなるｎ型拡散層２７が形成されて、ソー
ス，ドレインを隣接するもの同士で共用する直列接続さ
れて、ＮＡＮＤセルが構成されている。
【０００４】この様なＮＡＮＤセルを形成するに当り、
浮遊ゲートと制御ゲートとは自己整合的にパターン形成
される。その工程を簡単に説明すれば、まず基板上に第
１ゲート絶縁膜を介して第１層多結晶シリコン膜を堆積
する。この第１層多結晶シリコン膜に、ワード線方向に
並ぶメモリセルの浮遊ゲートを分離するため、素子領域
に位置する分離溝を形成した後、その上に第２ゲート絶
縁膜を介して第２層多結晶シリコン膜を堆積する。そし
てＰＥＰ工程によりレジストパターンを形成して、これ
をマスクとして反応性イオンエッチング法により、第２
層多結晶シリコン膜，第２ゲート絶縁膜続いて第１層多
結晶シリコン膜を順次選択エッチングして、制御ゲート
および浮遊ゲートを分離形成する。
浮遊ゲートと制御ゲートとは自己整合的にパターン形成
される。その工程を簡単に説明すれば、まず基板上に第
１ゲート絶縁膜を介して第１層多結晶シリコン膜を堆積
する。この第１層多結晶シリコン膜に、ワード線方向に
並ぶメモリセルの浮遊ゲートを分離するため、素子領域
に位置する分離溝を形成した後、その上に第２ゲート絶
縁膜を介して第２層多結晶シリコン膜を堆積する。そし
てＰＥＰ工程によりレジストパターンを形成して、これ
をマスクとして反応性イオンエッチング法により、第２
層多結晶シリコン膜，第２ゲート絶縁膜続いて第１層多
結晶シリコン膜を順次選択エッチングして、制御ゲート
および浮遊ゲートを分離形成する。
【０００５】このＮＡＮＤセル型ＥＥＰＲＯＭの書込み
，消去の動作は、基板２１と浮遊ゲート２４間のトンネ
ル電流による電荷の授受により行われる。例えば一括消
去の方法は、すべてのメモリセルの制御ゲートおよび選
択ゲートに高電位を印加し、ＮＡＮＤセルのドレインに
繋がるビット線、およびＮＡＮＤセルの共通ソース線を
接地する。これにより、すべてのメモリセルで基板から
浮遊ゲートに電子が注入され、しきい値が正方向に移動
した状態“１”が得られる。書き込みは、ソース側のメ
モリセルＭ８ から順に行われる。先ず、メモリセルＭ
８ の制御ゲートと共通ソースおよびソース側選択ゲー
トを接地し、残りの制御ゲートとドレイン（すなわちビ
ット線）に高電位を印加する。これにより、ビット線の
高電位はメモリセルＭ８ のドレインまで伝達され、こ
のメモリセルＭ８ で浮遊ゲートの電子がドレイン拡散
層に放出されてしきい値が負方向に移動する。つまり“
０”書き込みがなされる。以下、メモリセルＭ７ ，Ｍ
６ ，…の順にデータ書き込みがなされる。データ読出
しは、選択メモリセルの制御ゲートおよび共通ソース線
を接地し、残りの制御ゲートと選択ゲートに電源電位を
与えて、電流の有無を検出することにより行われる。
，消去の動作は、基板２１と浮遊ゲート２４間のトンネ
ル電流による電荷の授受により行われる。例えば一括消
去の方法は、すべてのメモリセルの制御ゲートおよび選
択ゲートに高電位を印加し、ＮＡＮＤセルのドレインに
繋がるビット線、およびＮＡＮＤセルの共通ソース線を
接地する。これにより、すべてのメモリセルで基板から
浮遊ゲートに電子が注入され、しきい値が正方向に移動
した状態“１”が得られる。書き込みは、ソース側のメ
モリセルＭ８ から順に行われる。先ず、メモリセルＭ
８ の制御ゲートと共通ソースおよびソース側選択ゲー
トを接地し、残りの制御ゲートとドレイン（すなわちビ
ット線）に高電位を印加する。これにより、ビット線の
高電位はメモリセルＭ８ のドレインまで伝達され、こ
のメモリセルＭ８ で浮遊ゲートの電子がドレイン拡散
層に放出されてしきい値が負方向に移動する。つまり“
０”書き込みがなされる。以下、メモリセルＭ７ ，Ｍ
６ ，…の順にデータ書き込みがなされる。データ読出
しは、選択メモリセルの制御ゲートおよび共通ソース線
を接地し、残りの制御ゲートと選択ゲートに電源電位を
与えて、電流の有無を検出することにより行われる。
【０００６】このＮＡＮＤセル型ＥＥＰＲＯＭは、従来
のＮＯＲ型と比べるとコンタクト数が大幅に減少し、高
集積化が可能であるという利点を有する。しかしながら
これをさらに高集積化しようとする場合、まだ問題があ
る。すなわち制御ゲートと浮遊ゲートはメモリセル毎に
独立にパターン形成されねばならない。したがってメモ
リセル間には必ずスペースが必要であり、この部分に隣
接するメモリセルで共用されるソース，ドレイン拡散層
が形成される。そして従来の制御ゲートと浮遊ゲートの
パターニング工程では、制御ゲート間ピッチはＰＥＰ用
ステッパの露光技術により決定され、加工限界以上の微
細ピッチを得ることができなかった。
のＮＯＲ型と比べるとコンタクト数が大幅に減少し、高
集積化が可能であるという利点を有する。しかしながら
これをさらに高集積化しようとする場合、まだ問題があ
る。すなわち制御ゲートと浮遊ゲートはメモリセル毎に
独立にパターン形成されねばならない。したがってメモ
リセル間には必ずスペースが必要であり、この部分に隣
接するメモリセルで共用されるソース，ドレイン拡散層
が形成される。そして従来の制御ゲートと浮遊ゲートの
パターニング工程では、制御ゲート間ピッチはＰＥＰ用
ステッパの露光技術により決定され、加工限界以上の微
細ピッチを得ることができなかった。
【０００７】同様の問題は、制御ゲート型のＥＥＰＲＯ
Ｍに限らず、ＭＮＯＳ型のメモリセルを用いたＮＡＮＤ
セル型のＥＥＰＲＯＭにもある。またＥＥＰＲＯＭでは
なく、チャネルイオン注入等により情報を固定的に書き
込んだＭＯＳトランジスタをメモリセルとする所謂マス
クＲＯＭにおいても、ＮＡＮＤセル構成とする場合には
同様の問題がある。
Ｍに限らず、ＭＮＯＳ型のメモリセルを用いたＮＡＮＤ
セル型のＥＥＰＲＯＭにもある。またＥＥＰＲＯＭでは
なく、チャネルイオン注入等により情報を固定的に書き
込んだＭＯＳトランジスタをメモリセルとする所謂マス
クＲＯＭにおいても、ＮＡＮＤセル構成とする場合には
同様の問題がある。
【０００８】
【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型不揮発性半導体記憶装置の製造工程では、
制御ゲート間ピッチを十分小さくすることができず、こ
れがさらなる高集積化を阻害しているという問題があっ
た。
ＡＮＤセル型不揮発性半導体記憶装置の製造工程では、
制御ゲート間ピッチを十分小さくすることができず、こ
れがさらなる高集積化を阻害しているという問題があっ
た。
【０００９】本発明はこの様な問題を解決して、一層の
高集積化を可能としたＮＡＮＤセル型不揮発性半導体記
憶装置の製造方法を提供することを目的とする。
高集積化を可能としたＮＡＮＤセル型不揮発性半導体記
憶装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、ＮＡＮＤセル
を構成する複数のメモリセルのゲート領域に多結晶シリ
コン膜による制御ゲートをパターン形成するに際して、
ゲート領域の一つ以上おきに第１のマスク材をパターン
形成し、この第１のマスク材の間に第２のマスク材をパ
ターン形成して、これら第１，第２のマスク材を耐エッ
チングマスクとして用いて反応性イオンエッチングによ
り多結晶シリコン膜エッチングを行うようにしたことを
特徴とする。
を構成する複数のメモリセルのゲート領域に多結晶シリ
コン膜による制御ゲートをパターン形成するに際して、
ゲート領域の一つ以上おきに第１のマスク材をパターン
形成し、この第１のマスク材の間に第２のマスク材をパ
ターン形成して、これら第１，第２のマスク材を耐エッ
チングマスクとして用いて反応性イオンエッチングによ
り多結晶シリコン膜エッチングを行うようにしたことを
特徴とする。
【００１１】
【作用】本発明によれば、第１のマスク材と第２のマス
ク材のそれぞれの間隔は縮小することなく、これらを重
ねて得られるゲート間スペースはＰＥＰによる加工限界
以下の微小なものとすることができる。したがってＮＡ
ＮＤセル型不揮発性半導体記憶装置の高集積化が図られ
る。
ク材のそれぞれの間隔は縮小することなく、これらを重
ねて得られるゲート間スペースはＰＥＰによる加工限界
以下の微小なものとすることができる。したがってＮＡ
ＮＤセル型不揮発性半導体記憶装置の高集積化が図られ
る。
【００１２】
【実施例】以下、本発明をＥＥＰＲＯＭに適用した実施
例について説明する。
例について説明する。
【００１３】図１〜図３は一実施例の製造工程を示す、
図９のＢ−Ｂ´位置での断面図である。ｐ型シリコン基
板（またはｎ型基板にｐ型ウェルを形成したもの）１に
まず素子分離酸化膜を形成した後、素子形成領域の表面
に熱酸化により１０ｎｍ程度の第１ゲート絶縁膜２を形
成し、その上に第１層多結晶シリコン膜３を堆積形成す
る。第１層多結晶シリコン膜３には、ワード線方向のメ
モリセルの浮遊ゲートを分離形成するための分離溝（図
には現れない）を形成した後、シリコン酸化膜換算で２
５ｎｍ程度の第２ゲート絶縁膜４を形成し、その上に第
２層多結晶シリコン膜５を全面に堆積形成する。さらに
この第２層多結晶シリコン膜５上に、多結晶シリコン膜
の反応性イオンエッチングを行う際にマスクとして用い
られる第１のマスク材としてシリコン窒化膜６を堆積形
成する（図１（ａ））。このシリコン窒化膜６上にフォ
トレジスト７を塗布し、これを露光描画して縞状にパタ
ーン形成し、得られたレジストパターンを用いてシリコ
ン窒化膜６を選択エッチングする（図１（ｂ） ）。こ
うしてパターン形成されたシリコン窒化膜６は、メモリ
セルのゲート領域を一つおきに覆うものであり、例えば
線幅０．６μｍ、線間隔１．２μｍとする。次にフォト
レジスト７を除去した後、多結晶シリコン膜エッチング
に用いる第２のマスク材として改めてフォトレジスト８
を塗布し、これを露光描画して、シリコン窒化膜６の間
に位置するようにパターン形成する（図１（ｃ） ）。 このレジストパターンも、例えば線幅０．６μｍ，間隔
１．２μｍとする。したがってシリコン窒化膜６による
第１のマスク材とフォトレジスト８による第２のマスク
材との間のスペースは、０．３μｍとなる。
図９のＢ−Ｂ´位置での断面図である。ｐ型シリコン基
板（またはｎ型基板にｐ型ウェルを形成したもの）１に
まず素子分離酸化膜を形成した後、素子形成領域の表面
に熱酸化により１０ｎｍ程度の第１ゲート絶縁膜２を形
成し、その上に第１層多結晶シリコン膜３を堆積形成す
る。第１層多結晶シリコン膜３には、ワード線方向のメ
モリセルの浮遊ゲートを分離形成するための分離溝（図
には現れない）を形成した後、シリコン酸化膜換算で２
５ｎｍ程度の第２ゲート絶縁膜４を形成し、その上に第
２層多結晶シリコン膜５を全面に堆積形成する。さらに
この第２層多結晶シリコン膜５上に、多結晶シリコン膜
の反応性イオンエッチングを行う際にマスクとして用い
られる第１のマスク材としてシリコン窒化膜６を堆積形
成する（図１（ａ））。このシリコン窒化膜６上にフォ
トレジスト７を塗布し、これを露光描画して縞状にパタ
ーン形成し、得られたレジストパターンを用いてシリコ
ン窒化膜６を選択エッチングする（図１（ｂ） ）。こ
うしてパターン形成されたシリコン窒化膜６は、メモリ
セルのゲート領域を一つおきに覆うものであり、例えば
線幅０．６μｍ、線間隔１．２μｍとする。次にフォト
レジスト７を除去した後、多結晶シリコン膜エッチング
に用いる第２のマスク材として改めてフォトレジスト８
を塗布し、これを露光描画して、シリコン窒化膜６の間
に位置するようにパターン形成する（図１（ｃ） ）。 このレジストパターンも、例えば線幅０．６μｍ，間隔
１．２μｍとする。したがってシリコン窒化膜６による
第１のマスク材とフォトレジスト８による第２のマスク
材との間のスペースは、０．３μｍとなる。
【００１４】その後、シリコン窒化膜６とフォトレジス
ト８を耐エッチングマスクとして用いて、反応性イオン
エッチングにより、第２層多結晶シリコン膜５，第２ゲ
ート絶縁膜４およびその下の第１層多結晶シリコン膜４
を順次エッチングする（図２（ｄ） ）。これにより、
ＮＡＮＤセル内の複数のメモリセルの制御ゲートと浮遊
ゲートが自己整合されて分離形成される。その後フォト
レジスト８を除去し、イオン注入を行ってソース，ドレ
インとなるｎ型拡散層９を形成する（図２（ｅ） ）。 最後に全面をＣＶＤ絶縁膜１０で覆い、これにコンタク
ト孔を開けて、ＮＡＮＤセルのドレインに接続されるビ
ット線１１を配設して完成する（図２（ｆ） ）。
ト８を耐エッチングマスクとして用いて、反応性イオン
エッチングにより、第２層多結晶シリコン膜５，第２ゲ
ート絶縁膜４およびその下の第１層多結晶シリコン膜４
を順次エッチングする（図２（ｄ） ）。これにより、
ＮＡＮＤセル内の複数のメモリセルの制御ゲートと浮遊
ゲートが自己整合されて分離形成される。その後フォト
レジスト８を除去し、イオン注入を行ってソース，ドレ
インとなるｎ型拡散層９を形成する（図２（ｅ） ）。 最後に全面をＣＶＤ絶縁膜１０で覆い、これにコンタク
ト孔を開けて、ＮＡＮＤセルのドレインに接続されるビ
ット線１１を配設して完成する（図２（ｆ） ）。
【００１５】この実施例によれば、ＮＡＮＤセルを構成
する複数のメモリセルのゲート領域を微小間隔をもって
形成することができる。すなわち実施例の場合、フォト
レジストの線幅と間隔が０．６μｍと１．２μｍである
から、ピッチ１．８μｍのリソグラフィ可能なステッパ
を用いて、ゲート長とゲート間の間隔がそれぞれ０．６
μｍと０．３μｍ、つまりピッチ０．９μｍのゲート・
パターンが形成できる。以上により、ＮＡＮＤセル型Ｅ
ＥＰＲＯＭの高集積化が図られる。
する複数のメモリセルのゲート領域を微小間隔をもって
形成することができる。すなわち実施例の場合、フォト
レジストの線幅と間隔が０．６μｍと１．２μｍである
から、ピッチ１．８μｍのリソグラフィ可能なステッパ
を用いて、ゲート長とゲート間の間隔がそれぞれ０．６
μｍと０．３μｍ、つまりピッチ０．９μｍのゲート・
パターンが形成できる。以上により、ＮＡＮＤセル型Ｅ
ＥＰＲＯＭの高集積化が図られる。
【００１６】上記実施例では第１のマスク材としてシリ
コン窒化膜を用いたが、シリコン酸化膜を用いることも
できる。第２ゲート絶縁膜４としてシリコン酸化膜を用
いた場合であっても、この第２ゲート酸化膜に比べてあ
る程度以上厚いシリコン酸化膜であれば、第１のマスク
材として十分機能する。また第１および第２のマスク材
は一つおきでなく、二つ或いはそれ以上おきに設けるよ
うにしてもよい。
コン窒化膜を用いたが、シリコン酸化膜を用いることも
できる。第２ゲート絶縁膜４としてシリコン酸化膜を用
いた場合であっても、この第２ゲート酸化膜に比べてあ
る程度以上厚いシリコン酸化膜であれば、第１のマスク
材として十分機能する。また第１および第２のマスク材
は一つおきでなく、二つ或いはそれ以上おきに設けるよ
うにしてもよい。
【００１７】図３〜図５は別の実施例の製造工程である
。上記実施例では、第２のマスク材をフォトリソグラフ
ィにより第１のマスク材の間にパターニングしたが、こ
の実施例では第２のマスク材を第１のマスク材に自己整
合された状態でパターン形成する。先の実施例と対応す
る部分には、先の実施例と同一符号を付して詳細な説明
は省略する。まず基板１上に第１ゲート絶縁膜２を介し
て第１層多結晶シリコン膜３を堆積し、第２ゲート絶縁
膜４を介して第２層多結晶シリコン膜５を堆積し、この
上に第１のマスク材としてシリコン窒化膜６を堆積，パ
ターニングする（図３（ａ） ）。ここまでは先の実施
例と同じである。この後シリコン窒化膜６とは異種材料
のスペーサ材料膜として例えばシリコン酸化膜１２をＣ
ＶＤ法により０．２μｍ程度堆積し、これをＲＩＥによ
り全面エッチングしてシリコン窒化膜６の側壁のみに残
す（図３（ｂ） ）。このときシリコン酸化膜１２のス
ペーサ膜として残る幅（すなわち横方向の膜厚）は、ほ
ぼ堆積膜厚に等しい。次に第２のマスク材となるフォト
レジスト８を全面に塗布し、これを露光描画する（図３
（ｃ） ）。この露光描画によりフォトレジスト８が除
去されるのは、メモリセルアレイ終端（ワード線終端）
の周辺回路とのコンタクト部であって、この点について
は後に説明するが、図３（ｃ） の断面ではフォトレジ
スト８は残される。ついでフォトレジスト８を、シリコ
ン窒化膜６およびその側壁のシリコン酸化膜１２の頭部
が露出するまで全面ＲＩＥによりエッチングする。これ
により、シリコン窒化膜６の間のシリコン酸化膜１２に
よって狭められたスペース部分に約０．６μｍ幅のフォ
トレジスト８が第２のマスク材として残る（図４（ｄ）
）。
。上記実施例では、第２のマスク材をフォトリソグラフ
ィにより第１のマスク材の間にパターニングしたが、こ
の実施例では第２のマスク材を第１のマスク材に自己整
合された状態でパターン形成する。先の実施例と対応す
る部分には、先の実施例と同一符号を付して詳細な説明
は省略する。まず基板１上に第１ゲート絶縁膜２を介し
て第１層多結晶シリコン膜３を堆積し、第２ゲート絶縁
膜４を介して第２層多結晶シリコン膜５を堆積し、この
上に第１のマスク材としてシリコン窒化膜６を堆積，パ
ターニングする（図３（ａ） ）。ここまでは先の実施
例と同じである。この後シリコン窒化膜６とは異種材料
のスペーサ材料膜として例えばシリコン酸化膜１２をＣ
ＶＤ法により０．２μｍ程度堆積し、これをＲＩＥによ
り全面エッチングしてシリコン窒化膜６の側壁のみに残
す（図３（ｂ） ）。このときシリコン酸化膜１２のス
ペーサ膜として残る幅（すなわち横方向の膜厚）は、ほ
ぼ堆積膜厚に等しい。次に第２のマスク材となるフォト
レジスト８を全面に塗布し、これを露光描画する（図３
（ｃ） ）。この露光描画によりフォトレジスト８が除
去されるのは、メモリセルアレイ終端（ワード線終端）
の周辺回路とのコンタクト部であって、この点について
は後に説明するが、図３（ｃ） の断面ではフォトレジ
スト８は残される。ついでフォトレジスト８を、シリコ
ン窒化膜６およびその側壁のシリコン酸化膜１２の頭部
が露出するまで全面ＲＩＥによりエッチングする。これ
により、シリコン窒化膜６の間のシリコン酸化膜１２に
よって狭められたスペース部分に約０．６μｍ幅のフォ
トレジスト８が第２のマスク材として残る（図４（ｄ）
）。
【００１８】次にスペーサ膜として用いたシリコン酸化
膜１２を、例えばＮＨ４ Ｆ等を用いて選択的にエッチ
ング除去する（図４（ｅ））。その後先の実施例と同様
に、シリコン窒化膜６とフォトレジスト８を耐エッチン
グマスクとして用いて、反応性イオンエッチングにより
、第２層多結晶シリコン膜５，第２ゲート絶縁膜４およ
びその下の第１層多結晶シリコン膜４を順次エッチング
し（図４（ｆ） ）、フォトレジスト８を除去して
、イオン注入を行ってソース，ドレインとなるｎ型拡散
層９を形成する（図５（ｇ） ）。最後に図には示
さないが、先の実施例と同様に全面にＣＶＤ絶縁膜を堆
積し、これにコンタクト孔を開けてビット線を配設して
完成する。
膜１２を、例えばＮＨ４ Ｆ等を用いて選択的にエッチ
ング除去する（図４（ｅ））。その後先の実施例と同様
に、シリコン窒化膜６とフォトレジスト８を耐エッチン
グマスクとして用いて、反応性イオンエッチングにより
、第２層多結晶シリコン膜５，第２ゲート絶縁膜４およ
びその下の第１層多結晶シリコン膜４を順次エッチング
し（図４（ｆ） ）、フォトレジスト８を除去して
、イオン注入を行ってソース，ドレインとなるｎ型拡散
層９を形成する（図５（ｇ） ）。最後に図には示
さないが、先の実施例と同様に全面にＣＶＤ絶縁膜を堆
積し、これにコンタクト孔を開けてビット線を配設して
完成する。
【００１９】次にＮＡＮＤセルアレイのワード線終端部
のパターン形成法を説明する。図６は、ＮＡＮＤセルア
レイ終端部のレイアウトである。ここで、５ａはフォト
レジスト８を耐エッチングマスクとして形成したワード
線であり、５ｂはシリコン窒化膜６を耐エッチングマス
クとして形成したワード線を示している。５０ａ，５０
ｂはそれぞれのコンタクト部である。図６のＣ−Ｃ´お
よびＤ−Ｄ´部ではＮＡＮＤセルアレイ部すなわち図９
のＢ−Ｂ´断面と異なり、ゲート間隔は広く、また制御
ゲートと浮遊ゲート形成用の耐エッチングマスクがシリ
コン窒化膜とフォトレジストの交互に配列された状態と
はならない。つまり、Ｃ−Ｃ´位置ではフォトレジスト
のみがマスクとなり、Ｄ−Ｄ´位置ではシリコン窒化膜
のみがマスクとなる。
のパターン形成法を説明する。図６は、ＮＡＮＤセルア
レイ終端部のレイアウトである。ここで、５ａはフォト
レジスト８を耐エッチングマスクとして形成したワード
線であり、５ｂはシリコン窒化膜６を耐エッチングマス
クとして形成したワード線を示している。５０ａ，５０
ｂはそれぞれのコンタクト部である。図６のＣ−Ｃ´お
よびＤ−Ｄ´部ではＮＡＮＤセルアレイ部すなわち図９
のＢ−Ｂ´断面と異なり、ゲート間隔は広く、また制御
ゲートと浮遊ゲート形成用の耐エッチングマスクがシリ
コン窒化膜とフォトレジストの交互に配列された状態と
はならない。つまり、Ｃ−Ｃ´位置ではフォトレジスト
のみがマスクとなり、Ｄ−Ｄ´位置ではシリコン窒化膜
のみがマスクとなる。
【００２０】図７（ａ） 〜（ｄ） および図８（ａ）
〜（ｄ） はその様なパターン形成工程を説明するた
めの、それぞれＣ−Ｃ´およびＤ−Ｄ´位置での工程断
面図である。図７（ａ） および図８（ａ） は、図６
（ｂ） の工程に対応する。この段階では、一方のコン
タクト部５０ａすなわちＣ−Ｃ´位置では、図７（ａ）
に示すように第２層多結晶シリコン５が露出した状態
にあり、他方のコンタクト部５０ｂすなわちＤ−Ｄ´位
置では図８（ａ） に示すようにシリコン窒化膜６と側
壁のシリコン酸化膜１２が形成された状態にある。この
後全面にフォトレジスト８を塗布して、これを露光描画
するが、このとき図７（ｂ） に示すように、一方のコ
ンタクト部５０ａ側についてコンタクト部５０ａの間を
分離するようにフォトレジスト８をパターニングする。 他方のコンタクト部５０ｂ側ではパターニングされず、
図８（ｂ） に示すようにフォトレジスト８が全面に残
されている。但しこの段階でコンタクト部５０ｂ側でゲ
ート電極部およびゲート電極間スペース全体にわたって
フォトレジスト８を除去してもよい。その後フォトレジ
スト８を全面エッチングして、図７（ｃ） に示すよう
に一方のコンタクト部５０ａ上にはフォトレジスト８が
残る状態でエッチングを止める。他方のコンタクト部５
０ｂ上は図８（ｃ） に示すように全面除去された状態
を得る。この段階は図６（ｄ） に対応し、ＮＡＮＤセ
ルアレイ内部ではシリコン窒化膜６の間の深いスペース
部分にフォトレジスト８が残る。その後、シリコン窒化
膜６の側壁のシリコン酸化膜１２を選択的に除去した後
、図７（ｄ） および図８（ｄ） に示すようにフォト
レジスト８とシリコン窒化膜６をマスクとして、ＲＩＥ
により第２層多結晶シリコン膜５、第２ゲート絶縁膜４
、第１層多結晶シリコン膜３を順次エッチングする。こ
れにより、図６に示すような所望のゲート電極終端のパ
ターン形成できる。
〜（ｄ） はその様なパターン形成工程を説明するた
めの、それぞれＣ−Ｃ´およびＤ−Ｄ´位置での工程断
面図である。図７（ａ） および図８（ａ） は、図６
（ｂ） の工程に対応する。この段階では、一方のコン
タクト部５０ａすなわちＣ−Ｃ´位置では、図７（ａ）
に示すように第２層多結晶シリコン５が露出した状態
にあり、他方のコンタクト部５０ｂすなわちＤ−Ｄ´位
置では図８（ａ） に示すようにシリコン窒化膜６と側
壁のシリコン酸化膜１２が形成された状態にある。この
後全面にフォトレジスト８を塗布して、これを露光描画
するが、このとき図７（ｂ） に示すように、一方のコ
ンタクト部５０ａ側についてコンタクト部５０ａの間を
分離するようにフォトレジスト８をパターニングする。 他方のコンタクト部５０ｂ側ではパターニングされず、
図８（ｂ） に示すようにフォトレジスト８が全面に残
されている。但しこの段階でコンタクト部５０ｂ側でゲ
ート電極部およびゲート電極間スペース全体にわたって
フォトレジスト８を除去してもよい。その後フォトレジ
スト８を全面エッチングして、図７（ｃ） に示すよう
に一方のコンタクト部５０ａ上にはフォトレジスト８が
残る状態でエッチングを止める。他方のコンタクト部５
０ｂ上は図８（ｃ） に示すように全面除去された状態
を得る。この段階は図６（ｄ） に対応し、ＮＡＮＤセ
ルアレイ内部ではシリコン窒化膜６の間の深いスペース
部分にフォトレジスト８が残る。その後、シリコン窒化
膜６の側壁のシリコン酸化膜１２を選択的に除去した後
、図７（ｄ） および図８（ｄ） に示すようにフォト
レジスト８とシリコン窒化膜６をマスクとして、ＲＩＥ
により第２層多結晶シリコン膜５、第２ゲート絶縁膜４
、第１層多結晶シリコン膜３を順次エッチングする。こ
れにより、図６に示すような所望のゲート電極終端のパ
ターン形成できる。
【００２１】この実施例によれば、第２のマスク材であ
るフォトレジスト・パターンはＮＡＮＤセルアレイ内で
は第１のマスク材であるシリコン窒化膜パターンに自己
整合されて形成される。この実施例の場合、フォトレジ
ストの線幅と間隔が０．６μｍと１．０μｍであるから
、ピッチ１．６μｍのフォトリソグラフィ可能なステッ
パを用いて、ゲート長とゲート間の間隔がそれぞれ０．
６μｍと０．２μｍ、つまりピッチ０．８μｍのゲート
パターンが形成できる。
るフォトレジスト・パターンはＮＡＮＤセルアレイ内で
は第１のマスク材であるシリコン窒化膜パターンに自己
整合されて形成される。この実施例の場合、フォトレジ
ストの線幅と間隔が０．６μｍと１．０μｍであるから
、ピッチ１．６μｍのフォトリソグラフィ可能なステッ
パを用いて、ゲート長とゲート間の間隔がそれぞれ０．
６μｍと０．２μｍ、つまりピッチ０．８μｍのゲート
パターンが形成できる。
【００２２】なおゲート間の間隔は、シリコン窒化膜６
の側壁に形成されるスペーサ材料膜としてのシリコン酸
化膜１２の幅によって決まり、これは前述のように堆積
膜厚とほぼ同じである。したがってこのシリコン酸化膜
１２の膜厚を例えば、５０ｎｍ以下にすることにより、
ゲート間の間隔を５０ｎｍ以下にすることも可能である
。そしてゲート間の間隔を５０ｎｍ程度或いはそれ以下
まで小さくすれば、ゲート間のすきまにソース，ドレイ
ン拡散層を形成する工程を省略することができ、これで
もＮＡＮＤセルとして動作が可能になる。すなわち書き
込み，読出し時にビット線に与えられる電位は非選択メ
モリセルのチャネルを通して選択メモリセルのチャネル
領域まで転送されるようになる。この様にＮＡＮＤセル
内にソース，ドレイン拡散層を設けなければ、メモリト
ランジスタや選択ゲートの実効チャネル長がゲート長と
等しくなるという利点が得られる。
の側壁に形成されるスペーサ材料膜としてのシリコン酸
化膜１２の幅によって決まり、これは前述のように堆積
膜厚とほぼ同じである。したがってこのシリコン酸化膜
１２の膜厚を例えば、５０ｎｍ以下にすることにより、
ゲート間の間隔を５０ｎｍ以下にすることも可能である
。そしてゲート間の間隔を５０ｎｍ程度或いはそれ以下
まで小さくすれば、ゲート間のすきまにソース，ドレイ
ン拡散層を形成する工程を省略することができ、これで
もＮＡＮＤセルとして動作が可能になる。すなわち書き
込み，読出し時にビット線に与えられる電位は非選択メ
モリセルのチャネルを通して選択メモリセルのチャネル
領域まで転送されるようになる。この様にＮＡＮＤセル
内にソース，ドレイン拡散層を設けなければ、メモリト
ランジスタや選択ゲートの実効チャネル長がゲート長と
等しくなるという利点が得られる。
【００２３】以上では浮遊ゲートと制御ゲートを持つメ
モリセルを用いたＥＥＰＲＯＭを説明したが、電荷蓄積
層として浮遊ゲートの代りに薄いシリコン酸化膜とシリ
コン窒化膜の積層膜を用いたいわゆるＭＮＯＳ型のメモ
リセルを用いたＮＡＮＤセル型ＥＥＰＲＯＭにも同様に
本発明を適用することができる。さらに、チャネルイオ
ン注入等により固定的に“０”，“１”情報を記憶する
ＭＯＳトランジスタ構造のメモリセルを持つマスクＲＯ
Ｍにも、ＮＡＮＤセル構成とする場合に本発明を同様に
適用することができる。
モリセルを用いたＥＥＰＲＯＭを説明したが、電荷蓄積
層として浮遊ゲートの代りに薄いシリコン酸化膜とシリ
コン窒化膜の積層膜を用いたいわゆるＭＮＯＳ型のメモ
リセルを用いたＮＡＮＤセル型ＥＥＰＲＯＭにも同様に
本発明を適用することができる。さらに、チャネルイオ
ン注入等により固定的に“０”，“１”情報を記憶する
ＭＯＳトランジスタ構造のメモリセルを持つマスクＲＯ
Ｍにも、ＮＡＮＤセル構成とする場合に本発明を同様に
適用することができる。
【００２４】
【発明の効果】本発明によれば、ＮＡＮＤセルのゲート
・パターニングに際して二種のマスク材を併用すること
によって、ＮＡＮＤセルを構成するメモリセル間隔を微
細なものとして、不揮発性半導体記憶装置の高集積化を
実現することができる。
・パターニングに際して二種のマスク材を併用すること
によって、ＮＡＮＤセルを構成するメモリセル間隔を微
細なものとして、不揮発性半導体記憶装置の高集積化を
実現することができる。
【図１】本発明の一実施例によるＮＡＮＤセル部の製造
工程を示す断面図。
工程を示す断面図。
【図２】同実施例によるＮＡＮＤセル部の製造工程を示
す断面図。
す断面図。
【図３】本発明の他の実施例によるＮＡＮＤセル部の製
造工程を示す断面図。
造工程を示す断面図。
【図４】同実施例によるＮＡＮＤセル部の製造工程を示
す断面図。
す断面図。
【図５】同実施例によるＮＡＮＤセル部の製造工程を示
す断面図。
す断面図。
【図６】同実施例のＮＡＮＤセルアレイ終端部のゲート
・パターンを示す図。
・パターンを示す図。
【図７】図６のＣ−Ｃ´位置のパターン形成工程を示す
断面図。
断面図。
【図８】図６のＤ−Ｄ´位置のパターン形成工程を示す
断面図。
断面図。
【図９】ＮＡＮＤセルのレイアウトを示す図。
【図１０】図９のＮＡＮＤセルのＡ−Ａ´断面図。
【図１１】図９のＮＡＮＤセルのＢ−Ｂ´断面図。
１…ｐ型シリコン基板、２…第１ゲート絶縁膜、３…第
１層多結晶シリコン膜（浮遊ゲート）、４…第２ゲート
絶縁膜、５…第２層多結晶シリコン膜（制御ゲート）、
６…シリコン窒化膜（第１のマスク材）、７…フォトレ
ジスト、８…フォトレジスト（第２のマスク材）、９…
ｎ型拡散層、１０…ＣＶＤ絶縁膜、１１…ビット線、１
２…シリコン酸化膜（スペーサ材料膜）、５０ａ，５０
ｂ…コンタクト部。
１層多結晶シリコン膜（浮遊ゲート）、４…第２ゲート
絶縁膜、５…第２層多結晶シリコン膜（制御ゲート）、
６…シリコン窒化膜（第１のマスク材）、７…フォトレ
ジスト、８…フォトレジスト（第２のマスク材）、９…
ｎ型拡散層、１０…ＣＶＤ絶縁膜、１１…ビット線、１
２…シリコン酸化膜（スペーサ材料膜）、５０ａ，５０
ｂ…コンタクト部。
Claims (8)
- 【請求項１】 半導体基板に浮遊ゲートと制御ゲート
が積層形成されたメモリセルからなるＮＡＮＤセルが配
列形成されて構成される不揮発性半導体記憶装置を製造
する方法であって、半導体基板上に第１ゲート絶縁膜を
介して第１層多結晶シリコン膜を堆積する工程と、前記
第１層多結晶シリコン膜が堆積された基板全面に第２ゲ
ート絶縁膜を介して第２層多結晶シリコン膜を堆積する
工程と、前記第２層多結晶シリコン膜上にＮＡＮＤセル
の複数のゲート領域を一つ以上おきに覆うように第１の
マスク材をパターン形成する工程と、前記第１のマスク
材の間に位置するゲート領域を覆うにように第２のマス
ク材をパターン形成する工程と、前記第１および第２の
マスク材を耐エッチングマスクとして用いて、反応性イ
オンエッチングにより前記第２層多結晶シリコン膜，第
２ゲート絶縁膜および第１層多結晶シリコン膜を順次エ
ッチングして、ＮＡＮＤセル内の各メモリセルの制御ゲ
ートおよび浮遊ゲートを形成する工程と、を備えたこと
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項２】 半導体基板に浮遊ゲートと制御ゲート
が積層形成されたメモリセルからなるＮＡＮＤセルが配
列形成されて構成される不揮発性半導体記憶装置を製造
する方法であって、半導体基板上に第１ゲート絶縁膜を
介して第１層多結晶シリコン膜を堆積する工程と、前記
第１層多結晶シリコン膜が堆積された基板全面に第２ゲ
ート絶縁膜を介して第２層多結晶シリコン膜を堆積する
工程と、前記第２層多結晶シリコン膜上にＮＡＮＤセル
の複数のゲート領域を一つ以上おきに覆うように第１の
マスク材をパターン形成する工程と、前記第１のマスク
材が形成された基板上に第１のマスク材とは異種のスペ
ーサ材料膜を堆積し、これを異方性エッチングによりエ
ッチングして前記第１のマスク材の側壁に選択的に残す
工程と、前記第１のマスク材とスペーサ材料膜が形成さ
れた基板上全面に第２のマスク材を堆積する工程と、前
記第２のマスク材を前記第１のマスク材およびスペーサ
材料膜が露出するまで全面エッチングすることにより、
前記第１のマスク材の間に位置するゲート領域を覆うに
ように第２のマスク材をパターン形成する工程と、前記
露出したスペーサ材料膜をエッチング除去した後、前記
第１および第２のマスク材を耐エッチングマスクとして
用いて、反応性イオンエッチングにより前記第２層多結
晶シリコン膜，第２ゲート絶縁膜および第１層多結晶シ
リコン膜を順次エッチングして、ＮＡＮＤセル内の各メ
モリセルの制御ゲートおよび浮遊ゲートを形成する工程
と、を備えたことを特徴とする不揮発性半導体記憶装置
の製造方法。 - 【請求項３】 前記第１のマスク材がシリコン窒化膜
またはシリコン酸化膜であり、前記第２のマスク材がフ
ォトレジストである請求項１記載の不揮発性半導体記憶
装置の製造方法。 - 【請求項４】 前記第１のマスク材がシリコン窒化膜
、前記スペーサ材料膜がシリコン酸化膜であり、前記第
２のマスク材がフォトレジストである請求項２記載の不
揮発性半導体記憶装置の製造方法。 - 【請求項５】 半導体基板に固定的に情報を記憶した
ＭＯＳトランジスタ構造のメモリセルからなるＮＡＮＤ
セルが配列形成された構成される不揮発性半導体記憶装
置の製造方法であって、半導体基板上にゲート絶縁膜を
介して多結晶シリコン膜を堆積する工程と、前記多結晶
シリコン膜上にＮＡＮＤセルの複数のゲート領域を一つ
以上おきに覆うように第１のマスク材をパターン形成す
る工程と、前記第１のマスク材の間に位置するゲート領
域を覆うように第２のマスク材をパターン形成する工程
と、前記第１および第２のマスク材を耐エッチングマス
クとして用いて、反応性イオンエッチングにより前記多
結晶シリコン膜をエッチングしてＮＡＮＤセル内の各メ
モリセルの制御ゲートを形成する工程と、を備えたこと
を特徴とする不揮発性半導体記憶装置。 - 【請求項６】 半導体基板に固定的に情報を記憶した
ＭＯＳトランジスタ構造のメモリセルからなるＮＡＮＤ
セルが配列形成された構成される不揮発性半導体記憶装
置の製造方法であって、半導体基板上にゲート絶縁膜を
介して多結晶シリコン膜を堆積する工程と、前記多結晶
シリコン膜上にＮＡＮＤセルの複数のゲート領域を一つ
以上おきに覆うように第１のマスク材をパターン形成す
る工程と、前記第１のマスク材が形成された基板上に第
１のマスク材とは異種のスペーサ材料膜を堆積し、これ
を異方性エッチングによりエッチングして前記第１のマ
スク材の側壁に選択的に残す工程と、前記第１のマスク
材とスペーサ材料膜が形成された基板上全面に第２のマ
スク材を堆積する工程と、前記第２のマスク材を前記第
１のマスク材およびスペーサ材料膜が露出するまで全面
エッチングすることにより、前記第１のマスク材の間に
位置するゲート領域を覆うように第２のマスク材をパタ
ーン形成する工程と、前記露出したスペーサ材料膜をエ
ッチング除去した後、前記第１および第２のマスク材を
耐エッチングマスクとして用いて、反応性イオンエッチ
ングにより前記多結晶シリコン膜をエッチングしてＮＡ
ＮＤセル内の各メモリセルの制御ゲートを形成する工程
と、を備えたことを特徴とする不揮発性半導体記憶装置
。 - 【請求項７】 半導体基板上に電荷蓄積層と制御ゲー
トが形成されたメモリセルからなるＮＡＮＤセルが配列
形成された不揮発性半導体記憶装置を製造する方法であ
って、半導体基板上に電荷蓄積層となるシリコン酸化膜
とシリコン窒化膜の積層膜を形成し、この上に多結晶シ
リコン膜を堆積する工程と、前記多結晶シリコン膜上に
ＮＡＮＤセルの複数のゲート領域を一つ以上おきに覆う
ように第１のマスク材をパターン形成する工程と、前記
第１のマスク材の間に位置するゲート領域を覆うように
第２のマスク材をパターン形成する工程と、前記第１お
よび第２のマスク材を耐エッチングマスクとして用いて
、反応性イオンエッチングにより前記多結晶シリコン膜
をエッチングしてＮＡＮＤセル内の各メモリセルの制御
ゲートを形成する工程と、を備えたことを特徴とする不
揮発性半導体記憶装置。 - 【請求項８】 半導体基板上に電荷蓄積層と制御ゲー
トが形成されたメモリセルからなるＮＡＮＤセルが配列
形成された不揮発性半導体記憶装置を製造する方法であ
って、半導体基板上に電荷蓄積層となるシリコン酸化膜
とシリコン窒化膜の積層膜を形成し、この上に多結晶シ
リコン膜を堆積する工程と、前記多結晶シリコン膜上に
ＮＡＮＤセルの複数のゲート領域を一つ以上おきに覆う
ように第１のマスク材をパターン形成する工程と、前記
第１のマスク材が形成された基板上に第１のマスク材と
は異種のスペーサ材料膜を堆積し、これを異方性エッチ
ングによりエッチングして前記第１のマスク材の側壁に
選択的に残す工程と、前記第１のマスク材とスペーサ材
料膜が形成された基板上全面に第２のマスク材を堆積す
る工程と、前記第２のマスク材を前記第１のマスク材お
よびスペーサ材料膜が露出するまで全面エッチングする
ことにより、前記第１のマスク材の間に位置するゲート
領域を覆うように第２のマスク材をパターン形成する工
程と、前記露出したスペーサ材料膜をエッチング除去し
た後、前記第１および第２のマスク材を耐エッチングマ
スクとして用いて、反応性イオンエッチングにより前記
多結晶シリコン膜をエッチングしてＮＡＮＤセル内の各
メモリセルの制御ゲートを形成する工程と、を備えたこ
とを特徴とする不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401157A JPH04212472A (ja) | 1990-07-13 | 1990-12-10 | 不揮発性半導体記憶装置の製造方法 |
| US07/728,585 US5397723A (en) | 1990-07-13 | 1991-07-11 | Process for forming arrayed field effect transistors highly integrated on substrate |
| DE4123158A DE4123158C2 (de) | 1990-07-13 | 1991-07-12 | Verfahren zur Herstellung von zueinander parallel ausgerichteten Leiterschichtabschnitten |
| KR1019910011836A KR950014540B1 (ko) | 1990-07-13 | 1991-07-12 | 기판상에 고집적으로 배열된 fet를 형성하는 제조방법 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18400890 | 1990-07-13 | ||
| JP2-184008 | 1990-07-13 | ||
| JP2401157A JPH04212472A (ja) | 1990-07-13 | 1990-12-10 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04212472A true JPH04212472A (ja) | 1992-08-04 |
Family
ID=26502228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401157A Pending JPH04212472A (ja) | 1990-07-13 | 1990-12-10 | 不揮発性半導体記憶装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5397723A (ja) |
| JP (1) | JPH04212472A (ja) |
| KR (1) | KR950014540B1 (ja) |
| DE (1) | DE4123158C2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370137B1 (ko) * | 2000-12-29 | 2003-01-30 | 주식회사 하이닉스반도체 | 플랫 롬 셀의 어레이 및 그 제조방법 |
| KR100442151B1 (ko) * | 2002-04-08 | 2004-07-27 | 아남반도체 주식회사 | 비휘발성 메모리 셀의 플로팅 게이트 제조방법 |
| US8045383B2 (en) | 2006-07-11 | 2011-10-25 | Samsung Electronics Co., Ltd. | Non-volatile memory devices including dummy word lines and related structures and methods |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0419663B1 (en) * | 1988-10-21 | 1995-11-15 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and method of producing the same |
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