KR0125113B1 - 불휘발성 반도체 메모리 집적장치 및 그 제조방법 - Google Patents

불휘발성 반도체 메모리 집적장치 및 그 제조방법

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KR0125113B1
KR0125113B1 KR1019940001621A KR19940001621A KR0125113B1 KR 0125113 B1 KR0125113 B1 KR 0125113B1 KR 1019940001621 A KR1019940001621 A KR 1019940001621A KR 19940001621 A KR19940001621 A KR 19940001621A KR 0125113 B1 KR0125113 B1 KR 0125113B1
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gate electrode
forming
gate insulating
conductive
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KR1019940001621A
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야스시 오쿠다
요시노리 오다케
이치로 나카오
요헤이 이치카와
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모리시타 요이찌
마쯔시다덴기산교 가부시기가이샤
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Abstract

본 발명은 불휘발성 반도체 메모리 집적장치 및 그 제조방법에 관한 것으로서, 특히 MIS형 부유게이트전극을 가진 플래시형 EEPROM의 고성능화 및 미세화를 도모하는 것을 목적으로 한 것이며, 그 구성에 있어서 메모리셀 전체면에 걸친 공통의 n+형 확산층(4)(소오스영역)속에 고리형상의 P형 확산층(2)(채널영역)과 n+형 드레인확산층(3)이 있어서 고리형상의 메모리 트랜지스터를 구성하고 있으며, 메모리셀 어레이내에 소자분리영역이 없다. 따라서, 메모리셀을 미세화해도 채널폭을 비교적 크게 할 수 있다. 또 제1도(b)에 표시한 바와 같이, 제어게이트전극(8)이 제3게이트절연막(7)을 개재해서 채널영역(2)과 소오스영역(4)의 접합부와 대향하고 있으므로, 제3게이트절연막(7)의 막두께를 최적화함으로써 제어게이트전극(8)의 채널에의 전계효과를 정밀도 좋게 제어할 수 있는 것을 특징으로 한 것이다.

Description

불휘발성 반도체 메모리 집적장치 및 그 제조방법
제1도는 본 발명의 제1실시예에 있어서의 불휘발성 반도체 메모리 집적장치의 구조평면도 및 구조단면도.
제2도는 본 발명의 제1실시예에 있어서의 불휘발성 반도체 메모리 집적장치의 제조방법의 공정단면도.
제3도는 본 발명의 제2실시예에 있어서의 불휘발성 반도체 메모리 집적장치의 구조단면도.
제4도는 본 발명의 제2실시예에 있어서의 불휘발성 반도체 메모리 집적장치의 제조방법의 공정단면도.
제5도는 본 발명의 제3실시예에 있어서의 불휘발성 반도체 메모리 집적장치의 구조단면도.
제6도는 종래의 불휘발성 반도체 메모리 집적장치의 구조단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘기판 2 : P형 확산층(채널영역)
3 : n+형 드레인확산층 4 : n+층 확산층(소오스영역)
5 : 제1게이트절연막 6 : 제2게이트절연막
7 : 제3게이트절연막 8 : 제어게이트전극(워드선)
9 : 부유(浮遊)게이트전극 10 : 실리콘산화막
11 : 측벽산화막 12 : 비트선
13 : 레지스트 14 : 레지스트
15 : 실리콘산화막(소자분리영역)
본 발명은 불휘발성 반도체 메모리 집적장치 및 그 제조방법에 관한 것으로서, 특히 MIS형 부유게이트 전극을 가진 플래시형 EEPROM(Electrical Erasable Programable Read Only Memory)에 관한 것이다.
종래, 불휘발성 메모리로서 EPROM이나 EEPROM 등이 널리 사용되고 있다.
그중에서도 플래시형 EEPROM은, 기억정보의 전기적 소거는 전체 메모리셀 일괄 또는 블럭단위이면 가능한 한편, 메모리셀의 미세화 고집적화에 유리하다고 하는 특징에서 하드디스크의 대체제품등으로서 최근 주목되고 있다.
제6도는 종래의 플래시형 EEPROM의 일예이다. 제6도에 있어서, (1)은 P형 실리콘기판, (2)는 P형 확산층(채널영역), (3)은 n+형 드레인확산층, (4)는 n+형 소오스확산층, (5)는 제1게이트절연막, (6)은 제2게이트절연막, (8)은 제어게이트전극(워드선), (9)는 부유게이트전극, (10)은 실리콘산화막, (12)는 비트선, (15)는 소자분리영역이다.
이상과 같이 구성된 플래시형 EEPROM의 동작원리는 이하와 같은 것이다. 워드선(8)과 비트선(12)을 고전위로 설정해서 메모리 트랜지스터를 동작시키면, n+형 드레인확산층(3)과 P형 확산층(2)의 접합부 부근에서 열캐리어(본 예에서는 전자)가 다량으로 발생하여 부유게이트전극(9)에 주입된다. 부유게이트전극(9)에 전자가 축적되면 메모리 트랜지스터의 한계치전압이 상승하기 때문에, 워드선을 특정의 전위로 설정하면 부유게이트전극(9)내의 축적전하의 유무에 따라서 메모리 트랜지스터의 동작전류치에 큰차가 생긴다. 이와 같이 부유게이트전극(9)에의 전하의 투입에 의해 기억정보를 기록하고, 메모리 트랜지스터의 동작전류치의 차에 의해 기억정보를 판독할 수 있다. 또, 축적된 전자를 n+형 소오스확산층(4) 또는 P형 반도체기판(1)에 빼냄으로써 기억정보의 소거가 행하여진다.
그러나 상기와 같은 구성에서는, 워드선이나 비트선에 고전위가 인가되기 때문에 인접셀간의 기생 MOS트랜지스터가 동작하기 쉽게 되므로, 인접 메모리셀간의 전기적 간섭에 의한 착오동작을 회피하는데는 소자분리영역(15)을 크게할 필요가 있으며, 메모리셀의 미세화 및 고집적화의 장해가 된다.
또 판독속도를 향상시키기 위해서는 메모리 트랜지스터의 동작전류치를 증대시킬 필요가 있으나, 상기와 같은 구성에서는 미세화에 의한 채널폭의 축소와의 균형에서 충분히 동작전류치를 얻는 것이 곤란하게 되어 있다.
또 상기와 같은 구성에서는, 과잉소거에 의해서 메모리셀간의 한계치전압의 불균일이 증대하기 쉽고, 한계치전압의 불균일을 억제하기 위하여 소거전에 일괄기록을 행하거나, 소거동작과 한계치전압의 검증을 반복하거나 할 필요가 있으므로, 결과로서 소거시간이 길어진다고 하는 문제점을 가지고 있었다.
본 발명은 상기 문제점에 비추어, 인접 메모리셀간의 전기적 간섭에 의한 착오동작을 회피하고 또 메모리셀을 미세화 고집적화하는 동시에, 판독속도의 향상과 소거시간의 단축을 가능하게 하는 불휘발성 반도체 메모리 집적장치 및 그 제조방법을 제공하는 것이다.
상기 문제점을 해결하기 위하여 본 발명의 불휘발성 반도체 메모리 집적장치는, 제1도전형의 반도체기판과 상기 반도체기판 표면에 위치하는 고리형상의 제1도전형의 채널영역과, 상기 채널영역의 고리내부에 위치하는 제2도전형의 드레인영역과, 상기 채널영역의 외주에 위치하는 제2도전형의 소오스영역과, 상기 반도체기판 위에 형성된 제1게이트절연막과, 상기 제1게이트절연막을 개재해서 상기 채널영역과 상기 드레인영역의 접합부와 대향하는 고리형상의 부유게이트전극과, 상기 부유게이트전극 표면에 형성된 제2게이트절연막과, 상기 채널영역 위에 형성된 제3게이트절연막과, 상기 부유게이트전극의 외주에 위치하고 상기 제2게이트절연막과 상기 제3게이트절연막을 개재해서 각각 상기 부유게이트전극과 상기 채널영역과 대향하는 제어게이트전극으로 이루어진 메모리셀이, 워드선 및 비트선에 의해서 상호에 접속되어서 메모리셀 어레이가 되고, 복수의 메모리셀의 상기 소오스영역이 1개의 제2도전형 반도체층으로 이루어진다고 하는 구성을 구비한 것이다.
본 발명은 상기한 구성에 의해 각 메모리셀의 드레인영역이 고리형상의 채널영역에 둘러싸이고 또 채널영역이 소오스영역에 둘러싸여져 있으므로, 소오스의 전위가 고정되어 있으면 인접 메모리셀간의 전기적 간섭은 발생하지 않는다.
또 각 메모리셀을 둘러싸고 있는 소오스영역을 하나로 연결하면 소자분리영역이 필요없게 되므로, 메모리셀의 미세화 고집적화가 가능하게 된다.
또 본 발명은 상기한 구성에 의해, 메모리 트랜지스터의 채널이 고리형상이므로 종래의 메모리셀과 동일한 셀면적이면 채널폭을 상대적으로 크게 할 수 있으므로, 미세화해도 큰 판독전류치를 얻을 수 있고 판독속도를 향상시킬 수 있다.
또 본 발명은 상기한 구성에 의해, 메모리 트랜지스터의 채널영역이 제1게이트절연막을 개재해서 부유게이트전극과 대향하고 제3게이트절연막을 개재해서 제어게이트전극과 대향하므로, 제3게이트절연막의 막두께나 막재료를 최적화함으로써 채널영역에 제어게이트전극의 전위에 의한 전계효과를 직접 작용시킬 수 있다.
따라서, 과잉소거등에 의해 부유게이트전극의 전하량에 큰 불균일이 발생하여도, 제어게이트전극의 전위에 의해서 한계치전압의 불균일이 억제된다. 한계치전압의 불균일을 억제하기 위한 소거전의 일괄기록이나 소거동작과 한계치전압검증의 반복이 필요없게 되므로, 소거시간을 대폭적으로 단축하는 것이 가능하게 된다.
이하 본 발명의 제1실시예의 불휘발성 반도체 메모리 집적장치 및 그 제조방법에 대해서, 도면을 참조하면서 설명한다.
제1도(a)는 본 발명의 제1실시예에 있어서의 불휘발성 반도체 메모리 집적장치의 구조평면도, 제1도(b)는 제1도(a)의 AB에 있어서의 구조단면도, 제2도(a)∼(e)는 공정단면도를 표시한 것이다. 제1도 및 제2도에 있어서, (1)은 P형 실리콘기판, (2)는 P형 확산층(채널영역), (3)은 n+형 드레인확산층, (4)는 n+형 확산층(소오스영역), (5)는 제1게이트절연막, (6)은 제2게이트절연막, (7)은 제3게이트절연막, (8)은 제어게이트전극(워드선), (9)는 부유게이트전극, (10)은 실리콘산화막, (11)은 측벽산화막, (12)는 비트선, (13), (14)는 레지스트이다.
제1도(a)에 표시한 바와 같이, 본 실시예의 불휘발성 반도체 메모리 집적장치는 메모리셀 전체면에 걸친 공통의 n+형 확산층(4)(소오스영역)속에 고리형상의 P형 확산층(2)(채널영역)과 n+형 드레인확산층(3)이 있고 고리형상의 메모리 트랜지스터를 구성하고 있으며, 메모리셀 어레이내에 소자분리영역이 없다. 따라서, 메모리 트랜지스터의 채널폭이 큰데도 불구하고 메모리셀의 미세화가 도모되고 있다.
또 제1도(b)에 표시한 바와 같이, 제어게이트전극(8)이 제3게이트절연막(7)을 개재해서 채널영역(2)과 소오스영역(4)의 접합부와 대향하고 있으므로, 제3게이트절연막(7)의 막두께를 최적화함으로써 제어게이트전극(8)의 채널에의 전계효과를 정밀도 좋게 제어할 수 있다. 여기서 제1게이트절연막(5)의 막두께가 제3게이트절연막(7)의 막두께보다도 얇게 되어 있으므로, 기록동작 또는 소거동작인때에 전하는 제1게이트절연막(5)을 개재해서 부유게이트전극(9)과 n+형 드레인확산층(3) 또는 P형 확산층(2)과의 사이에서 효율적으로 행하여지고, 제3게이트절연막(7)에 작용하는 전계는 상대적으로 작게 되므로, 기록동작 및 소거동작에 의한 제3게이트절연막(7)의 열화는 발생하지 않는다.
본 실시예의 제조공정은 제2도에 표시한 바와 같은 것이다.
우선 P형 실리콘기판(1)의 메모리셀 형성영역 전체면에 인이온(P+)을 주입해서 n+형 확산층(4)을 형성한다(동도(a)).
다음에 열산화법에 의해서 실리콘산화막을 막두께 30㎚만큼 형성하고, 또 다결정 실리콘막을 350㎚ 퇴적한 후 인확산을 실시해서 도전막화하고, 레지스트(13)를 마스크에 사용해서 다결정 실리콘막과 실리콘산화막을 드라이에칭에 의해 선택적으로 제거하면 제3게이트절연막(7)과 제어게이트전극(8)(워드선)이 형성된다(동도(b)).
이어서 레지스트(13) 제거 후, 반도체기판 전체면에 걸쳐서 실리콘산화막(10)을 퇴적한 후, 사진평판공정과 드라이에칭공정에 의해서 레지스트(14)의 실리콘산화막(10)과 제어게이트전극(8)을 고리형상으로 패턴화하고, 붕소이온(B+)을 주입해서 P형 확산층(2)을 형성한다(동도(c)). 이때 P형 확산층(2)이 n+형 확산층(4)을 관통해서 P형 실리콘기판(1)과 도통이 취할 수 있도록 한다.
반도체기판 표면과 제어게이트전극(8) 측면을 동시에 열산화해서 막두께 10㎚의 제1게이트절연막(5)과 제2게이트절연막(6)을 형성한 후, 반도체기판 전체면에서 걸쳐서 도전형 다결정 실리콘막을 기상성장법을 사용해서 200㎚ 퇴적하고, 이방성 에칭을 사용하여 도전형 다결정 실리콘막을 에치백함으로써 제어게이트전극(8) 측벽에 부유게이트전극(9)으로서 남겨두게 한다. 여기서 비소이온(As+)을 주입해서 열확산을 실시함으로써 n+형 드레인확산층(3)을 형성한다(동도(d)).
또 반도체기판 전체면에 걸쳐서 실리콘산화막을 기상성장법을 사용해서 300㎚ 퇴적하고, 이방성 에칭을 사용하여 에치백함으로써 측벽산화막(11)으로서 남겨두게 하는 동시에 n+형 드레인확산층(3) 표면을 노출시킨다(동도(e)).
마지막으로 비트선(12)을 형성함으로써 제1도(b)와 같이 된다.
상기한 바와 같이 본 실시예의 제조방법에서는, 부유게이트전극(9) 및 측벽산화막(11)을 기상성장법에 의한 막퇴적과 이방성 에칭에 의한 에치백을 사용하여 자체정합적으로 형성함으로써, 마스크 매수의 삭감이 가능하게 될 뿐만 아니라, 사진평판기술의 가공정밀도 이상으로 미세화를 도모할 수 있다.
이하 본 발명의 제2실시예의 불휘발성 반도체 메모리 집적장치 및 그 제조방법에 대해서, 도면을 참조하면서 설명한다.
제3도는 본 발명의 제2실시예에 있어서의 불휘발성 반도체 메모리 집적장치의 구조단면도, 제4도(a)∼(d)는 공정단면도를 표시한 것이다. 제3도 및 제4도에 있어서의 각 번호가 표시한 내용은 제1도 및 제2도와 동일하다.
제3도에 표시한 바와 같이, 본 실시예의 불휘발성 반도체 메모리 집적장치는 메모리셀 전체면에 걸친 공통의 소오스영역(4)과 고리형상의 메모리 트랜지스터로 구성되어 있으며, 메모리셀 어레이내에 소자분리영역을 형성할 필요가 없고, 메모리 트랜지스터의 채널폭이 큰데도 불구하고 메모리셀의 미세화가 도모되고 있다.
또, 제1도(b)와 마찬가지로 제어게이트전극(8)이 제3게이트절연막(7)을 개재해서 채널영역(2)과 소오스영역(4)의 접합부와 대향하고 있으므로, 제3게이트절연막(7)의 막두께를 최적화함으로써 제어게이트전극(8)의 채널에의 전계효과를 정밀도 좋게 제어할 수 있다.
본 실시예의 제조공정은 제4도에 표시한 바와 같은 것이다.
우선 P형 실리콘기판(1) 표면에 붕소이온(B+)을 주입해서 P형 확산층(2)을 형성한다(동도(a)).
다음에 열산화법에 의해서 실리콘산화막을 막두께 10㎚만큼 형성하고, 또 다결정 실리콘막을 200㎚ 퇴적한 후 인확산을 실시해서 도전막화하고, 레지스트(13)를 마스크에 사용해서 다결정 실리콘막을 드라이에칭에 의해 선택적으로 제거하면 제1게이트절연막(5)과 부유게이트전극(9)이 형성된다(동도(b)).
이어서 레지스트(13) 제거 후, 반도체기판 표면과 부유게이트전극(9) 표면을 동시에 열산화해서 막두께 20㎚의 제2게이트절연막(6)과 제3게이트절연막(7)을 형성하고, 반도체기판 전체면에 걸쳐서 실리콘산화막(10)을 퇴적한 후, 사진평판공정과 드라이에칭공정에 의해서 레지스트(14)와 실리콘산화막(10)과 제어게이트전극(8)과 부유게이트전극(9)을 고리형상으로 패턴화하고, 비소이온(As+)을 주입해서 열확산을 실시함으로써 n+형 확산층(드레인영역(3) 및 소오스영역(4))을 형성한다(동도(c)).
또 반도체기판 전체면에 걸쳐서 실리콘산화막을 기상성장법을 사용해서 300㎚ 퇴적하고, 이방성 에칭을 사용하여 에치백함으로써 측벽산화막(11)으로 남겨두게 하는 동시에 n＋형 드레인확산층(3) 표면을 노출시킨다(동도(d)).
마지막으로 비트선(12)을 형성함으로써 제3도와 같이 된다.
본 실시예의 제조방법을 사용함으로써 드레인영역(3)과 소오스영역은 동시에 불순물이온이 주입되고, 열확산에 의해 드레인접합은 제3게이트절연막(7)을 개재해서 제어게이트전극(8)과 대향하고, 소오스접합은 제1게이트절연막(5)을 개재해서 부유게이트전극(9)과 대향하도록 형성할 수 있다.
이하 본 발명의 제3실시예의 불휘발성 반도체 메모리장치에 대해서 도면을 참조하면서 설명한다.
제5도는 본 발명의 제3실시예에 있어서의 불휘발성 반도체 메모리 집적장치의 구조단면도를 표시한 것이다.
본 실시예에서는 워드선(8)중 제어게이트전극으로서 기능하지 않고 인접 메모리셀을 배선접속하기 위한 부분의 아래에 실리콘산화막(15)을 형성하고 있다.
실리콘산화막(15)의 막두께를 제1게이트절연막(5)의 막두께보다 충분히 두껍게 함으로써, 워드선(8)의 기생용량이 저감되고 동작속도가 향상된다. 또한, 실리콘산화막(15)은, 예를 들면 주변회로의 소자분리영역 형성시에 국소산화법(LOCOS법)등을 사용해서 형성하면 제조공정의 증가를 초래하지 않는다.
이상과 같이 본 발명의 불휘발성 반도체 메모리 집적장치 및 그 제조방법은, 인접 메모리셀간의 전기적 간섭에 의한 착오동작을 회피하고 또 메모리셀을 미세화 고집적화하는 동시에, 판독속도의 향상과 소거시간의 단축을 가능하게 한다고 하는 효과가 가지는 것이다.

Claims (14)

  1. 제1도전형의 반도체기판과, 상기 반도체기판 표면에 위치한 고리형상의 제1도전형의 채널영역과, 상기 채널영역의 고리내부에 위치한 제2도전형의 드레인영역과 상기 채널영역의 외주에 위치한 제2도전형의 소오스영역과, 상기 반도체기판 위에 형성된 제1게이트절연막과, 상기 제1게이트절연막을 개재해서 상기 채널영역과 상기 드레인영역의 접합부와 대향하는 고리형상의 부유게이트전극과, 상기 부유게이트전극표면에 형성된 제2게이트절연막과, 상기 채널영역 위에 형성된 제3게이트절연막과, 상기 부유게이트전극의 외주에 위치하고 상기 제2게이트절연막을 개재해서 상기 부유게이트전극과 대향하고 또 상기 제3게이트절연막을 개재해서 상기 채널영역과 대향하는 제어게이트전극으로 이루어진다고 하는 구성을 가진 메모리셀이, 상기 제어게이트전극을 포함한 워드선 및 상기 드레인영역과 전기적으로 접속하는 비트선에 의해서 메모리셀 상호가 접속되어서 메모리셀어레이를 구성하고, 복수의 메모리셀의 상기 소오스영역이 1개의 제2도전형 반도체층으로 이루어진 것을 특징으로 하는 불휘발성 반도체 메모리 집적장치.
  2. 제1항에 있어서, 상기 제어게이트전극이 상기 부유게이트전극 상면을 덮도록 위치하는 것을 특징으로 하는 불휘발성 반도체 메모리 집적장치.
  3. 제1항에 있어서, 상기 제어게이트전극이 상기 제3게이트절연막을 개재해서 상기 채널영역과 상기 소오스영역의 접합부와 대향하는 것을 특징으로 하는 불휘발성 반도체 메모리 집적장치.
  4. 제1항에 있어서, 상기 제1게이트절연막이 상기 제3게이트절연막보다도 얇은 것을 특징으로 하는 불휘발성 반도체 메모리 집적장치.
  5. 제1항에 있어서, 상기 메모리셀 어레이를 구성하는 전체 메모리셀의 상기 소오스영역이 1개의 제2도전형 반도체층으로 이루어진 것을 특징으로 하는 불휘발성 반도체 메모리 집적장치.
  6. 제1항에 있어서, 상기 메모리셀 어레이내에 소자분리영역이 없는 것을 특징으로 하는 불휘발성 반도체 메모리 집적장치.
  7. 제1항에 있어서, 상기 워드선에 있어서의 상기 제어게이트전극간을 접속하는 배선부분과 상기 반도체 기판과의 사이에 개재하는 절연막의 막두께가 상기 제3게이트절연막의 막두께보다도 두꺼운 것을 특징으로 하는 불휘발성 반도체 메모리 집적장치.
  8. 제1도전형의 반도체기판 표면에 소오스영역을 구성하는 제2도전형의 제1반도체층을 형성하는 공정과, 상기 제1반도체층 표면에 제3게이트절연막을 형성하는 공정과, 상기 제3게이트절연막 위에 제1도전막을 형성하는 공정과, 상기 제1도전막과 상기 제3게이트절연막을 선택적으로 순차적으로 제거함으로써 상기 제1도전막을 제어게이트전극을 포함한 워드선으로서 남겨두게 하는 공정과, 상기 워드선 위를 덮도록 제1절연막을 형성하는 공정과, 상기 제1절연막과 상기 제어게이트전극과 상기 제3게이트절연막을 선택적으로 순차적으로 제거함으로써 상기 제어게이트전극에 관통구멍을 형성하여 상기 반도체기판 표면을 노출시키는 공정과, 상기 반도체기판의 노출부 표면에 채널영역을 구성하는 제1도전형의 제2반도체층을 상기 제1반도체층을 관통하도록 선택적으로 형성하는 공정과, 상기 제2반도체층 표면에 제1게이트절연막을 형성하는 공정과, 상기 제어게이트전극 측면에 제2게이트절연막을 형성하는 공정과, 상기 관통구멍내에 상기 제1게이트절연막을 개재해서 상기 제2반도체층 표면과 대향하고 또 상기 제2게이트절연막을 개재해서 상기 제어게이트전극 측면과 대향하도록 고리형상의 부유게이트전극을 형성하는 공정과, 상기 부유게이트전극의 고리내부에 위치한 상기 반도체기판 표면에 제2도전형의 드레인영역을 선택적으로 형성하는 공정과, 상기 부유게이트전극을 덮도록 제2절연막을 형성하는 공정과, 메모리셀의 상기 드레인영역을 상호 접속하도록 비트선을 형성하는 공정을 가진 것을 특징으로 하는 불휘발성 반도체 메모리 집적장치의 제조방법.
  9. 제8항에 있어서, 상기 부유게이트전극을 형성하기 위한 수단으로서, 제1게이트절연막 및 제2게이트절연막을 형성하는 공정 후, 상기 관통구멍내를 포함한 상기 반도체기판 전체면에 제2도전막을 기상성장법(Chemical Vapor Deposition Method)을 사용해서 퇴적하는 공정과, 상기 제2도전막에 이방성 에칭을 실시해서 상기 관통구멍 측벽에 상기 제2도전막을 상기 부유게이트전극으로서 남겨두게 하는 공정을 가진 것을 특징으로 하는 불휘발성 반도체 메모리 집적장치의 제조방법.
  10. 제8항에 있어서, 상기 부유게이트전극을 덮도록 상기 제2절연막을 형성하는 동시에 상기 드레인영역과 상기 비트선을 접속하기 위한 수단으로서, 상기 드레인영역을 형성하는 공정 후, 상기 반도체기판 전체면에 상기 제2절연막을 기상성장법을 사용해서 퇴적하는 공정과, 상기 제2절연막에 이방성 에칭을 실시해서 상기 관통구멍 측벽에 상기 제2절연막을 남겨두게 하고 상기 드레인영역 표면을 노출시키는 공정을 가진 것을 특징으로 하는 불휘발성 반도체 메모리 집적장치의 제조방법.
  11. 제8항에 있어서, 제1게이트절연막과 제2게이트절연막을 동시에 형성하는 공정을 가진 것을 특징으로 하는 불휘발성 반도체 메모리 집적장치의 제조방법.
  12. 제1도전형의 반도체기판 표면에 제1게이트절연막과 제2도전막을 순차적으로 형성하는 공정과, 상기 제2도전막 표면에 제2게이트절연막을 형성하는 공정과, 상기 반도체기판 표면에 제3게이트절연막을 형성하는 공정과, 상기 제2게이트절연막을 개재해서 상기 제2도전막과 대향하고 또 제3게이트절연막을 개재해서 상기 반도체기판 표면과 대향하도록 제1도전막을 형성하는 공정과, 상기 제1도전막 위에 제1절연막을 형성하는 공정과, 상기 제1절연막과 상기 제1도전막과 상기 제2도전막을 선택적으로 순차 제거함으로써 상기 제1도전막과 상기 제2도전막을 동심의 관통구멍을 가진 제어게이트전극과 부유게이트전극으로서 남겨두게 하는 공정과, 상기 반도체기판 표면에 제2도전형의 드레인영역과 소오스영역을 선택적으로 형성하는 공정과, 상기 제어게이트전극 및 상기 부유게이트전극을 절연막으로 피복하는 공정과, 메모리셀의 상기 드레인영역을 상호에 접속하도록 비트선을 형성하는 공정을 가진 것을 특징으로 하는 불휘발성 반도체 메모리 집적장치의 제조방법.
  13. 제12항에 있어서, 상기 제어게이트전극 및 상기 부유게이트전극을 절연막으로 피복하는 동시에 상기 드레인영역과 상기 비트선을 접속하기 위한 수단으로서, 상기 드레인영역과 소오스영역을 형성하는 공정 후, 상기 반도체기판 전체면에 제2절연막을 기상성장법을 사용해서 퇴적하는 공정과, 상기 제2절연막을 남겨두게 해서 상기 드레인영역 표면을 노출시키는 공정을 가진 것을 특징으로 하는 불휘발성 반도체 메모리 집적장치의 제조방법.
  14. 제12항에 있어서, 제2게이트절연막과 제3게이트절연막을 동시에 형성하는 공정을 가진 것을 특징으로 하는 불휘발성 반도체 집적장치의 제조방법.
KR1019940001621A 1993-02-02 1994-01-29 불휘발성 반도체 메모리 집적장치 및 그 제조방법 KR0125113B1 (ko)

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