JPH03132079A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH03132079A JPH03132079A JP1271304A JP27130489A JPH03132079A JP H03132079 A JPH03132079 A JP H03132079A JP 1271304 A JP1271304 A JP 1271304A JP 27130489 A JP27130489 A JP 27130489A JP H03132079 A JPH03132079 A JP H03132079A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、理想的なトランジスタ特性を実現する電界効
果トランジスタからなる半導体不揮発性記憶装置に関す
るものである。
果トランジスタからなる半導体不揮発性記憶装置に関す
るものである。
従来の技術
近年、半導体記憶装置の中において、半導体不揮発性記
憶装置はその不揮発性という特徴、すなわち電源を切っ
ても記憶を保持するという特徴のため、注目を集めてい
る。その中でも電気的書き換え可能なデバイスとしては
、Ｆ Ｇ （ＦｌｃａｌｉｎｇＧａｌｅ）型とＭＮＯＳ
（Ｍｅｔａｌ −Ｎｉｔｒｉｄｅ −Ｏｘｉｄｅ−３
ｅｍｉｃｏｎｄｕｃｔｏｒ ）型、およびＭＯＮＯ８（
Ｍｅｌｘｌ −０ｗ１ｄｅ −Ｎｉｔｒｉｄｅ −Ｏｘ
ｉｄｅ −５ｃｍ１ｃｏｎｄｕｃｌｏ＋ ）型に大別さ
れる。ここでは、番後者のＭＯＮＯ３型半導体不揮発性
記憶装置について述べていく。このＭＯＮＯ３型半導体
不揮発性記憶装置のＭＯＮＯ３の名称は、ＭｅｌａＯｘ
ｉｄｅ −Ｎｉｔｒｉｄｅ −Ｏｘｉｄｅ−Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒの頭文字を取ったもので、そのデバイ
スの断面構造を示しており、ＭＯＩ ＯＳ （Ｍｅｔａ
ｌ −ＯｘｉｄｅＩｎｓｕｌａｌｏ＋ −Ｏｘ１ｄｅ−
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の一種である。半導
体不揮発性記憶装置に用いられるＭＯＮＯＳ構造トラン
ジスタは、ゲート電極（以下ゲートと記す）下の絶縁膜
として基板側から２０人程度の極薄酸化膜、さらに数１
００人のナイトライド膜を用いたものであり、消去（Ｅ
ｖａｄｅ） ・書き込み（Ｗｒｉｔｅ）は、ゲートと
ゲート直下の半導体部分との間に高電界を印加し、トン
ネル電流により、ナイトライド膜中のトラップにホール
または電子を蓄積し、これによりＭＯＮＯ３）ランジス
タのしきい値を変化させ、情報を記憶する。
憶装置はその不揮発性という特徴、すなわち電源を切っ
ても記憶を保持するという特徴のため、注目を集めてい
る。その中でも電気的書き換え可能なデバイスとしては
、Ｆ Ｇ （ＦｌｃａｌｉｎｇＧａｌｅ）型とＭＮＯＳ
（Ｍｅｔａｌ −Ｎｉｔｒｉｄｅ −Ｏｘｉｄｅ−３
ｅｍｉｃｏｎｄｕｃｔｏｒ ）型、およびＭＯＮＯ８（
Ｍｅｌｘｌ −０ｗ１ｄｅ −Ｎｉｔｒｉｄｅ −Ｏｘ
ｉｄｅ −５ｃｍ１ｃｏｎｄｕｃｌｏ＋ ）型に大別さ
れる。ここでは、番後者のＭＯＮＯ３型半導体不揮発性
記憶装置について述べていく。このＭＯＮＯ３型半導体
不揮発性記憶装置のＭＯＮＯ３の名称は、ＭｅｌａＯｘ
ｉｄｅ −Ｎｉｔｒｉｄｅ −Ｏｘｉｄｅ−Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒの頭文字を取ったもので、そのデバイ
スの断面構造を示しており、ＭＯＩ ＯＳ （Ｍｅｔａ
ｌ −ＯｘｉｄｅＩｎｓｕｌａｌｏ＋ −Ｏｘ１ｄｅ−
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の一種である。半導
体不揮発性記憶装置に用いられるＭＯＮＯＳ構造トラン
ジスタは、ゲート電極（以下ゲートと記す）下の絶縁膜
として基板側から２０人程度の極薄酸化膜、さらに数１
００人のナイトライド膜を用いたものであり、消去（Ｅ
ｖａｄｅ） ・書き込み（Ｗｒｉｔｅ）は、ゲートと
ゲート直下の半導体部分との間に高電界を印加し、トン
ネル電流により、ナイトライド膜中のトラップにホール
または電子を蓄積し、これによりＭＯＮＯ３）ランジス
タのしきい値を変化させ、情報を記憶する。
第３図および第４図はＮ型ＭＯＮＯ８型半導体不揮発性
記憶装置の平面図および断面図、第５図はその等価回路
図、第６図はその特性図を示し、以下その説明をする。
記憶装置の平面図および断面図、第５図はその等価回路
図、第６図はその特性図を示し、以下その説明をする。
第３図において、Ｎ型ＭＯＮＯ８型半導体不揮発性記憶
装置はゲート部２１とその両側に形成されたドレイン領
域２２、ソース領域２３からなり、第４図はこの半導体
不揮発性記憶装置をゲート幅方向にＡ−Ａ’線で切断し
た断面図である。第４図において、ゲート部２１はポリ
シリコンゲート２４とその下に酸化シリコン膜２５を介
して形成された数１［１（１人の均一な膜厚のナイトラ
イド膜２６と、２０人程度の極薄酸化膜２７により構成
されている。ただし、極薄酸化膜２７の膜厚は２０人程
度で均一であるが、その両端部では膜厚が徐々に厚くな
って、厚い酸化膜２８になっていく遷移領域２７′が存
在している。２９はＰ形シリコン基板であり、第３図に
示したドレイン領域２２とソース領域２３はこのゲート
部２１の両側でＰ形シリコン基板２９上に形成されてい
る。
装置はゲート部２１とその両側に形成されたドレイン領
域２２、ソース領域２３からなり、第４図はこの半導体
不揮発性記憶装置をゲート幅方向にＡ−Ａ’線で切断し
た断面図である。第４図において、ゲート部２１はポリ
シリコンゲート２４とその下に酸化シリコン膜２５を介
して形成された数１［１（１人の均一な膜厚のナイトラ
イド膜２６と、２０人程度の極薄酸化膜２７により構成
されている。ただし、極薄酸化膜２７の膜厚は２０人程
度で均一であるが、その両端部では膜厚が徐々に厚くな
って、厚い酸化膜２８になっていく遷移領域２７′が存
在している。２９はＰ形シリコン基板であり、第３図に
示したドレイン領域２２とソース領域２３はこのゲート
部２１の両側でＰ形シリコン基板２９上に形成されてい
る。
この第４図に示す極く通常のＭＯＮＯＳメモリトランジ
スタの等価回路は、第５図に示すように、２０人程度の
均一な極薄酸化膜を持ったＭＯＮＯＳメモリトランジス
タ３１と、これよりやや厚い極薄酸化膜を持ったＭ−Ｏ
Ｎ ＯＳメモリトランジスタ３２からなる。ここで、３
３はゲート端子、３４はソース端子、３５はドレイン端
子である。
スタの等価回路は、第５図に示すように、２０人程度の
均一な極薄酸化膜を持ったＭＯＮＯＳメモリトランジス
タ３１と、これよりやや厚い極薄酸化膜を持ったＭ−Ｏ
Ｎ ＯＳメモリトランジスタ３２からなる。ここで、３
３はゲート端子、３４はソース端子、３５はドレイン端
子である。
このようなＭＯＮＯＳメモリトランジスタのＥｒａｓｅ
時（ナイトライド膜中にホールをトラップしている状態
）およびＷｒｉｔｅ時（ナイトライド膜中に電子をトラ
ップしている状態）の各々のソース−ドレイン間電流（
Ｉ Ｄｓ）とゲート電圧（Ｖｃ）のｒ Ｖ６特性を第
６図に示す。Ｅｒａｓｅ時には極薄酸化膜ＭＯＮＯＳメ
モリトランジスタ３１のみによって決定される特性を示
す。しかし、Ｌｉｔｅ時においては、異なる傾きの電流
特性が重なってくる。この特性を以下に説明する。ＭＯ
ＮＯＳメモリトランジスタをＥｒａｓｅまたはＬｉｔｅ
の状態にするには、各々極薄酸化膜２７を介してホール
または電子をトンネル電流により、ナイトライド膜２６
中のトラップに捕獲させることで行う。前記トンネル電
流は、膜厚のべき乗に逆比例するため、少しでも膜厚が
厚くなると、同じ電圧でもほとんど電流が流れなくなる
。すなわち、２０人程度の極薄酸化膜２７を有するＭＯ
ＮＯＳメモリトランジスタ３１をＥ＋ａｓｅ ／Ｌｉｆ
ｅするＭＯＮＯＳゲート部の電界では、たとえば４０人
の極薄酸化膜に対しては、トンネル電流が２乗分の１と
なり、実際にはほとんどトンネル電流を通さないように
なり、トラップにホールもしくは電子が捕獲されなくな
る。ナイトライド膜２６の膜厚を書き込み電圧＋６Ｖ程
度で３００人にすると、前述の極薄酸化膜厚２０人の差
は、総合的な等価ゲート酸化膜厚としては表に現れない
。このため、前述の遷移領域２７′のやや厚い極薄酸化
膜を有するＭＯＮＯＳメモリトランジスタ３２は、ＥＩ
ａｓｅ ／Ｗｈｉｌｅ電圧をゲートに印加してもそのし
きい値電圧はほとんど変化しない。
時（ナイトライド膜中にホールをトラップしている状態
）およびＷｒｉｔｅ時（ナイトライド膜中に電子をトラ
ップしている状態）の各々のソース−ドレイン間電流（
Ｉ Ｄｓ）とゲート電圧（Ｖｃ）のｒ Ｖ６特性を第
６図に示す。Ｅｒａｓｅ時には極薄酸化膜ＭＯＮＯＳメ
モリトランジスタ３１のみによって決定される特性を示
す。しかし、Ｌｉｔｅ時においては、異なる傾きの電流
特性が重なってくる。この特性を以下に説明する。ＭＯ
ＮＯＳメモリトランジスタをＥｒａｓｅまたはＬｉｔｅ
の状態にするには、各々極薄酸化膜２７を介してホール
または電子をトンネル電流により、ナイトライド膜２６
中のトラップに捕獲させることで行う。前記トンネル電
流は、膜厚のべき乗に逆比例するため、少しでも膜厚が
厚くなると、同じ電圧でもほとんど電流が流れなくなる
。すなわち、２０人程度の極薄酸化膜２７を有するＭＯ
ＮＯＳメモリトランジスタ３１をＥ＋ａｓｅ ／Ｌｉｆ
ｅするＭＯＮＯＳゲート部の電界では、たとえば４０人
の極薄酸化膜に対しては、トンネル電流が２乗分の１と
なり、実際にはほとんどトンネル電流を通さないように
なり、トラップにホールもしくは電子が捕獲されなくな
る。ナイトライド膜２６の膜厚を書き込み電圧＋６Ｖ程
度で３００人にすると、前述の極薄酸化膜厚２０人の差
は、総合的な等価ゲート酸化膜厚としては表に現れない
。このため、前述の遷移領域２７′のやや厚い極薄酸化
膜を有するＭＯＮＯＳメモリトランジスタ３２は、ＥＩ
ａｓｅ ／Ｗｈｉｌｅ電圧をゲートに印加してもそのし
きい値電圧はほとんど変化しない。
したがって、第６図に示すように、ＥＩａｓｅ したと
きは、極薄酸化膜ＭＯＮＯＳメモリトランジスタ３１の
しきい値がＡ直線のように負側にシフトし、やや厚い極
薄酸化膜ＭＯＮＯＳメモリトランジスタ３２のしきい値
電圧はＢ直線のようにそのままのため、後者は前者に完
全に隠される。しかし、Ｗｒｉｔｅ時は、前者がＣ直線
のように正側にシフトし、後者はＢ直線のようにそのま
まであるため、前者と後者との合成により、２段階の傾
きをもっのリーク電流のように現れる後者の特性をサイ
ドウオークと呼んでいる。
きは、極薄酸化膜ＭＯＮＯＳメモリトランジスタ３１の
しきい値がＡ直線のように負側にシフトし、やや厚い極
薄酸化膜ＭＯＮＯＳメモリトランジスタ３２のしきい値
電圧はＢ直線のようにそのままのため、後者は前者に完
全に隠される。しかし、Ｗｒｉｔｅ時は、前者がＣ直線
のように正側にシフトし、後者はＢ直線のようにそのま
まであるため、前者と後者との合成により、２段階の傾
きをもっのリーク電流のように現れる後者の特性をサイ
ドウオークと呼んでいる。
発明が解決しようとする課題
前述した従来のような構造をした半導体不揮発性記憶装
置では、前述のサイドウオーク特性がＷｈｉｌｅ側で発
生するため、これがリーク電流と同じ作用をし、好まし
いトランジスタ静特性を示さず、従来の構造を有した半
導体不揮発性記憶装置では、設計をする際の問題となっ
ていた。
置では、前述のサイドウオーク特性がＷｈｉｌｅ側で発
生するため、これがリーク電流と同じ作用をし、好まし
いトランジスタ静特性を示さず、従来の構造を有した半
導体不揮発性記憶装置では、設計をする際の問題となっ
ていた。
本発明はかかる問題を解決するもので、前述のサイドウ
オーク特性を持たない半導体不揮発性記憶装置を提供す
ることを目的とするものである。
オーク特性を持たない半導体不揮発性記憶装置を提供す
ることを目的とするものである。
課題を解決するための手段
上記問題を解決するために、本発明の半導体不揮発性記
憶装置は、−導電型半導体基板上に、リング形状のゲー
ト部を設け、前記リング形状のゲート部の内側と外側を
ソース領域とドレイン領域、あるいはドレイン領域とソ
ース領域とした構造にしたものである。
憶装置は、−導電型半導体基板上に、リング形状のゲー
ト部を設け、前記リング形状のゲート部の内側と外側を
ソース領域とドレイン領域、あるいはドレイン領域とソ
ース領域とした構造にしたものである。
作用
上記構造の半導体不揮発性記憶装置では、従来の第５図
の３２に示すようなやや厚い極薄酸化膜を持つＭＯＮＯ
Ｓメモリトランジスタがないため、サイドウオーク特性
のない半導体不揮発性記憶装置を得ることが可能となる
。
の３２に示すようなやや厚い極薄酸化膜を持つＭＯＮＯ
Ｓメモリトランジスタがないため、サイドウオーク特性
のない半導体不揮発性記憶装置を得ることが可能となる
。
実施例
以下本発明の一実施例について図面を用いて説明する。
第１図は本発明の一実施例のＭＯＮＯＳメモリトランジ
スタの平面図、第２図は断面図である。
スタの平面図、第２図は断面図である。
第１図および第２図において、１はリング形状のゲート
部、２．３はこのリング形状のゲート部１の外側と内側
に設けられた、たとえばソース領域とドレイン領域であ
る。ゲート部１はＰ形シリコン基板１０の上に、トンネ
リング媒体となる極薄酸化膜７とホールもしくは電子を
トラップするためのナイトライド膜６と酸化シリコン膜
５およびポリシリコンゲート４がそれぞれリング形状に
積層されて形成され、このリング形状層に囲まれた外側
のＰ形シリコン基板ＩＱの上にソース領域２が形成され
、内側のＰ形シリコン基板１０の上にドレイン領域３が
形成されている。厚い酸化膜８はソース領域２の外側に
残り、ゲート部１とは隔離されている。
部、２．３はこのリング形状のゲート部１の外側と内側
に設けられた、たとえばソース領域とドレイン領域であ
る。ゲート部１はＰ形シリコン基板１０の上に、トンネ
リング媒体となる極薄酸化膜７とホールもしくは電子を
トラップするためのナイトライド膜６と酸化シリコン膜
５およびポリシリコンゲート４がそれぞれリング形状に
積層されて形成され、このリング形状層に囲まれた外側
のＰ形シリコン基板ＩＱの上にソース領域２が形成され
、内側のＰ形シリコン基板１０の上にドレイン領域３が
形成されている。厚い酸化膜８はソース領域２の外側に
残り、ゲート部１とは隔離されている。
次にこの構造を得る半導体不揮発性記憶装置の製造方法
の一例を説明する。まず、Ｐ型シリコン基板１Ｇ上に厚
い酸化膜８およびトンネリング領域となる２０人程度の
均一な極薄酸化膜７を成長させた後、ナイトライド膜６
を数１００人、酸化シリコン膜５を数１０人、ポリシリ
コンゲート４を数４人成長させ、その後、所定の部分の
みを公知のフォトエツチング技術で開孔する。そして、
この間孔部分にリンイオンを注入しＮ型の拡散層を形成
し、ソース領域２とドレイン領域３を設け、リング形状
部のポリシリコンゲート部４を厚い酸化膜８と重ならな
いようにする。
の一例を説明する。まず、Ｐ型シリコン基板１Ｇ上に厚
い酸化膜８およびトンネリング領域となる２０人程度の
均一な極薄酸化膜７を成長させた後、ナイトライド膜６
を数１００人、酸化シリコン膜５を数１０人、ポリシリ
コンゲート４を数４人成長させ、その後、所定の部分の
みを公知のフォトエツチング技術で開孔する。そして、
この間孔部分にリンイオンを注入しＮ型の拡散層を形成
し、ソース領域２とドレイン領域３を設け、リング形状
部のポリシリコンゲート部４を厚い酸化膜８と重ならな
いようにする。
なお、本実施例ではリング形状のゲート部１の外側にソ
ース領域、内側にドレイン領域３を設けたが、その逆で
もよい。
ース領域、内側にドレイン領域３を設けたが、その逆で
もよい。
以上、ＮｃｈＭＯＮＯＳメモリトランジスタに対する製
造方法について述べたが、Ｐｃｈについても同様なこと
が言える。またＭＯＮＯ３構造はＭＯ１０Ｓ構造の一例
として述べており、ＭＩＯＳ構造になっても同様なこと
が言える。
造方法について述べたが、Ｐｃｈについても同様なこと
が言える。またＭＯＮＯ３構造はＭＯ１０Ｓ構造の一例
として述べており、ＭＩＯＳ構造になっても同様なこと
が言える。
発明の効果
以上のように、本発明の半導体不揮発性記憶装置によれ
ば、リング形状のポリシリコンゲートとやや厚い酸化膜
の遷移領域の重なりがないため、サイドウオーク特性が
なくなり、リークのない良好なＴｒ特性が得られる。ま
た、記憶情報を読み出すのに、所定のソース−ドレイン
間電流（ｉ ｏｓ）に達するゲート電圧（しきい値）を
設定するが、従来よりも感知するＩＤＳを小さくでき、
そのため、記憶情報を読み取る時間が従来よりも短かく
できる。また、記憶情報を読み取るのにゲートに印加す
る電圧が小さくできるため、記憶情報を次第に変化させ
てしまう影響を小さくできることは言うまでもない。
ば、リング形状のポリシリコンゲートとやや厚い酸化膜
の遷移領域の重なりがないため、サイドウオーク特性が
なくなり、リークのない良好なＴｒ特性が得られる。ま
た、記憶情報を読み出すのに、所定のソース−ドレイン
間電流（ｉ ｏｓ）に達するゲート電圧（しきい値）を
設定するが、従来よりも感知するＩＤＳを小さくでき、
そのため、記憶情報を読み取る時間が従来よりも短かく
できる。また、記憶情報を読み取るのにゲートに印加す
る電圧が小さくできるため、記憶情報を次第に変化させ
てしまう影響を小さくできることは言うまでもない。
第１図は本発明の一実施例の半導体不揮発性記憶装置の
平面図、第２図は同半導体不揮発性記憶１ユ 装置の断面図、第３図Ｐ来の半導体不揮発性記憶装置の
平面図、第４図は第３図のＡ−Ａ’断面図、第５図は従
来の半導体不揮発性記憶装置の等価回路図、第６図は従
来の半導体不揮発性記憶装置の５− ｖ６特性を示した
図である。 １・・・ゲート部、２・・・ソース領域、３・・・ドレ
イ領域、４・・・ポリシリコンゲート、訃・・酸化シリ
ン膜、６・・・ナイトライド膜、７・・・極薄酸化膜、
・・・厚い酸化膜、１０・・・Ｐ型シリコン基板。
平面図、第２図は同半導体不揮発性記憶１ユ 装置の断面図、第３図Ｐ来の半導体不揮発性記憶装置の
平面図、第４図は第３図のＡ−Ａ’断面図、第５図は従
来の半導体不揮発性記憶装置の等価回路図、第６図は従
来の半導体不揮発性記憶装置の５− ｖ６特性を示した
図である。 １・・・ゲート部、２・・・ソース領域、３・・・ドレ
イ領域、４・・・ポリシリコンゲート、訃・・酸化シリ
ン膜、６・・・ナイトライド膜、７・・・極薄酸化膜、
・・・厚い酸化膜、１０・・・Ｐ型シリコン基板。
Claims (1)
- 【特許請求の範囲】 １、ＭＩＯＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｏｘ
ｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造もしくはＭ
ＯＩＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｉｎｓｕｌａｔｏ
ｒ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の
半導体記憶装置であって、リング形状のゲート部を設け
、前記リング形状のゲート部の内側と外側にドレイン領
域とソース領域もしくはソース領域とドレイン領域を設
けた半導体不揮発性記憶装置。 ２、ＭＩＯＳ構造もしくはＭＯＩＯＳ構造の絶縁部分に
ナイトライド膜を用いたことを特徴とする請求項１記載
の半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271304A JPH03132079A (ja) | 1989-10-17 | 1989-10-17 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271304A JPH03132079A (ja) | 1989-10-17 | 1989-10-17 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132079A true JPH03132079A (ja) | 1991-06-05 |
Family
ID=17498181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1271304A Pending JPH03132079A (ja) | 1989-10-17 | 1989-10-17 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03132079A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0609829A2 (en) * | 1993-02-02 | 1994-08-10 | Matsushita Electric Industrial Co., Ltd. | A non-volatile semiconductor memory device and a method for fabricating the same |
| EP1289024A1 (fr) * | 2001-09-03 | 2003-03-05 | STMicroelectronics S.A. | Cellule mémoire du type FAMOS à plusieurs niveaux logiques de programmation |
| FR2880982A1 (fr) * | 2005-01-19 | 2006-07-21 | St Microelectronics Sa | Memoire morte rom integree a haute densite d'acces reduit |
| JP2010135556A (ja) * | 2008-12-04 | 2010-06-17 | Sharp Corp | 半導体記憶装置 |
-
1989
- 1989-10-17 JP JP1271304A patent/JPH03132079A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0609829A2 (en) * | 1993-02-02 | 1994-08-10 | Matsushita Electric Industrial Co., Ltd. | A non-volatile semiconductor memory device and a method for fabricating the same |
| EP0609829A3 (en) * | 1993-02-02 | 1995-02-01 | Matsushita Electric Ind Co Ltd | Non-volatile semiconductor memory device and method of manufacture. |
| US5510639A (en) * | 1993-02-02 | 1996-04-23 | Matsushita Electric Industrial Co., Ltd. | Non-volatile semiconductor memory having a ring-shaped floating gate |
| EP1289024A1 (fr) * | 2001-09-03 | 2003-03-05 | STMicroelectronics S.A. | Cellule mémoire du type FAMOS à plusieurs niveaux logiques de programmation |
| FR2829279A1 (fr) * | 2001-09-03 | 2003-03-07 | St Microelectronics Sa | Cellule memoire du type famos a plusieurs niveaux logiques de programmation |
| FR2880982A1 (fr) * | 2005-01-19 | 2006-07-21 | St Microelectronics Sa | Memoire morte rom integree a haute densite d'acces reduit |
| US7646069B2 (en) | 2005-01-19 | 2010-01-12 | Stmicroelectronics Sa | High density integrated read-only memory (ROM) with reduced access time |
| JP2010135556A (ja) * | 2008-12-04 | 2010-06-17 | Sharp Corp | 半導体記憶装置 |
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