KR100214470B1 - 이이피롬 셀의 제조방법 - Google Patents

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Abstract

본 발명은 이이피롬(이하 'EEPROM'이라 한다) 셀 및 그 제조방법에 관한 것으로, 메모리 장치의 고집적화를 향상시키고, 프로그램 기억 및 소거 효율을 향상시키기 위한 것이다. 이에 본 발명에 따른 EEPROM 셀은 기판과: 소오스/드레인과: 상기 기판 위에 열전자가 부동게이트로 주입되는 영역과 그 전자가 방출되는 영역은 얇게 형성되고, 그 사이의 중심부는 두껍게 형성된 부동게이트 절연층과: 상기 부동게이트 절연층 위에 형성된 부동게이트와: 상기 부동게이트위에 형성된 제어게이트 절연층과: 상기 제어게이트 절연층위에 형성된 제어게이트로 구성된다. 상기와 구성된 EEPROM 셀의 제조방법은 특히, 기판 위에 두꺼운 부동게이트 절연층을 형성한 후, 부동게이트 중심부를 형성하고 이를 마스크로 하여 식각함으로써 얇은 부동게이트 절연층을 형성하는 것을 특징으로 한다. 이와 같은 EEPROM 메모리 셀은 기입 터널링영역 및 소거 터널링영역의 전위장벽이 낮아짐으로써, 열전자의 터널링이 용이하여 메모리소자의 프로그램 동작과 소거 동작의 효율이 향상된다.

Description

이이피롬(EEPROM) 셀의 제조방법
제1도 내지 제3도는 종래 기술에 따른 이이피롬(EEPROM) 셀을 도시한 단면도.
제4a도 내지 g도는 본 발명에 따른 이이피롬(EEPROM) 셀의 제조방법을 도시한 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
11 : 기판 12 : 필드산화막
13, 13a, 13b : 부동게이트 산화막 14a, 14b : 부동게이트
15a, 15b : 소오스/드레인 16, 16a : 제어게이트 절연막
17 : 제3폴리실리콘 17a : 제어게이트
18, 18a : 포토레지스트
본 발명은 이이피롬(Electrically erasable programable read only memory: 이하 'EEPROM'이라 한다) 셀(CELL)의 제조방법에 관한 것으로, 특히 상기 메모리 장치의 고집적화가 가능하고 프로그램 기억 및 소거 효율을 향상시킨 EEPROM 셀의 제조방법에 관한 것이다.
일반적으로, EEPROM 셀은 전계 효과 트랜지스터를 기본 구조로 하여 형성되는 메모리 소자로서, 기판과; 소오스/드레인과; 상기 기판위에 형성된 제1절연층과; 상기 제1절연층 위에 형성됨으로써, 상기 소오스/드레인 및 채널영역과 전기적으로 절연된 부동 게이트(Floating Gate)와; 상기 부동 게리트 위에 형성된 제2절연층과; 상기 제2절연층 위에 형성됨으로써, 상기 부동 게이트와 소오스/드레인 및 채널영역과 전기적으로 절연됨과 아울러, 상기 부동 게이트 및 소정의 절연층과 함께 캐패시터를 형성하는 컨트롤 게이트(Control Gate)로 구성된다.
한편, 상기 부동 게이트는 제1절연층과 제2절연층을 포함한 측면에 형성되는 제3절연층에 의하여 외부 소자와 완전히 절연된다.
이와 같이 구성된 EEPROM 셀은 상기 부동 게이트에 주입된 전자의 양에 의하여 데이타의 기입과 소거를 정의하는 불휘발성 메모리 소자로서, 상기 부동 게이트에 열전자(Hot Electron)가 유입됨으로써 메모리 셀의 문턱전압이 높아지게 되면 프로그램(데이타가 기입)된 것으로 정의되고, 이와는 대조적으로 상기 열전자가 부동 게이트에서 유출됨으로써 메모리 셀의 문턱전압이 낮아지면 상기 데이터가 소거(erase)된 것으로 정의된다.
한편, 상기 EEPROM 메모리 소자에 있어서, 특히 데이타를 기입하는 프로그램 동작을 상세히 설명하면 다음과 같다.
소정의 인가전압에 의하여 소오스와 드레인간에 전류가 흐르게 되는데, 특히 상기 드레인 전류는 전압(VD)이 증가함에 따라 선형적으로 증가하게 된다.
그러나, 소정의 드레인 전압(VP: 핀치오프 전압) 이상에서는 드레인 전압(VD)를 증가시켜도 드레인 전류가 거의 증가하지 않는 상태가 되는데, 이 상태에서 게이트영역 아래의 핀치오프(pinch off)점과 드레인 영역 사이의 공핍영역에서 전압 강하가 일어난다.
이에 따라, 드레인 영역 근방에서 전계의 세기가 최대가 되면서 열전자가 발생되는데, 그 열전자는 대부분이 드레인 전류로 되지만 그 일부가 부동 게이트로 주입되어 프로그램 동작이 완료된다.
상기에서 설명한 바와 같이 부동 게이트를 가진 EEPROM 메모리 소자에 있어서, 데이터의 기억효율을 향상시키고 기억시간을 단축시킴과 아울러 그 데이터에 대한 소거효율을 향상시키고 소거시간을 단축시키는 기술은 매우 중요하다.
이하, 종래 기술에 따른 불활성 메모리 소자에 대해서 첨부된 도면 제1도 내지 제3도를 참조하여 설명한다.
먼저, 제1도는 종래 기술에 따른 EEPROM 셀의 단면도로서, 일반적인 EEPROM 셀의 기본형을 도시한 제2도의 소자를 개량한 EEPROM 셀의 단면이다.
즉, 기판(1)과; 소오스/드레인(2a, 2b)과; 부동게이트 절연층(3)과: 부동게이트(4)와: 상기 부동게이트(4) 위에 형성된 소정의 절연층(부호없음) 위에 형성된 제어게이트(6)로 구성되는 EEPROM 셀에 있어서, 제2도의 EEPROM 셀은 부동게이트 절연층(3)을 균일한 두께로 형성한 메모리 셀이고, 이를 개량한 제1도의 EEPROM 셀은 부동게이트 절연층(3)의 두께를 차별화 시킨 메모리 셀인데, 특히 소오스(2a) 위의 부동게이트 절연층(3)의 두께를 얇게하여 부동게이트(4)로부터 소오스(2a)로 소거되는 전자의 전위장벽을 낮춤으로써, 메모리 소자의 소거 효율을 향상시킨 메모리 셀이다.
한편, 제3도는 상기 제2도에 도시된 종래 EEPROM 셀을 개량한 것으로, 특히 드레인(2b) 하부의 기판(1)에는 드레인(2b)과 반대형의 불순물을 주입함으로써, 그 드레인(2b)과 PN접합을 이루는 불순물층(7)을 형성하고, 소오스(2a)의 일측(채널측)에는 소오스(2a)보다 저농도의 동일형 도판트를 주입함으로써 LDD영역(8)을 형성한 EEPROM 셀을 도시하였다.
이상에서 설명한 종래의 EEPROM 메모리 소자는 특히, 제1도에 도시된 메모리 소자는 소오스 위의 부동게이트 절연층을 얇게 하여 전위장벽을 낮춤으로써, 부동게이트 안에 축적된 전자를 방출하는 소거동작에 대한 효율은 향상시켰으나, 드레인영역 부근에서 발생한 열전자를 부동게이트로 주입하는 프로그램 동작에 대해서는 만족할 만한 결과를 얻지 못하였다.
이에 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 소자의 고집적화가 가능하고 프로그램 동작효율이 향상된 EEPROM 셀의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 EEPROM 셀의 제조방법은 필드산화막에 의하여 액티브영역과 필드영역이 정의된 기판 위에 두꺼운 부동게이트 절연층을 형성하는 공정과; 상기 두꺼운 부동게이트 절연층에 부동게이트의 중심부를 형성하는 단계와; 상기 부동게이트를 마스크로 하여 두꺼운 부동게이트 절연층을 소정의 두께만큼 식각하는 공정과; 상기 부동게이트 중심부의 측면에 부동게이트 에지부를 형성하는 공정과; 상기 부동게이트를 마스크로 하여 불순물이온을 주입함으로써, 소오스/드레인을 형성하는 공정과; 상기 부동게이트 위에 제어게이트 절연층과 제어게이트를 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
이와 같이 제조된 EEPROM 셀은 부동게이트 절연층의 열전자가 부동 게이트로 주입되는 드레인영역 부근(기입 터널링영역)과 그 전자가 부동게이트로부터 방출되는 소오스영역 부근(소거 터널링영역)이 얇게 형성됨으로써, 상기 기입 터널링영역 및 소거 터널링영역의 전위장벽이 감소되어 기입/방출되는 열전자의 터널링이 용이하게 된다.
이에 따라, 상기 메모리 소자의 프로그램 동작과 소거 동작의 효율이 동시에 향상된다.
이하, 본 발명에 따른 EEPROM 셀의 제조방법을 첨부한 제4도를 참조하여 설명한다.
먼저, A도에 도시된 바와 같이 필드산화막(12)에 의하여 액티브영역과 필드영역이 정의된 P형 기판(11) 위에 두꺼운 부동게이트 산화막(13)을 형성한 후, b도에 도시된 바와 같이 상기 두꺼운 부동게이트 산화막(13) 위에 제1폴리실리콘을 증착하고, 이를 포토리소그래피방식으로 패터닝하여 부동게이트 중심부(14a)를 형성한다. 이때, 상기 두꺼운 부동게이트 산화막(13)은 기판(11)을 열산화시켜 형성하는 것이 바람직하다.
이후, c도에 도시된 바와 같이 상기 부동게이트 중심부(14a)를 마스크로 하여, 그 중심부(14a) 아래의 두꺼운 부동게이트 산화막(13a)을 제외한 부동게이트 산화막(13b)을 소정의 두께만큼 식각한 후, 상기 부동게이트 중심부(14a)의 양 측면에 부동게이트 에지부(14b)를 형성하고, 부동게이트 중심부 및 에지부(14a, 14b)를 마스크로 하여 고농도 N형 불순물이온을 주입함으로써, 고농도 소오스/드레인영역(15a, 15b)을 형성한다. 이때, 부동게이트 에지부(14b)는 제2폴리실리콘을 증착한 후, 에치백하여 형성하는 것이 바람직하다.
이어서, d도에 도시된 바와 같이 상기 결과물 위에 산화막(SiO2)-질화막(Si3N4)을 순차적으로 증착하여 제어게이트 절연층(16)을 형성한 후, e도에 도시된 바와 같이 상기 제어게이트 절연층(16) 위에 제3폴리실리콘(17)을 증착하고, f도에 도시된 바와 같이 상기 제3폴리실리콘층(17)에 포토리소그래피 공정을 적용하여 패터닝함으로써 제어게이트(17a)를 형성한다.
그리고, g도에 도시된 바와 같이 상기 제어게이트(17a)를 마스크로 하여 제어게이트 절연층(16)을 식각함으로써, 본 발명이 제안하는 EEPROM 메모리 셀을 완성한다.
상기 공정 결과 완성된 EEPROM 메모리 셀의 구성을 살펴보면 P형 기판(11)과; 채널영역을 사이에 두고 기판(11) 표면에 형성된 고농도 N형 소오스/드레인영역(15a, 15b)과; 상기 드레인(15b)과 소오스(15a) 사이의 채널영역을 중심으로 하여 소오스/드레인영역(15a, 15b)으로 확장되어 기판(11) 위에 형성된 것으로, 열전자가 부동게이트(14b)로 주입되는 영역(우측의 13b)과 그 전자가 방출되는 영역(좌측의 13b)은 얇게 형성되고, 그 사이의 중심부(13a)는 두껍게 형성된 부동게이트 산화막(13a, 13b)과; 상기 부동게이트 산화막(13a, 13b) 위에 제1폴리실리콘과 제2폴리실리콘으로 형성된 부동게이트(14a, 14b)와; 상기 부동게이트(14a, 14b) 위에 산화막(SiO2)-질화막(Si3N4)-산화막(SiO2)의 적층구조로 형성된 제어게이트 절연층(16a)과: 상기 제어게이트 절연층(16a) 위에 제3폴리실리콘으로 형성된 제어게이트(17b)로 구성된다.
이와 같이 구성된 EEPROM 셀은 부동게이트 산화막(13a, 13b)의 열전자가 부동게이트(드레인 쪽의 에지부: 14b)로 주입되는 기입 터널링영역(드레인 위의 부동게이트 산화막: 13b)과 그 전자가 부동 게이트(소오스 쪽의 에지부: 13b)로부터 방출되는 소거 터널링영역(소오스 위의 부동게이트 산화막: 13b)이 얇게 형성됨으로써, 상기 기입 터널링영역(우측의 13b) 및 소거 터널링영역(좌측의 13b)의 전위장벽이 감소되어 기입/방출되는 열전자의 터널링이 용이하게 된다.
이에 따라, 상기 메모리 소자의 프로그램 동작과 소거 동작의 효율이 동시에 향상된다.
한편, 상기 부동게이트(14a, 14b)는 부동게이트 산화막(13a, 13b) 위에 형성됨으로써, 상기 소오스/드레인(15a, 15b) 및 채널영역과 전기적으로 절연되고, 또한 제어게이트(17a)도 부동게이트(14a, 14b) 위에 형성된 제어게이트 절연층(16a)에 의하여 상기 부동게이트(14a, 14b)와 소오스/드레인(15a, 15b) 및 채널영역과 전기적으로 절연된다. 이에 따라 상기 부동게이트(14a,14b)가 하부전극이 되고, 제어게이트 절연층(16a)이유전체로 되며, 제어게이트(17a)가 상부전극이 됨으로써 하나의 캐패시터가 된다.
상술한 바와 같이 본 발명에 따른 EEPROM 메모리 셀은 기입 터널링영역 및 소거 터널링영역의 전위장벽이 낮아짐으로써, 열전자의 터널링이 용이하여 메모리 소자의 프로그램 동작과 소거 동작의 효율이 향상된다.

Claims (5)

  1. 기판 위에 부동게이트 절연막을 형성하는 공정과; 상기 부동게이트 절연막 위에 부동게이트 중심부를 형성하는 공정과; 상기 부동게이트 중심부를 마스크로 하여 부동게이트 절연막을 소정의 두께 만큼 식각하는 공정과; 상기 부동게이트 중심부의 측면에 부동게이트 에지부를 형성하는 공정과; 상기 부동게이트를 마스크로 하여 불순물이온을 주입함으로써, 소오스/드레인을 형성하는 공정과; 상기 부동게이트 위에 제어게이트 절연막과 제어게이트를 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 이이피롬 셀의 제조방법.
  2. 제1항에 있어서, 상기 부동게이트 절연막은 기판을 열산화시켜 형성하는 것을 특징으로 하는 이이피롬 셀의 제조방법.
  3. 제1항에 있어서, 상기 부동게이트 중심부는 제1폴리실리콘을 증착한 후, 이를 포토리소그래피방식으로 패터닝하여 형성하는 것을 특징으로 하는 이이피롬 셀의 제조방법.
  4. 제1항에 있어서, 상기 부동게이트 에지부는 제2폴리실리콘을 증착한 후, 이를 에치백하여 형성하는 것을 특징으로 하는 이이피롬 셀의 제조방법.
  5. 제1항에 있어서, 상기 제어게이트 절연층과 제어게이트는 산화막(SiO2)-질화막(Si3N4)-산화막(SiO2)-제3폴리실리콘을 순차적으로 증착한 후, 먼저 상기 제3폴리실리콘층을 포토리소그래피 공정으로 패터닝하여 제어게이트를 형성하고, 이어서 그 제어게이트를 마스크로 하여 산화막-질화막-산화막으로 이루어진 절연층을 식각함으로써 제어게이트 절연층을 형성하는 것을 특징으로 하는 이이피롬 셀의 제조방법.
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