JPH1098119A - フラッシュメモリ及びその製造方法 - Google Patents
フラッシュメモリ及びその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
(57)【要約】 （修正有）
【課題】 半導体素子の電極形成方法を提供する。
【解決手段】 ソース電極３５ａと、ドレイン電極３６
ａとを、ソース領域３５、ドレイン領域３６とそれぞれ
接触して形成させたＴ状のレ−ル構造を有する形状に形
成し、浮遊ゲート３９をそれらのソース電極と、ドレイ
ン電極との間に一部をオーバーラップさせて形成させ、
その上にコントロールゲート４１を形成させた。
ａとを、ソース領域３５、ドレイン領域３６とそれぞれ
接触して形成させたＴ状のレ−ル構造を有する形状に形
成し、浮遊ゲート３９をそれらのソース電極と、ドレイ
ン電極との間に一部をオーバーラップさせて形成させ、
その上にコントロールゲート４１を形成させた。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に書き込み及び消去効率を改善させるに適切なフラッ
シュメモリ及びその製造方法に関する。
特に書き込み及び消去効率を改善させるに適切なフラッ
シュメモリ及びその製造方法に関する。
【０００２】
【従来の技術】フラッシュメモリは電気的な書き直しの
可能な不揮発性メモリである。そのメモリセルにデ−タ
をプログラムする原理を図１に基づいて説明する。図１
は通常のフラッシュメモリの書き込み及び消去動作を説
明するためのメモリセルの断面図である。最初、コント
ロールゲートとドレインにそれぞれ電圧ＶCG、ＶD を印
加した時（ＶCG＞ＶD 、ＶD ≠０）浮遊ゲートには電子
が存せず、ソースとドレインとの間のチャネル領域に電
子が誘起され電流が流れ出す状態である。プログラム時
は従来の紫外線消去型ＥＰＲＯＭのようなホットエレク
トロン注入方式を用いる。すなわち、図１ａに示したよ
うに、コントロールゲートに高電圧を印加するとメモリ
セルのドレイン近傍で発生した電子が浮遊ゲートに注入
する。浮遊ゲートに一定量以上の電子が注入されるとメ
モリセルトランジスタのしきい値電圧Ｖthが上昇する。
高エネルギー障壁を形成して電子の蓄積された状態に保
たせる。電子が注入されていないメモリセルのトランジ
スタのしきい値電圧との差として情報量“０”または
“１”を区別することができる。
可能な不揮発性メモリである。そのメモリセルにデ−タ
をプログラムする原理を図１に基づいて説明する。図１
は通常のフラッシュメモリの書き込み及び消去動作を説
明するためのメモリセルの断面図である。最初、コント
ロールゲートとドレインにそれぞれ電圧ＶCG、ＶD を印
加した時（ＶCG＞ＶD 、ＶD ≠０）浮遊ゲートには電子
が存せず、ソースとドレインとの間のチャネル領域に電
子が誘起され電流が流れ出す状態である。プログラム時
は従来の紫外線消去型ＥＰＲＯＭのようなホットエレク
トロン注入方式を用いる。すなわち、図１ａに示したよ
うに、コントロールゲートに高電圧を印加するとメモリ
セルのドレイン近傍で発生した電子が浮遊ゲートに注入
する。浮遊ゲートに一定量以上の電子が注入されるとメ
モリセルトランジスタのしきい値電圧Ｖthが上昇する。
高エネルギー障壁を形成して電子の蓄積された状態に保
たせる。電子が注入されていないメモリセルのトランジ
スタのしきい値電圧との差として情報量“０”または
“１”を区別することができる。
【０００３】一方、情報の消去はフラッシュメモリ固有
の消去ゲートを用いて浮遊ゲートに注入されている電子
をファウラノルドハイム型トンネル電流を用いてメモリ
セルトランジスタのしきい値電圧を初期値に戻す。すな
わち、図１ｂに示したように、ソースに高電圧を印加す
ると、浮遊ゲートに誘起されていた電子がソース接合部
分と浮遊ゲートの重畳された部分の薄い酸化膜を通して
ファウラノルドハイムトンネリング方式によりソース側
に放出される。この浮遊ゲートの電子が放電された浮遊
ゲートには正（＋）電荷が形成されチャンネル領域で電
流の流れをスム−スにすることによりしきい値電圧は再
度低くなる。
の消去ゲートを用いて浮遊ゲートに注入されている電子
をファウラノルドハイム型トンネル電流を用いてメモリ
セルトランジスタのしきい値電圧を初期値に戻す。すな
わち、図１ｂに示したように、ソースに高電圧を印加す
ると、浮遊ゲートに誘起されていた電子がソース接合部
分と浮遊ゲートの重畳された部分の薄い酸化膜を通して
ファウラノルドハイムトンネリング方式によりソース側
に放出される。この浮遊ゲートの電子が放電された浮遊
ゲートには正（＋）電荷が形成されチャンネル領域で電
流の流れをスム−スにすることによりしきい値電圧は再
度低くなる。
【０００４】以下、添付した図面に基づき従来のフラッ
シュメモリの製造方法を説明する。図２、３は従来のフ
ラッシュメモリの製造方法を示した工程断面図である。
まず、図２ａに示したようにＰ型シリコン基板２１上に
トンネリング酸化膜２２を堆積する。次いで、図２ｂに
示したようにトンネリング酸化膜２２上に浮遊ゲート用
の第１ポリシリコン層２３を形成する。図２ｃに示した
ように浮遊ゲート用の第１ポリシリコン層２３の上部に
インタポリ誘電体層２４を形成する。そして、図３ｄに
示したようにインタポリ誘電体層２４の上部にコントロ
ールゲート用の第２ポリシリコン層２５を形成し、図３
２ｅに示したようにコントロールゲート用の第２ポリシ
リコン層２５の上部にフトレジスト２６を塗布して、こ
れを露光及び現像工程でパターニングする。次いで図３
ｆに示したように、パターニングされたフォトレジスト
２６をマスクとしてコントロールゲート用の第２ポリシ
リコン層２５、インタポリ誘電体層２４、浮遊ゲート用
の第１ポリシリコン層２３、そしてトンネリング酸化膜
２２を選択的に取り除く。
シュメモリの製造方法を説明する。図２、３は従来のフ
ラッシュメモリの製造方法を示した工程断面図である。
まず、図２ａに示したようにＰ型シリコン基板２１上に
トンネリング酸化膜２２を堆積する。次いで、図２ｂに
示したようにトンネリング酸化膜２２上に浮遊ゲート用
の第１ポリシリコン層２３を形成する。図２ｃに示した
ように浮遊ゲート用の第１ポリシリコン層２３の上部に
インタポリ誘電体層２４を形成する。そして、図３ｄに
示したようにインタポリ誘電体層２４の上部にコントロ
ールゲート用の第２ポリシリコン層２５を形成し、図３
２ｅに示したようにコントロールゲート用の第２ポリシ
リコン層２５の上部にフトレジスト２６を塗布して、こ
れを露光及び現像工程でパターニングする。次いで図３
ｆに示したように、パターニングされたフォトレジスト
２６をマスクとしてコントロールゲート用の第２ポリシ
リコン層２５、インタポリ誘電体層２４、浮遊ゲート用
の第１ポリシリコン層２３、そしてトンネリング酸化膜
２２を選択的に取り除く。
【０００５】次いで、コントロールゲート用の第２ポリ
シリコン層２５をマスクとして用いた不純物イオン注入
を施してソース／ドレイン不純物拡散領域２７、２８を
形成して従来のフラッシュメモリ製造工程を完了するこ
とになる。
シリコン層２５をマスクとして用いた不純物イオン注入
を施してソース／ドレイン不純物拡散領域２７、２８を
形成して従来のフラッシュメモリ製造工程を完了するこ
とになる。
【０００６】このフラッシュメモリのプログラムは、チ
ャネルで形成されたホットエレクトロンが浮遊ゲートに
注入されることによりなされる。チャネルを形成するた
めにコントロールゲートに印加された電圧に対する浮遊
ゲートに印加される電圧の比をカプリング比とする。こ
の比が大きいほどプログラム効率は増大する。一方、浮
遊ゲートに注入された電子の消去は深い結合のソース２
７に正（＋）電圧を印加してファウラノルドハイムトン
ネリングメカニズムでなされる。このとき、消去効率を
向上させるためには浮遊ゲートの下部のトンネリング酸
化膜２２を薄くするとともに、浮遊ゲート及びコントロ
ールゲートをＮ導電型ポリシリコンを用いる。消去動作
のためにソースに高電圧を印加するとトンネリング酸化
膜２２のエネルギーバンドが急激な勾配を有する。これ
によりトネリング酸化膜２２の薄くなったエネルギー障
壁部分を通して電子のトンネリングがなされて消去動作
が行われる。
ャネルで形成されたホットエレクトロンが浮遊ゲートに
注入されることによりなされる。チャネルを形成するた
めにコントロールゲートに印加された電圧に対する浮遊
ゲートに印加される電圧の比をカプリング比とする。こ
の比が大きいほどプログラム効率は増大する。一方、浮
遊ゲートに注入された電子の消去は深い結合のソース２
７に正（＋）電圧を印加してファウラノルドハイムトン
ネリングメカニズムでなされる。このとき、消去効率を
向上させるためには浮遊ゲートの下部のトンネリング酸
化膜２２を薄くするとともに、浮遊ゲート及びコントロ
ールゲートをＮ導電型ポリシリコンを用いる。消去動作
のためにソースに高電圧を印加するとトンネリング酸化
膜２２のエネルギーバンドが急激な勾配を有する。これ
によりトネリング酸化膜２２の薄くなったエネルギー障
壁部分を通して電子のトンネリングがなされて消去動作
が行われる。
【０００７】
【発明が解決しようとする課題】しかし、前述した従来
のフラッシュメモリは次のような問題点がある。第１
に、情報の書き込み時ホットエレクトロンによりトンネ
リング酸化膜が劣化し、信頼性が低下される。第２に、
消去効率を高めるために浮遊ゲートの酸化膜をトンネリ
ング酸化膜として使うので情報の書き込み効率が落ち
る。第３に、ホットエレクトロンを発生させるために高
い印加電圧を必要とする。
のフラッシュメモリは次のような問題点がある。第１
に、情報の書き込み時ホットエレクトロンによりトンネ
リング酸化膜が劣化し、信頼性が低下される。第２に、
消去効率を高めるために浮遊ゲートの酸化膜をトンネリ
ング酸化膜として使うので情報の書き込み効率が落ち
る。第３に、ホットエレクトロンを発生させるために高
い印加電圧を必要とする。
【０００８】従って、本発明は、以上のような問題点を
解決するために案出されたもので、低い印加電圧でも情
報の書き込み及び消去効率を向上させ、ゲート酸化膜の
信頼性を向上させメモリセルの特性を向上させるのに適
したフラッシュメモリ及びその製造方法を提供すること
が目的である。
解決するために案出されたもので、低い印加電圧でも情
報の書き込み及び消去効率を向上させ、ゲート酸化膜の
信頼性を向上させメモリセルの特性を向上させるのに適
したフラッシュメモリ及びその製造方法を提供すること
が目的である。
【０００９】
【課題を解決するための手段】本発明によるフラッシュ
メモリは、表面部に隔離された第２導電型のソース領域
及びドレイン領域を有する第１導電型基板と、Ｔ字状に
形成され、その脚部の先端がそれぞれソース領域とドレ
イン領域とに接触したソース電極、ドレイン電極と、そ
のソースとドレイン電極との間にソース・ドレイン電極
に絶縁材を介して接触させて形成したエ字状の浮遊ゲー
トと、浮遊ゲートの上部に形成されたコントロールゲー
トとを有する。
メモリは、表面部に隔離された第２導電型のソース領域
及びドレイン領域を有する第１導電型基板と、Ｔ字状に
形成され、その脚部の先端がそれぞれソース領域とドレ
イン領域とに接触したソース電極、ドレイン電極と、そ
のソースとドレイン電極との間にソース・ドレイン電極
に絶縁材を介して接触させて形成したエ字状の浮遊ゲー
トと、浮遊ゲートの上部に形成されたコントロールゲー
トとを有する。
【００１０】本発明のフラッシュメモリの製造方法は、
第１導電型基板上に第１絶縁層を形成し、その上に第２
絶縁層を形成し、第２絶縁層と第１絶縁層を共にパター
ニングして基板上から離れた二つのオ−プン領域を形成
する。さらに、オ−プン領域を通して基板内に第２導電
型の不純物イオンを注入して基板の表面内に第２導電型
のソース領域及びドレイン領域を形成する。そのソース
領域及びドレイン領域とコンタクトするように第２導電
型の半導体層を残存する第１絶縁層と第２絶縁層の表面
上及び前記オ−プン領域内に形成して、第２導電型の半
導体層をパタニングしてＴ状のレ−ル構造を有するソー
ス電極及びドレイン電極を形成する。残っている第２絶
縁層を取り除いて、ソース電極とドレイン電極を含めた
全面に第３絶縁層を形成し、その上に浮遊ゲート用の第
２導電型の半導体層を形成する。その浮遊ゲート用の半
導体層を前記ソース電極とドレイン電極の上に一部が重
なるようにパターニングしてソ−ス電極とドレイン電極
との間でエ状のレ−ル構造を有する浮遊ゲートを形成す
る。最後に浮遊ゲートを含めた全面に第４絶縁層を形成
し、第４絶縁層の上部にコントロールゲート用半導体層
を形成して、それをパターニングして浮遊ゲートの上に
コントロールゲートを形成する。
第１導電型基板上に第１絶縁層を形成し、その上に第２
絶縁層を形成し、第２絶縁層と第１絶縁層を共にパター
ニングして基板上から離れた二つのオ−プン領域を形成
する。さらに、オ−プン領域を通して基板内に第２導電
型の不純物イオンを注入して基板の表面内に第２導電型
のソース領域及びドレイン領域を形成する。そのソース
領域及びドレイン領域とコンタクトするように第２導電
型の半導体層を残存する第１絶縁層と第２絶縁層の表面
上及び前記オ−プン領域内に形成して、第２導電型の半
導体層をパタニングしてＴ状のレ−ル構造を有するソー
ス電極及びドレイン電極を形成する。残っている第２絶
縁層を取り除いて、ソース電極とドレイン電極を含めた
全面に第３絶縁層を形成し、その上に浮遊ゲート用の第
２導電型の半導体層を形成する。その浮遊ゲート用の半
導体層を前記ソース電極とドレイン電極の上に一部が重
なるようにパターニングしてソ−ス電極とドレイン電極
との間でエ状のレ−ル構造を有する浮遊ゲートを形成す
る。最後に浮遊ゲートを含めた全面に第４絶縁層を形成
し、第４絶縁層の上部にコントロールゲート用半導体層
を形成して、それをパターニングして浮遊ゲートの上に
コントロールゲートを形成する。
【００１１】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施形態をさらに詳しく説明する。本実施形態のフ
ラッシュメモリは、ソース及びドレイン不純物領域３
５、３６の形成された基板３１と、Ｔ字状のレ−ル構造
を有し、ソース及びドレイン不純物領域とそのＴ字の下
側先端部をそれぞれ接触させて形成されたソース及びド
レイン電極３５ａ、３６ａと、ソース及びドレイン電極
のＴ字の頭部横バーの互いに向き合う片側を上下から挟
むようにしてオ−バラップされ、ソースとドレインとの
間に形成されたエ字状の浮遊ゲート３９と、浮遊ゲート
の上部に絶縁層４０を挟んで形成されたコントロ−ルゲ
ート４１とを備えている。図においては、ソース及びド
レイン電極は浮遊ゲートを中心に左右対称であるが、非
対称であっても差し支えない。
明の実施形態をさらに詳しく説明する。本実施形態のフ
ラッシュメモリは、ソース及びドレイン不純物領域３
５、３６の形成された基板３１と、Ｔ字状のレ−ル構造
を有し、ソース及びドレイン不純物領域とそのＴ字の下
側先端部をそれぞれ接触させて形成されたソース及びド
レイン電極３５ａ、３６ａと、ソース及びドレイン電極
のＴ字の頭部横バーの互いに向き合う片側を上下から挟
むようにしてオ−バラップされ、ソースとドレインとの
間に形成されたエ字状の浮遊ゲート３９と、浮遊ゲート
の上部に絶縁層４０を挟んで形成されたコントロ−ルゲ
ート４１とを備えている。図においては、ソース及びド
レイン電極は浮遊ゲートを中心に左右対称であるが、非
対称であっても差し支えない。
【００１２】前述したような本発明のフラッシュメモリ
の書き込み及び消去動作は次の通りである。まず、本発
明のフラッシュメモリの書き込み動作は図４ａに示した
ように基板３１は接地させ、ソース電極３５ａに“０”
ボルトを、コントロ−ルゲ−ト４１にプログラムされる
最小電圧より高い電圧を印加する。基板３１はＰ導電型
ポリシリコンであり、ソース電極３５ａ、ドレイン電極
３６ａ、コントロールゲート４１はＮ導電型ポリシリコ
ンを用いる。そして、ドレイン電極３６ａにはプログラ
ムされる最小電圧より低い電圧を印加する。このように
電圧を印加すればドレイン電極３６ａの電圧とコントロ
−ルゲ−ト４１の電圧との電位差により浮遊ゲート３９
の周辺の薄い絶縁層３８にはファウラノルドハイムトン
ネリング効果により電流が流れ、浮遊ゲート３９にホッ
トエレクトロンがプログラムされる。このとき、電界は
ドレイン電極３６ａの全体にかけて同一な誘起されずエ
ッジ部分で最も強く誘起され、電流の移動は“エ”状の
上端のエッジ部でなされる。この際、絶縁層３８はイン
タポリ誘電体膜であり、浮遊ゲート３９はコントロール
ゲート４１と同様にＮ導電型ポリシリコンを用い、ソー
ス電極３５ａ及びドレイン電極３６ａは浮遊ゲート３９
を中心として左右対称または非対称の位置に形成され
る。
の書き込み及び消去動作は次の通りである。まず、本発
明のフラッシュメモリの書き込み動作は図４ａに示した
ように基板３１は接地させ、ソース電極３５ａに“０”
ボルトを、コントロ−ルゲ−ト４１にプログラムされる
最小電圧より高い電圧を印加する。基板３１はＰ導電型
ポリシリコンであり、ソース電極３５ａ、ドレイン電極
３６ａ、コントロールゲート４１はＮ導電型ポリシリコ
ンを用いる。そして、ドレイン電極３６ａにはプログラ
ムされる最小電圧より低い電圧を印加する。このように
電圧を印加すればドレイン電極３６ａの電圧とコントロ
−ルゲ−ト４１の電圧との電位差により浮遊ゲート３９
の周辺の薄い絶縁層３８にはファウラノルドハイムトン
ネリング効果により電流が流れ、浮遊ゲート３９にホッ
トエレクトロンがプログラムされる。このとき、電界は
ドレイン電極３６ａの全体にかけて同一な誘起されずエ
ッジ部分で最も強く誘起され、電流の移動は“エ”状の
上端のエッジ部でなされる。この際、絶縁層３８はイン
タポリ誘電体膜であり、浮遊ゲート３９はコントロール
ゲート４１と同様にＮ導電型ポリシリコンを用い、ソー
ス電極３５ａ及びドレイン電極３６ａは浮遊ゲート３９
を中心として左右対称または非対称の位置に形成され
る。
【００１３】一方、消去動作は図３ｂに示したように基
板３１を接地させ、ドレイン電極３６ａを浮遊させる。
そして、コントロールゲート４１には消去するための最
小電圧より高い負（−）の電圧を印加し、ソース電極３
５ａには消去のための適切な電圧を印加する。従って、
コントロールゲート４１に印加される電圧とソース電極
３５ａに印加される電圧により、メモリセルのしきい値
電圧は低くなり、浮遊ゲート３９にプログラムされてい
た電子はファウラノルドハイムトンネリング効果により
ソース電極側３５ａに放電される。
板３１を接地させ、ドレイン電極３６ａを浮遊させる。
そして、コントロールゲート４１には消去するための最
小電圧より高い負（−）の電圧を印加し、ソース電極３
５ａには消去のための適切な電圧を印加する。従って、
コントロールゲート４１に印加される電圧とソース電極
３５ａに印加される電圧により、メモリセルのしきい値
電圧は低くなり、浮遊ゲート３９にプログラムされてい
た電子はファウラノルドハイムトンネリング効果により
ソース電極側３５ａに放電される。
【００１４】このとき、浮遊ゲート３９が“エ”字構造
であってソース電極３５ａとオ−バラップされているの
で消去時間が短縮される。これは、ソース電極３５ａと
浮遊ゲ−ト３９との接触面積が大きくなって短時間に多
量の電子を放電させるからである。
であってソース電極３５ａとオ−バラップされているの
で消去時間が短縮される。これは、ソース電極３５ａと
浮遊ゲ−ト３９との接触面積が大きくなって短時間に多
量の電子を放電させるからである。
【００１５】ついで、添付した図面に基づき本発明のフ
ラッシュメモリの製造方法を詳しく説明する。図５、６
は本発明のフラッシュメモリ製造方法を示した工程断面
図である。まず、図５ａに示しように半導体基板３１上
に第１絶縁層３２を形成する。次いで図４ｂに示したよ
うに第１絶縁層３１上に第２絶縁層３３を形成する。こ
の第１絶縁層３２の厚さは約３００Å以上にする。そし
て、第１、第２絶縁層３３は窒化膜または酸化膜のうち
いずれか一つを用いる。
ラッシュメモリの製造方法を詳しく説明する。図５、６
は本発明のフラッシュメモリ製造方法を示した工程断面
図である。まず、図５ａに示しように半導体基板３１上
に第１絶縁層３２を形成する。次いで図４ｂに示したよ
うに第１絶縁層３１上に第２絶縁層３３を形成する。こ
の第１絶縁層３２の厚さは約３００Å以上にする。そし
て、第１、第２絶縁層３３は窒化膜または酸化膜のうち
いずれか一つを用いる。
【００１６】ついで、図５ｃに示したように第２絶縁層
３３上にフォトレジスト３４を塗布した後、露光及び現
像工程でフォトレジスト３４をパターニングしてソース
及びドレイン領域を限定する。図５ｄに示したようにパ
ターニングされたフォトレジスト３４をマスクとして第
２絶縁層３３を選択的に除去した後Ｎ+ ソース及びドレ
イン不純物イオン注入を施して基板３１にソース及びド
レイン不純物領域３５、３６を形成する。
３３上にフォトレジスト３４を塗布した後、露光及び現
像工程でフォトレジスト３４をパターニングしてソース
及びドレイン領域を限定する。図５ｄに示したようにパ
ターニングされたフォトレジスト３４をマスクとして第
２絶縁層３３を選択的に除去した後Ｎ+ ソース及びドレ
イン不純物イオン注入を施して基板３１にソース及びド
レイン不純物領域３５、３６を形成する。
【００１７】その後、ソース及びドレイン不純物領域３
５、３６の上側の第１絶縁層３２を選択的に除去した
後、全面にソース及びドレイン電極用の第１ポリシリコ
ン層３７を形成し、図６ｅに示したように第１ポリシリ
コン層３７を選択的に除去してＴ字状のソース電極及び
ドレイン電極３５ａ、３５ｂを形成する。Ｔ字の脚部の
先端がそれぞれの不純物領域に接触している。第１ポリ
シリコン層３７はＮ導電型不純物を用いている。したが
って、ソース電極３５ａ及びドレイン電極３６ａは当然
Ｎ導電型である。
５、３６の上側の第１絶縁層３２を選択的に除去した
後、全面にソース及びドレイン電極用の第１ポリシリコ
ン層３７を形成し、図６ｅに示したように第１ポリシリ
コン層３７を選択的に除去してＴ字状のソース電極及び
ドレイン電極３５ａ、３５ｂを形成する。Ｔ字の脚部の
先端がそれぞれの不純物領域に接触している。第１ポリ
シリコン層３７はＮ導電型不純物を用いている。したが
って、ソース電極３５ａ及びドレイン電極３６ａは当然
Ｎ導電型である。
【００１８】次に、図６ｆに示したようにエッチング工
程で第２絶縁層３３を取り除く。図６ｇに示したように
ソース電極３５ａ及びドレイン電極３６ａを含めた全面
に第３絶縁層３８を形成する。次いで、第３絶縁層３８
の上に浮遊ゲート用の第２ポリシリコン層を形成し、こ
れを選択的に取り除いて浮遊ゲート３９を形成する。図
示のように、この浮遊ゲート３９は、ソース、ドレイン
電極がＴ字状であるので、それらの間にあってそのＴ字
の頭部の横バーの互いに向きあう片側を挟んだエ字状に
なる。すなわち、浮遊ゲート３９は、ソース、ドレイン
電極と絶縁材を挟んで直接接触している。すなわちオー
バーラップしている。第３絶縁層３８はインタポリ用誘
電体膜であり、浮遊ゲート３９はＮ導電型ポリシリコン
を用いて形成する。
程で第２絶縁層３３を取り除く。図６ｇに示したように
ソース電極３５ａ及びドレイン電極３６ａを含めた全面
に第３絶縁層３８を形成する。次いで、第３絶縁層３８
の上に浮遊ゲート用の第２ポリシリコン層を形成し、こ
れを選択的に取り除いて浮遊ゲート３９を形成する。図
示のように、この浮遊ゲート３９は、ソース、ドレイン
電極がＴ字状であるので、それらの間にあってそのＴ字
の頭部の横バーの互いに向きあう片側を挟んだエ字状に
なる。すなわち、浮遊ゲート３９は、ソース、ドレイン
電極と絶縁材を挟んで直接接触している。すなわちオー
バーラップしている。第３絶縁層３８はインタポリ用誘
電体膜であり、浮遊ゲート３９はＮ導電型ポリシリコン
を用いて形成する。
【００１９】次いで、浮遊ゲート３９を含めた全面に第
４絶縁層４０を形成し、その第４絶縁層４０を選択的に
取り除いた後、浮遊ゲート３９とほぼ同一な幅となるよ
うにコントロールゲート４１を形成する。この際、コン
トロールゲート４１も浮遊ゲート３９と同様にＮ導電型
ポリシリコンを用いる。
４絶縁層４０を形成し、その第４絶縁層４０を選択的に
取り除いた後、浮遊ゲート３９とほぼ同一な幅となるよ
うにコントロールゲート４１を形成する。この際、コン
トロールゲート４１も浮遊ゲート３９と同様にＮ導電型
ポリシリコンを用いる。
【００２０】
【発明の効果】以上述べたように、本発明によるフラッ
シュメモリ構造及びその製造方法は、次のような効果を
奏でる。浮遊ゲートとソース、ドレイン電極がオーバー
ラップしているので、低電圧でもプログラミングでき、
かつ、短時間に多量の電子を放電することができ消去効
率を向上させることができる。さらに、ホットエレクト
ロンによるゲート絶縁膜の損傷を最小化するのでメモリ
セルの信頼性を向上させる。
シュメモリ構造及びその製造方法は、次のような効果を
奏でる。浮遊ゲートとソース、ドレイン電極がオーバー
ラップしているので、低電圧でもプログラミングでき、
かつ、短時間に多量の電子を放電することができ消去効
率を向上させることができる。さらに、ホットエレクト
ロンによるゲート絶縁膜の損傷を最小化するのでメモリ
セルの信頼性を向上させる。
【図１】 従来の技術によるフラッシュメモリの書き込
み及び消去動作を示した図である。
み及び消去動作を示した図である。
【図２】 従来の技術によるフラッシュメモリの製造方
法を示した工程断面図である。
法を示した工程断面図である。
【図３】 従来の技術によるフラッシュメモリの製造方
法を示した工程断面図である。
法を示した工程断面図である。
【図４】 本発明の実施形態によるフラッシュメモリの
書き込み及び消去動作を示した構造断面図である。
書き込み及び消去動作を示した構造断面図である。
【図５】 本発明の実施形態によるフラッシュメモリ製
造方法を示した工程断面図である。
造方法を示した工程断面図である。
【図６】 本発明の実施形態によるフラッシュメモリ製
造方法を示した工程断面図である。
造方法を示した工程断面図である。
３１ 基板 ３２ 第１絶縁層 ３３ 第２絶縁層 ３４ フォトレジスト ３５ ソース不純物領域 ３５ａ ソース電極 ３６ ドレイン不純物領域 ３６ａ ドレイン電極 ３７ 第１ポリシリコン層 ３８ 第３絶縁層 ３９ 浮遊ゲート ４０ 第４絶縁層 ４１ コントロールゲート
Claims (3)
- 【請求項１】 表面部に隔離されて形成された第２導電
型のソース領域及びドレイン領域を有する第１導電型基
板と、 Ｔ字状に形成され、その脚部先端が前記ソース領域と接
触するように形成させたソース電極と、 Ｔ字状に形成され、その脚部先端が前記ドレイン領域と
接触するように形成させたドレイン電極と、 前記ソースとドレイン電極との間の基板上でソースとド
レイン電極に絶縁材を介してコンタクトされ形成された
エ字状の浮遊ゲートと、 前記浮遊ゲートの上部に形成されたコントロールゲート
とを有することを特徴とするフラッシュメモリ。 - 【請求項２】 前記ソース電極及びドレイン電極を除い
た基板の表面に形成された第１絶縁層、ソース電極及び
ドレイン電極を浮遊ゲート電極から絶縁される第２絶縁
層、そして浮遊ゲート電極をコントロールゲート電極か
ら絶縁させる第３絶縁層がさらに備えられることを特徴
とする請求項１に記載のフラッシュメモリ。 - 【請求項３】 第１導電型の基板上に第１絶縁層を形成
する段階と、 前記第１絶縁層上に第２絶縁層を形成する段階と、 前記第２絶縁層と第１絶縁層を共にパターニングして離
れた二つのオ−プン領域を形成する段階と、 前記オ−プン領域を通して基板内に第２導電型の不純物
イオンを注入して基板の表面内に第２導電型のソース領
域及びドレイン領域を形成する段階と、 前記ソース領域及びドレイン領域とコンタクトされるよ
うに第２導電型の半導体層を残存する第１絶縁層と第２
絶縁層の表面上及び前記オ−プン領域内に形成する段階
と、 前記第２導電型の半導体層をパターニングしてＴ状のレ
−ル構造を有するソース電極及びドレイン電極を形成し
て、残存する第２絶縁層を取り除く段階と、 前記ソース電極とドレイン電極を形成させた基板の全面
に第２絶縁層を形成する段階と、 前記第３絶縁層の上部に浮遊ゲート用の第２導電型の半
導体層を形成する段階と、 前記浮遊ゲート用の半導体層を前記ソース電極とドレイ
ン電極の上部の一部が重なるようにパターニングしてソ
ース電極とドレイン電極との間でエ字状の浮遊ゲートを
形成する段階と、 前記浮遊ゲートを含めた全面に第４絶縁層を形成し、第
４絶縁層の上部にコントロ−ルゲート用半導体層を形成
する段階と、 前記コントロールゲート用半導体層をパターニングして
前記浮遊ゲートの上側にコントロールゲートを形成する
段階とを有することを特徴とするフラッシュメモリの製
造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR34657/1996 | 1996-08-21 | ||
| KR1019960034657A KR100209724B1 (ko) | 1996-08-21 | 1996-08-21 | 플래쉬 메모리 및 이의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1098119A true JPH1098119A (ja) | 1998-04-14 |
| JP2939537B2 JP2939537B2 (ja) | 1999-08-25 |
Family
ID=19470263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9191000A Expired - Fee Related JP2939537B2 (ja) | 1996-08-21 | 1997-07-16 | フラッシュメモリ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5763913A (ja) |
| JP (1) | JP2939537B2 (ja) |
| KR (1) | KR100209724B1 (ja) |
| DE (1) | DE19724469C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8536639B2 (en) * | 2011-10-20 | 2013-09-17 | Peking University | I-shape floating gate for flash memory device and fabricating the same |
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| TW411589B (en) * | 1998-02-27 | 2000-11-11 | Mosel Vitelic Inc | Method of manufacturing capacitor bottom electrode and structure thereof |
| JP3298509B2 (ja) * | 1998-06-12 | 2002-07-02 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6297989B1 (en) | 1999-02-26 | 2001-10-02 | Micron Technology, Inc. | Applications for non-volatile memory cells |
| US6380581B1 (en) * | 1999-02-26 | 2002-04-30 | Micron Technology, Inc. | DRAM technology compatible non volatile memory cells with capacitors connected to the gates of the transistors |
| US6452856B1 (en) * | 1999-02-26 | 2002-09-17 | Micron Technology, Inc. | DRAM technology compatible processor/memory chips |
| US6256225B1 (en) | 1999-02-26 | 2001-07-03 | Micron Technology, Inc. | Construction and application for non-volatile reprogrammable switches |
| JP2001093996A (ja) * | 1999-09-27 | 2001-04-06 | Toshiba Corp | 半導体装置の製造方法 |
| DE69936654T2 (de) * | 1999-12-09 | 2007-11-22 | Hitachi Europe Ltd., Maidenhead | Speicheranordnung |
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| DE10143235A1 (de) | 2001-09-04 | 2003-03-27 | Infineon Technologies Ag | Halbleiterspeicherelement, Halbleiterspeicherelement-Anordnung, Verfahren zum Herstellen eines Halbleiterspeicherelementes und Verfahren zum Betreiben eines Halbleiterspeicherelementes |
| US6914289B2 (en) * | 2002-08-15 | 2005-07-05 | Intel Corporation | Hourglass ram |
| US20040163967A1 (en) * | 2003-02-20 | 2004-08-26 | Lacamera Alfred F. | Inert anode designs for reduced operating voltage of aluminum production cells |
| US7135727B2 (en) * | 2004-11-10 | 2006-11-14 | Macronix International Co., Ltd. | I-shaped and L-shaped contact structures and their fabrication methods |
| KR100799055B1 (ko) | 2005-10-31 | 2008-01-29 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 플로팅 게이트 및 그 형성 방법 |
| TW200843121A (en) * | 2007-04-24 | 2008-11-01 | Nanya Technology Corp | Two-bit flash memory cell and method for manufacturing the same |
| CN102364689B (zh) * | 2011-10-20 | 2013-09-18 | 北京大学 | 一种闪存器件的浮栅结构及其制备方法 |
| CN112530963B (zh) * | 2019-09-19 | 2022-10-28 | 中芯国际集成电路制造(北京)有限公司 | 闪存器件及其制作方法 |
| US11532745B2 (en) * | 2020-03-02 | 2022-12-20 | Globalfoundries U.S. Inc. | Integrated circuit structure including asymmetric, recessed source and drain region and method for forming same |
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| JPS60223165A (ja) * | 1984-04-19 | 1985-11-07 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0272672A (ja) * | 1988-09-07 | 1990-03-12 | Fujitsu Ltd | 半導体装置およびその製造方法 |
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| US5094968A (en) * | 1990-11-21 | 1992-03-10 | Atmel Corporation | Fabricating a narrow width EEPROM with single diffusion electrode formation |
| JPH05206472A (ja) * | 1992-01-28 | 1993-08-13 | Fujitsu Ltd | 不揮発性半導体装置とその製造方法 |
| JP2713115B2 (ja) * | 1993-10-06 | 1998-02-16 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JP2901493B2 (ja) * | 1994-06-27 | 1999-06-07 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
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1996
- 1996-08-21 KR KR1019960034657A patent/KR100209724B1/ko not_active IP Right Cessation
-
1997
- 1997-03-05 US US08/810,914 patent/US5763913A/en not_active Expired - Lifetime
- 1997-06-10 DE DE19724469A patent/DE19724469C2/de not_active Expired - Fee Related
- 1997-07-16 JP JP9191000A patent/JP2939537B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-20 US US09/026,550 patent/US6093604A/en not_active Expired - Lifetime
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|---|---|
| KR19980015362A (ko) | 1998-05-25 |
| KR100209724B1 (ko) | 1999-07-15 |
| US6093604A (en) | 2000-07-25 |
| US5763913A (en) | 1998-06-09 |
| DE19724469A1 (de) | 1998-02-26 |
| DE19724469C2 (de) | 2001-01-25 |
| JP2939537B2 (ja) | 1999-08-25 |
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