JPS61194875A - 情報の再書換え可能な読み出し専用半導体メモリ及びその製造方法 - Google Patents
情報の再書換え可能な読み出し専用半導体メモリ及びその製造方法Info
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- JPS61194875A JPS61194875A JP60035678A JP3567885A JPS61194875A JP S61194875 A JPS61194875 A JP S61194875A JP 60035678 A JP60035678 A JP 60035678A JP 3567885 A JP3567885 A JP 3567885A JP S61194875 A JPS61194875 A JP S61194875A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置及びその製造方法に関し、特に浮
遊ゲートと制御ゲートとを備え情報の再書換え可能な読
み出し専用半導体メモリ （Ｅ Ｐ ＲＯＭ ： Ｅ ｒａｓａｂｌｅ Ｐｒｏｇ
ｒａｍｍａｂｌｅ ＲｅａｄＱｎｌｙ ＭｅＩＩｏｒｙ
）のメモリセルとして用いられる半導体装置及びその
製造方法に係わる。
遊ゲートと制御ゲートとを備え情報の再書換え可能な読
み出し専用半導体メモリ （Ｅ Ｐ ＲＯＭ ： Ｅ ｒａｓａｂｌｅ Ｐｒｏｇ
ｒａｍｍａｂｌｅ ＲｅａｄＱｎｌｙ ＭｅＩＩｏｒｙ
）のメモリセルとして用いられる半導体装置及びその
製造方法に係わる。
（発明の技術的背景）
ＥＰＲＯＭに使用されるメモリセルとしては、従来、第
１３図の断面図に示すような構成のものが知られている
。図中の１はｐ型のシリコン単結晶基板、２はフィール
ド絶縁膜、３．４は前記基板１の表面領域に互いに分離
して設けられるｎ＋型のソース、ドレイン領域、５はゲ
ート絶縁膜、６は前記ゲート絶縁ｌｌ１５上に設けられ
るフローティングゲート、７はこのフローティングゲー
ト６上に設けられる絶縁膜、８はこの絶縁膜７上にさら
に設けられるコントロールゲート、９はソース電極、１
０はドレイン電極、１１は絶縁膜である。
１３図の断面図に示すような構成のものが知られている
。図中の１はｐ型のシリコン単結晶基板、２はフィール
ド絶縁膜、３．４は前記基板１の表面領域に互いに分離
して設けられるｎ＋型のソース、ドレイン領域、５はゲ
ート絶縁膜、６は前記ゲート絶縁ｌｌ１５上に設けられ
るフローティングゲート、７はこのフローティングゲー
ト６上に設けられる絶縁膜、８はこの絶縁膜７上にさら
に設けられるコントロールゲート、９はソース電極、１
０はドレイン電極、１１は絶縁膜である。
このような構成のメモリセルにおいて、ドレイン電極１
０及びコントロールゲート８に共に高電圧たとえば＋２
０Ｖ以上を印加することによりソース領域３からドレイ
ン領域４に向かって流れるエレクトロンにより、ドレイ
ン領［４の近傍でインパクトアイオニゼーション（アバ
ランシェ）現象を起こさせる。この時に発生するエレク
トロン。
０及びコントロールゲート８に共に高電圧たとえば＋２
０Ｖ以上を印加することによりソース領域３からドレイ
ン領域４に向かって流れるエレクトロンにより、ドレイ
ン領［４の近傍でインパクトアイオニゼーション（アバ
ランシェ）現象を起こさせる。この時に発生するエレク
トロン。
ホール対のうちの一部のエレクトロンがゲート絶縁膜５
を通して７０−ティングゲート６に注入されて１゛・ラ
ップされる。この操作を情報の田込みと称し、情報が書
込まれた状態ではフローテイングゲート６にエレクトロ
ンがトラップされているため、間ｌｌ１Ｉ電圧ＶＴＨは
高い状態になり、読み出し電圧をコントロールゲート３
に印加してもこのメモリセルはオンしない。また、情報
が１込まれていない状態、即ちフローティングゲート６
にエレクトロンがトラップされていない状態では閾値電
圧ＶＴＨは低いままであり、この時には容易にオンする
。こうしたメモリセルでは、情報の書込まれた状態と書
込まれていない状態とを区別することができる。また、
一度書込まれた情報は、紫外線を照射することによって
消去することができ、情報消去後は情報の再書込みが可
能である。
を通して７０−ティングゲート６に注入されて１゛・ラ
ップされる。この操作を情報の田込みと称し、情報が書
込まれた状態ではフローテイングゲート６にエレクトロ
ンがトラップされているため、間ｌｌ１Ｉ電圧ＶＴＨは
高い状態になり、読み出し電圧をコントロールゲート３
に印加してもこのメモリセルはオンしない。また、情報
が１込まれていない状態、即ちフローティングゲート６
にエレクトロンがトラップされていない状態では閾値電
圧ＶＴＨは低いままであり、この時には容易にオンする
。こうしたメモリセルでは、情報の書込まれた状態と書
込まれていない状態とを区別することができる。また、
一度書込まれた情報は、紫外線を照射することによって
消去することができ、情報消去後は情報の再書込みが可
能である。
ところで、現在の半導体装置の分野では素子の微細加工
技術には目覚ましいものがあり、特にスイッチングスピ
ードの改善の観点から、チャンネル長の縮小化が推し進
められている。このような傾向は、ＥＰＲＯＭの分野で
も例外ではなく、各メモリセルのチャンネル長は益々縮
小化される反面、特性の点で問題が発生している。即ち
、チャンネル長が減少するにつれ、ソース、ドレイン間
に印加される電圧（電位差）によりチャンネル領域内に
生じる電界が強くなる。このため、ＥＰＲＯＭの読み出
しに用いられるような比較的低い電圧（＋５Ｖ程度）の
ドレイン電圧及びゲート電圧を印加した場合でも、ソー
ス領域からドレイン領域に向って流れるエレクトロンは
充分加速され、ドレイン領域近傍のチャンネル領域で前
述したようなインパクトアイオニゼーションを起こし得
るエネルギーを持つようになる。従って、高集積化され
てチャンネル長の短くなったＥＰＲＯＭでは、情報の読
み出しを行なっている際に、本来、情報が書込まれてい
ないメモリセルのフローティングゲートにもエレクトロ
ンがトラップされて、遂には情報が書込まれた時と同様
の状態になってしまう結果が発生する。このような現象
を通常、情報の誤書込みと称し、第１３図に示す構成の
メモリセルを高集積化した場合、誤書込みの発生は電源
電圧を低下しない限り防止できない。しかしながら、電
源電圧を低下させると、メモリセルからの情報読み出し
スピードが低下してしまう。
技術には目覚ましいものがあり、特にスイッチングスピ
ードの改善の観点から、チャンネル長の縮小化が推し進
められている。このような傾向は、ＥＰＲＯＭの分野で
も例外ではなく、各メモリセルのチャンネル長は益々縮
小化される反面、特性の点で問題が発生している。即ち
、チャンネル長が減少するにつれ、ソース、ドレイン間
に印加される電圧（電位差）によりチャンネル領域内に
生じる電界が強くなる。このため、ＥＰＲＯＭの読み出
しに用いられるような比較的低い電圧（＋５Ｖ程度）の
ドレイン電圧及びゲート電圧を印加した場合でも、ソー
ス領域からドレイン領域に向って流れるエレクトロンは
充分加速され、ドレイン領域近傍のチャンネル領域で前
述したようなインパクトアイオニゼーションを起こし得
るエネルギーを持つようになる。従って、高集積化され
てチャンネル長の短くなったＥＰＲＯＭでは、情報の読
み出しを行なっている際に、本来、情報が書込まれてい
ないメモリセルのフローティングゲートにもエレクトロ
ンがトラップされて、遂には情報が書込まれた時と同様
の状態になってしまう結果が発生する。このような現象
を通常、情報の誤書込みと称し、第１３図に示す構成の
メモリセルを高集積化した場合、誤書込みの発生は電源
電圧を低下しない限り防止できない。しかしながら、電
源電圧を低下させると、メモリセルからの情報読み出し
スピードが低下してしまう。
（発明の目的〕
本発明は、スイッチング速度が速く、かつ情報の誤書込
みが生じ難く、更に情報書込み時に印加すべき書込み電
圧の値の低減化を図ることができる半導体装置及びその
製造方法を提供しようとするものである。
みが生じ難く、更に情報書込み時に印加すべき書込み電
圧の値の低減化を図ることができる半導体装置及びその
製造方法を提供しようとするものである。
本願筒１の発明は、半導体基体の表面領域に互いに分離
して設けられ、夫々ソース或いはドレイン領域となる第
１．第２領域と、これら第１．第２領域間のチャンネル
領域上に絶縁膜を介して設けられた浮遊ゲートと制御ゲ
ートとを具備し、前記浮遊ゲートを前記第２領域近傍の
前記チャンネル領域上に偏在して配置し、かつ前記制御
ゲートを前記浮遊ゲートと絶縁膜を介して隣接させると
共に、前記第１領域近傍のチャンネル領域上に偏在して
配置させたことを特徴とする半導体装置である。
して設けられ、夫々ソース或いはドレイン領域となる第
１．第２領域と、これら第１．第２領域間のチャンネル
領域上に絶縁膜を介して設けられた浮遊ゲートと制御ゲ
ートとを具備し、前記浮遊ゲートを前記第２領域近傍の
前記チャンネル領域上に偏在して配置し、かつ前記制御
ゲートを前記浮遊ゲートと絶縁膜を介して隣接させると
共に、前記第１領域近傍のチャンネル領域上に偏在して
配置させたことを特徴とする半導体装置である。
本願用２の発明は、半導体基体の表面一部に、絶縁膜を
介して制御ゲートを形成する工程と、この制御ゲートの
周囲に絶縁膜を形成する工程と、全面を導電性物質膜で
被覆する工程と、この導電性物質膜を異方性エツチング
法及び通常のエツチング法を順次使用して、前記制御ゲ
ートに沿った一部に導電性物質を残存させて浮遊ゲート
を形成する工程と、この浮遊ゲートの周囲に絶縁膜を形
成する工程と、前記浮遊ゲート周囲への絶縁膜の形成前
、又は後に前記制御ゲート及び浮遊ゲートをマスクとし
て不純物を前記半導体基体表面にドーピングしてソース
或いはドレイン領域となる第１、第２領域を形成する工
程とを具備したことを特徴とする半導体装置の製造方法
である。
介して制御ゲートを形成する工程と、この制御ゲートの
周囲に絶縁膜を形成する工程と、全面を導電性物質膜で
被覆する工程と、この導電性物質膜を異方性エツチング
法及び通常のエツチング法を順次使用して、前記制御ゲ
ートに沿った一部に導電性物質を残存させて浮遊ゲート
を形成する工程と、この浮遊ゲートの周囲に絶縁膜を形
成する工程と、前記浮遊ゲート周囲への絶縁膜の形成前
、又は後に前記制御ゲート及び浮遊ゲートをマスクとし
て不純物を前記半導体基体表面にドーピングしてソース
或いはドレイン領域となる第１、第２領域を形成する工
程とを具備したことを特徴とする半導体装置の製造方法
である。
以下、本発明をＥＰＲＯＭのメモリセルに適用した例に
ついて第１図（ａ）、（ｂ）〜第７図（ａ）、（ｂ）の
製造工程を参照して詳細に説明する。なお、第１図（ａ
）〜第７図（ａ）はパターン平面図であり、第１図（ｂ
）〜第７図（ｂ）はそれら＜８）のパターン平面図に対
応する断面図である。
ついて第１図（ａ）、（ｂ）〜第７図（ａ）、（ｂ）の
製造工程を参照して詳細に説明する。なお、第１図（ａ
）〜第７図（ａ）はパターン平面図であり、第１図（ｂ
）〜第７図（ｂ）はそれら＜８）のパターン平面図に対
応する断面図である。
まず、ｐ型シリコン基板１０１を選択酸化して該基板１
０１の表面を島状に分離するためのフィールド酸化ｌ１
１１０２を形成した後、９００〜１０００℃の酸化雰囲
気中で熱酸化して島状の基板１０１表面に厚さ２５０人
程庇状酸化ｌｌ１１０３を形成したく第１図（ａ）、（
ｂ）図示）。つづいて、全面にＬＰＣＶＤ法により厚さ
３０００人のｎ型又はｎ型不純物をドープした多結晶シ
リコン躾を堆積し、これをパターニングして多結晶シリ
コンからなるコントロールゲート１０４を形成した（第
２図（ａ）、（ｂ）図示）。
０１の表面を島状に分離するためのフィールド酸化ｌ１
１１０２を形成した後、９００〜１０００℃の酸化雰囲
気中で熱酸化して島状の基板１０１表面に厚さ２５０人
程庇状酸化ｌｌ１１０３を形成したく第１図（ａ）、（
ｂ）図示）。つづいて、全面にＬＰＣＶＤ法により厚さ
３０００人のｎ型又はｎ型不純物をドープした多結晶シ
リコン躾を堆積し、これをパターニングして多結晶シリ
コンからなるコントロールゲート１０４を形成した（第
２図（ａ）、（ｂ）図示）。
次いで、９００〜１０００℃の酸化雰囲気中で熱酸化し
多結晶シリコンからなるフントロールゲート１０４の周
囲に厚さ５００人の酸化膜１０５を成長させた後、再び
全面にＬＰＣＶＤ法により厚さ３５００人のｎ型又はｎ
型不純物をドープした多結晶シリコン膜１０６を堆積さ
せた（第３図（ａ）、（ｂ）図示）。つづいて、異方性
エツチング法、例えばリアクティブイオンエツチング法
（ＲＩＥ法）を用いて多結晶シリコン膜１０６をその膜
厚弁エツチング除去した。この時、コントロールゲート
１０４の周囲は実効的に高さ方向の膜厚が厚いため、そ
の周囲に多結晶シリコン膜１０６−が残存した（第４図
（ａ）、（ｂ）図示）。ひきつづき、写真蝕刻法により
形成したフォＩ・レジストパターン（図示せず）をマス
クとして残存多結晶シリコン１０６′を選択的にエツチ
ング除去し、コントロールゲート１０４の片側で、かつ
素子部周辺にのみ位置する７０−ティングゲート１０７
を形成した（第５図（ａ）、（ｂ）図示）。
多結晶シリコンからなるフントロールゲート１０４の周
囲に厚さ５００人の酸化膜１０５を成長させた後、再び
全面にＬＰＣＶＤ法により厚さ３５００人のｎ型又はｎ
型不純物をドープした多結晶シリコン膜１０６を堆積さ
せた（第３図（ａ）、（ｂ）図示）。つづいて、異方性
エツチング法、例えばリアクティブイオンエツチング法
（ＲＩＥ法）を用いて多結晶シリコン膜１０６をその膜
厚弁エツチング除去した。この時、コントロールゲート
１０４の周囲は実効的に高さ方向の膜厚が厚いため、そ
の周囲に多結晶シリコン膜１０６−が残存した（第４図
（ａ）、（ｂ）図示）。ひきつづき、写真蝕刻法により
形成したフォＩ・レジストパターン（図示せず）をマス
クとして残存多結晶シリコン１０６′を選択的にエツチ
ング除去し、コントロールゲート１０４の片側で、かつ
素子部周辺にのみ位置する７０−ティングゲート１０７
を形成した（第５図（ａ）、（ｂ）図示）。
次いで、９００〜１０００”Ｃの酸化雰囲気中で熱酸化
し、フローティングゲート１０７の周囲に厚さ５００人
の酸化膜１０８を成長させた後、フィールド酸化１１１
０２．コントロールゲート１０４及びフローティングゲ
ート１０７をマスクとしてｎ型不純物例えば砒素を打込
みエネルギー５Ｑｋｅｖ、打込みドーズｌＸ１０”ｃＩ
Ｒ４の条件でイオン注入した（第６図（ａ）、（ｂ）図
示）。つづいて、熱処理を施してイオン注入した砒素を
活性化してｎ＋型不純物拡散１１０９，１１０を形成し
た。ひきつづき、全面にＣＶ［）法により ・５ｉ０２
１１１１１を堆積し、コンタクトホール１１２．１１２
を開孔した後、ＡＱ躾の蒸着、パターニングを行ってへ
２電極１１３．１１４を形成し、ＥＰＲＯＭのメモリセ
ルを製造した（第７図（ａ）、（ｂ）図示）。
し、フローティングゲート１０７の周囲に厚さ５００人
の酸化膜１０８を成長させた後、フィールド酸化１１１
０２．コントロールゲート１０４及びフローティングゲ
ート１０７をマスクとしてｎ型不純物例えば砒素を打込
みエネルギー５Ｑｋｅｖ、打込みドーズｌＸ１０”ｃＩ
Ｒ４の条件でイオン注入した（第６図（ａ）、（ｂ）図
示）。つづいて、熱処理を施してイオン注入した砒素を
活性化してｎ＋型不純物拡散１１０９，１１０を形成し
た。ひきつづき、全面にＣＶ［）法により ・５ｉ０２
１１１１１を堆積し、コンタクトホール１１２．１１２
を開孔した後、ＡＱ躾の蒸着、パターニングを行ってへ
２電極１１３．１１４を形成し、ＥＰＲＯＭのメモリセ
ルを製造した（第７図（ａ）、（ｂ）図示）。
しかして、本発明のＥＰＲＯＭのメモリセルはＭ７図（
ａ）、（ｂ）に示す如くフィールド酸化膜１０２で分離
されたｐ型シリコン基板１０１の島状領域表面にソース
又はドレイン領域となるｎ“型拡散領１１１０９．１１
０が互いに分離して設けられ、これらｎ＋型拡敢領域１
０９．１１０の間の基板１０１１域（チャンネル領域）
上にゲ−ト酸化１１１０３を介してコントロールゲート
１０４．フローティングゲート１０７を設けると共に、
これらコントロールゲート１０４及び７０−ティングゲ
ート１０７の間に酸化！９！１０５を介在して互いに絶
縁した構造になっている。
ａ）、（ｂ）に示す如くフィールド酸化膜１０２で分離
されたｐ型シリコン基板１０１の島状領域表面にソース
又はドレイン領域となるｎ“型拡散領１１１０９．１１
０が互いに分離して設けられ、これらｎ＋型拡敢領域１
０９．１１０の間の基板１０１１域（チャンネル領域）
上にゲ−ト酸化１１１０３を介してコントロールゲート
１０４．フローティングゲート１０７を設けると共に、
これらコントロールゲート１０４及び７０−ティングゲ
ート１０７の間に酸化！９！１０５を介在して互いに絶
縁した構造になっている。
このような構成のメモリセルにおいて、情報の書込みを
行う場合には一方のｎ＋型拡散領域１０９をドレイン領
域、他方のｎ型拡散領域１１０をソース領域として使用
する。即ち、電極１１３をドレイン電極、電極１１４を
ソース電極とし、ドレイン電極１１３及びコントロール
ゲート１０４の両方に高電圧を印加する。この時、チャ
ンネル領域における電位はソース領域つまりｎ＋型拡散
領域１１０の電位と等しいか、もしくは極めて近い値の
電位となるため、ソース、ドレイン間の電界は集中的に
ドレイン領域つまりｎ＋型拡敢領域１０９近傍のチャン
ネル領域で強くなり、この部分でインパクトフイオニゼ
ーションによるホットキャリア（エレクトロン、ホール
対）の発生及びフローティングゲート１０７へのエレク
トロンの注入が起こる。その結果、情報の書込みが行な
われる。
行う場合には一方のｎ＋型拡散領域１０９をドレイン領
域、他方のｎ型拡散領域１１０をソース領域として使用
する。即ち、電極１１３をドレイン電極、電極１１４を
ソース電極とし、ドレイン電極１１３及びコントロール
ゲート１０４の両方に高電圧を印加する。この時、チャ
ンネル領域における電位はソース領域つまりｎ＋型拡散
領域１１０の電位と等しいか、もしくは極めて近い値の
電位となるため、ソース、ドレイン間の電界は集中的に
ドレイン領域つまりｎ＋型拡敢領域１０９近傍のチャン
ネル領域で強くなり、この部分でインパクトフイオニゼ
ーションによるホットキャリア（エレクトロン、ホール
対）の発生及びフローティングゲート１０７へのエレク
トロンの注入が起こる。その結果、情報の書込みが行な
われる。
一方、情報の読み出しを行う場合には、情報内込み時と
は逆に一方のｎ＋型拡散領域１０９をソース領域、他方
のｎ型頭１ｉ１１１０をドレイン領域として使用する。
は逆に一方のｎ＋型拡散領域１０９をソース領域、他方
のｎ型頭１ｉ１１１０をドレイン領域として使用する。
即ち、電極１１３をソース電極、電極１１４をドレイン
電極とし、ソース、ドレイン間に適当な電位差（たとえ
ば５Ｖ）を印加した上でコントロールゲート１０４に適
当な電圧（例えば＋５Ｖ）を印加して情報の書込まれた
セルと他のセルの特性の変化、例えば閾値電圧ＶＴＨを
調べることにより情報が読み出される。この場合につい
ても、ソース、ドレイン間の電界は集中的にドレイン領
域つまりｎ＋型拡散領域１１０近傍で強くなるため、こ
の部分でホットキャリアの発生が起こる場合がある。し
かしながら、かかる場合にはホットキャリアの発生する
部分の近傍に７０−テインググートが存在しないため、
発生したキャリアはフローティングゲートに注入されず
、その結果情報の誤書込みを防止することができる。
電極とし、ソース、ドレイン間に適当な電位差（たとえ
ば５Ｖ）を印加した上でコントロールゲート１０４に適
当な電圧（例えば＋５Ｖ）を印加して情報の書込まれた
セルと他のセルの特性の変化、例えば閾値電圧ＶＴＨを
調べることにより情報が読み出される。この場合につい
ても、ソース、ドレイン間の電界は集中的にドレイン領
域つまりｎ＋型拡散領域１１０近傍で強くなるため、こ
の部分でホットキャリアの発生が起こる場合がある。し
かしながら、かかる場合にはホットキャリアの発生する
部分の近傍に７０−テインググートが存在しないため、
発生したキャリアはフローティングゲートに注入されず
、その結果情報の誤書込みを防止することができる。
上述したように本発明の構造のメモリセルにおいては、
情報読み出し時に誤書込みの起こる恐れがないため、チ
ャンネル長を充分に短くすることができる。その結果、
情報書込み時の書込み効率が高められるので、情報書込
み時に印加すべきドレイン電圧、コントロールゲート電
圧等の書込み電圧の値を従来よりも低減化することが可
能となる。例えば、情報書込み時に印加する電圧と、情
報読み出し時に使用する電圧を共に５Ｖ程度とすること
ができる。
情報読み出し時に誤書込みの起こる恐れがないため、チ
ャンネル長を充分に短くすることができる。その結果、
情報書込み時の書込み効率が高められるので、情報書込
み時に印加すべきドレイン電圧、コントロールゲート電
圧等の書込み電圧の値を従来よりも低減化することが可
能となる。例えば、情報書込み時に印加する電圧と、情
報読み出し時に使用する電圧を共に５Ｖ程度とすること
ができる。
第８図、第９図は本構造のメモリセルにおいて、７０−
ティングゲートに電子が注入されていない・場合と、電
子が注入されている場合について、ｎ＋型拡散領［１０
９をソース領域、ｎ＋型拡散領域１１０をドレイン領域
とした場合の特性を測定したものである。なお、８第８
、第９図中の横軸はドレイン電圧、縦軸はドレイン電流
であり、コントロールゲート１０４に印加されるゲート
電圧をパラメーターとしている。フローティングゲート
１０７に電子が注入されている場合（第９図）には、電
子が注入されていない場合（第８図）に比べてトランス
コンダクタンスが低下しており、かつドレインＮ流値が
低くなっていることが分かる。
ティングゲートに電子が注入されていない・場合と、電
子が注入されている場合について、ｎ＋型拡散領［１０
９をソース領域、ｎ＋型拡散領域１１０をドレイン領域
とした場合の特性を測定したものである。なお、８第８
、第９図中の横軸はドレイン電圧、縦軸はドレイン電流
であり、コントロールゲート１０４に印加されるゲート
電圧をパラメーターとしている。フローティングゲート
１０７に電子が注入されている場合（第９図）には、電
子が注入されていない場合（第８図）に比べてトランス
コンダクタンスが低下しており、かつドレインＮ流値が
低くなっていることが分かる。
更に本発明の構造において、既述の如く情報読み出し時
にフローティングゲートの存在する側のｎ＋型拡散領域
をソースＷＡ域に、他方をドレイン領域として用いるこ
とにより、次に示すような利点が得られる。即ち、フロ
ーティングゲート中に蓄積された電荷がセルの特性に及
ぼす影響は、フローティングゲートがソース側にある場
合の方が、ドレイン側にある場合に比べてはるかに大き
い。
にフローティングゲートの存在する側のｎ＋型拡散領域
をソースＷＡ域に、他方をドレイン領域として用いるこ
とにより、次に示すような利点が得られる。即ち、フロ
ーティングゲート中に蓄積された電荷がセルの特性に及
ぼす影響は、フローティングゲートがソース側にある場
合の方が、ドレイン側にある場合に比べてはるかに大き
い。
事実、本構造のメモリセルを用いてフローティングゲー
トに電荷を注入していくと、第１０図の如き注入時間に
対する閾値電圧の変化を示す特性図が得られる。なお、
第１０図中の黒丸（Ｂ）は電極１１４をソース電極、Ｎ
極１１３をドレイン電極として用いた場合の測定結果、
白丸（Ａ）は電極１１３をソース電極、電ｆｆ１１１４
をドレイン電極として用いた場合の測定結果、である。
トに電荷を注入していくと、第１０図の如き注入時間に
対する閾値電圧の変化を示す特性図が得られる。なお、
第１０図中の黒丸（Ｂ）は電極１１４をソース電極、Ｎ
極１１３をドレイン電極として用いた場合の測定結果、
白丸（Ａ）は電極１１３をソース電極、電ｆｆ１１１４
をドレイン電極として用いた場合の測定結果、である。
このようにフローティングゲート中に注入さた電ｉ！ｉ
′ｉｌが同じであっても、フローティングゲートがソー
ス側に存在した場合の方が大きな閾値変化を示すことが
分る。
′ｉｌが同じであっても、フローティングゲートがソー
ス側に存在した場合の方が大きな閾値変化を示すことが
分る。
なお、上記実施例では第６図＜ａ＞、（ｂ）の工程にお
いて、フローティングゲート１０７の周囲を酸化した後
にイオン注入を行っているが、この工程は、先にイオン
注入を行った後フローティングゲート１０７の周囲を熱
酸化しても良い。このような方法を採用することにより
、前記酸化のための熱処理とイオン注入された不純物を
活性化するための熱処理とを兼用することができる。
いて、フローティングゲート１０７の周囲を酸化した後
にイオン注入を行っているが、この工程は、先にイオン
注入を行った後フローティングゲート１０７の周囲を熱
酸化しても良い。このような方法を採用することにより
、前記酸化のための熱処理とイオン注入された不純物を
活性化するための熱処理とを兼用することができる。
また、本発明の半導体装置は上記実施例に示す構造のも
のに限定されない。例えば、以下に説明する第１１図又
は第１２図に示す構造にしてもよい。
のに限定されない。例えば、以下に説明する第１１図又
は第１２図に示す構造にしてもよい。
即ち、第１１図のメモリセルは情報読み出し時にドレイ
ンとなる拡散領ｌ７１１１０を高濃度の領域１１０１と
低濃度の領域１１０２との２つのの領域で形成し、この
うち低濃度の領域１１０２がチャンネルｆｒ４域と接す
るように構成されている。かかる構成のメモリセルにお
いて、情報の書込みを行なう場合には、既述した第７図
（ａ）、（ｂ）図示の実施例と同様に電極１１３をドレ
イン電極、電極１１４をソース電極として用いて書込み
を行なう。また、ｔＲ報の読み出しを行なう場合には電
極１１３をソース電極、電極１１４をドレイン電極とし
、ソース、ドレイン間に適当な電位差を印加した上でコ
ントロールゲート１０４に電圧を印加する。この時、ド
レイン領域となる拡散領域１１０のうち、チャンネル領
域と接している部分が不純物濃度の低いｆｉｉｌ＊１１
０ｚで構成されているので、ソース、ドレイン間に印加
される電圧の一部をこの部分で受は持つことができる。
ンとなる拡散領ｌ７１１１０を高濃度の領域１１０１と
低濃度の領域１１０２との２つのの領域で形成し、この
うち低濃度の領域１１０２がチャンネルｆｒ４域と接す
るように構成されている。かかる構成のメモリセルにお
いて、情報の書込みを行なう場合には、既述した第７図
（ａ）、（ｂ）図示の実施例と同様に電極１１３をドレ
イン電極、電極１１４をソース電極として用いて書込み
を行なう。また、ｔＲ報の読み出しを行なう場合には電
極１１３をソース電極、電極１１４をドレイン電極とし
、ソース、ドレイン間に適当な電位差を印加した上でコ
ントロールゲート１０４に電圧を印加する。この時、ド
レイン領域となる拡散領域１１０のうち、チャンネル領
域と接している部分が不純物濃度の低いｆｉｉｌ＊１１
０ｚで構成されているので、ソース、ドレイン間に印加
される電圧の一部をこの部分で受は持つことができる。
従って、第１１図に示すメモリセルでは、情報の読み出
し時におけるドレイン領域近傍でのホットキャリアの発
生をより効果的に抑制することができ、ＩＩ！込みを有
効に防止できる。
し時におけるドレイン領域近傍でのホットキャリアの発
生をより効果的に抑制することができ、ＩＩ！込みを有
効に防止できる。
第１２図のメモリセルは、前述した第７図（ａ）、（ｂ
）図示のｎ＋型拡散領域１０９に隣接するように基板１
０１と同導電型でこれよりも不純物濃度の高いｐ＋型拡
故領域１１５を設け、情報書込み時における書込み効率
を高めるようにしたものである。即ち、かかる構成にす
ることによって、ｎ＋型拡散領域１０９をドレイン領域
、ｎ＋型拡敢ｗＡ域１１０をソース領域として用いて情
報を書込む場合、新たに設けたｐ＋型拡散領域１１５の
部分に電界が集中し易くなりこの部分でインパクトアイ
オニゼーションが起き易くなって書込み効率が高められ
る。一方、ｎゝ型拡散領域１０９をソース領域、ｎ＋型
拡散領域１１０をドレイン領域として用いる情報の読み
出し時には、上記ｐ＋型拡散領域は１１５はソース領域
となるｎ＋型拡散領域１０９に隣接しているので、その
存在は読み出し特性にほとんど影響せず、しかも誤謬込
みを起こす恐れもない。
）図示のｎ＋型拡散領域１０９に隣接するように基板１
０１と同導電型でこれよりも不純物濃度の高いｐ＋型拡
故領域１１５を設け、情報書込み時における書込み効率
を高めるようにしたものである。即ち、かかる構成にす
ることによって、ｎ＋型拡散領域１０９をドレイン領域
、ｎ＋型拡敢ｗＡ域１１０をソース領域として用いて情
報を書込む場合、新たに設けたｐ＋型拡散領域１１５の
部分に電界が集中し易くなりこの部分でインパクトアイ
オニゼーションが起き易くなって書込み効率が高められ
る。一方、ｎゝ型拡散領域１０９をソース領域、ｎ＋型
拡散領域１１０をドレイン領域として用いる情報の読み
出し時には、上記ｐ＋型拡散領域は１１５はソース領域
となるｎ＋型拡散領域１０９に隣接しているので、その
存在は読み出し特性にほとんど影響せず、しかも誤謬込
みを起こす恐れもない。
更に、上記各実施例ではメモリセルとしてｎチャンネル
の場合について説明したが、これに限定されず、ｐチャ
ンネルのものでも同様の効果を得ることができる。
の場合について説明したが、これに限定されず、ｐチャ
ンネルのものでも同様の効果を得ることができる。
以上詳述した如く、本発明によればスイッチング速度が
速く、かつ情報の誤謬込みが生じ難く、しかも情報書込
み時に印加すべき書込み電圧の値の低減化を図ることが
できる等顕著な効果を有する半導体装置及びその製造方
法を提供できる。
速く、かつ情報の誤謬込みが生じ難く、しかも情報書込
み時に印加すべき書込み電圧の値の低減化を図ることが
できる等顕著な効果を有する半導体装置及びその製造方
法を提供できる。
第１図〜第７図は本発明の実施例におけるＥＰＲＯＭの
メモリセルの製造工程を示す断面図、第８図及び第９図
は夫々本発明のメモリセルに書込みを行った前後の電流
−電圧の関係を示す特性図、第１０図は本発明のメモリ
セルにおけるフＯ−ナイングゲートがソース側に娶った
場合とドレインにあった場合についての電子注入時間に
対する閾値電圧の変化を示す特性図、第１１図及び第１
２図は夫々本発明の他の実施例を示すＥＰＲＯＭのメモ
リセルの断面図、第１３図は従来のＥＰＲＯＭのメモリ
セルを示す断面図である。 １０１・・・ｐ型シリコン基板、１０３・・・ゲート酸
化膜、１０４・・・コントロールゲート、１０５・・・
酸化膜、１０７・・・フローティングゲート、１０９．
１１０−ｎ＋型拡散領域、１１０＋−高濃度の領域、１
１０２・・・低濃度の領域、１１３．１１４・・・Ａβ
電極、１１５・・・ｐ＋型拡散領域。 出願人代理人 弁理士 鈴江武彦 区 区 −へ 濠 厩 ８ Ｖｄ 第９図 Ｖｄ 第わ図 第１１図 第１２図 第１３図
メモリセルの製造工程を示す断面図、第８図及び第９図
は夫々本発明のメモリセルに書込みを行った前後の電流
−電圧の関係を示す特性図、第１０図は本発明のメモリ
セルにおけるフＯ−ナイングゲートがソース側に娶った
場合とドレインにあった場合についての電子注入時間に
対する閾値電圧の変化を示す特性図、第１１図及び第１
２図は夫々本発明の他の実施例を示すＥＰＲＯＭのメモ
リセルの断面図、第１３図は従来のＥＰＲＯＭのメモリ
セルを示す断面図である。 １０１・・・ｐ型シリコン基板、１０３・・・ゲート酸
化膜、１０４・・・コントロールゲート、１０５・・・
酸化膜、１０７・・・フローティングゲート、１０９．
１１０−ｎ＋型拡散領域、１１０＋−高濃度の領域、１
１０２・・・低濃度の領域、１１３．１１４・・・Ａβ
電極、１１５・・・ｐ＋型拡散領域。 出願人代理人 弁理士 鈴江武彦 区 区 −へ 濠 厩 ８ Ｖｄ 第９図 Ｖｄ 第わ図 第１１図 第１２図 第１３図
Claims (3)
- （１）半導体基体の表面領域に互いに分離して設けられ
、夫々ソース或いはドレイン領域となる第１、第２領域
と、これら第１、第２領域間のチャンネル領域上に絶縁
膜を介して設けられた浮遊ゲートと制御ゲートとを具備
し、前記浮遊ゲートを前記第２領域近傍の前記チャンネ
ル領域上に偏在して配置し、かつ前記制御ゲートを前記
浮遊ゲートと絶縁膜を介して隣接させると共に、前記第
１領域近傍のチャンネル領域上に偏在して配置させたこ
とを特徴とする半導体装置。 - （２）第１、第２領域のうち、情報書込み時には第１領
域をソース領域、第２領域をドレイン領域として用い、
情報読み出し時には第１領域をドレイン領域、第２領域
をソース領域として用いるようにしたことを特徴とする
特許請求の範囲第１項記載の半導体装置。 - （３）半導体基体の表面一部に、絶縁膜を介して制御ゲ
ートを形成する工程と、この制御ゲートの周囲に絶縁膜
を形成する工程と、全面を導電性物質膜で被覆する工程
と、この導電性物質膜を異方性エッチング法及び通常の
エッチング法を順次使用して、前記制御ゲートに沿つた
一部に導電性物質を残存させて浮遊ゲートを形成する工
程と、この浮遊ゲートの周囲に絶縁膜を形成する工程と
、前記浮遊ゲート周囲への絶縁膜の形成前、又は後に前
記制御ゲート及び浮遊ゲートをマスクとして不純物を前
記半導体基体表面にドーピングしてソース或いはドレイ
ン領域となる第１、第２領域を形成する工程とを具備し
たことを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60035678A JPS61194875A (ja) | 1985-02-25 | 1985-02-25 | 情報の再書換え可能な読み出し専用半導体メモリ及びその製造方法 |
| US06/832,580 US4754320A (en) | 1985-02-25 | 1986-02-24 | EEPROM with sidewall control gate |
| DE8686102405T DE3679087D1 (de) | 1985-02-25 | 1986-02-25 | Halbleitervorrichtung und verfahren zu seiner herstellung. |
| EP86102405A EP0193841B1 (en) | 1985-02-25 | 1986-02-25 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60035678A JPS61194875A (ja) | 1985-02-25 | 1985-02-25 | 情報の再書換え可能な読み出し専用半導体メモリ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61194875A true JPS61194875A (ja) | 1986-08-29 |
| JPH0120553B2 JPH0120553B2 (ja) | 1989-04-17 |
Family
ID=12448539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60035678A Granted JPS61194875A (ja) | 1985-02-25 | 1985-02-25 | 情報の再書換え可能な読み出し専用半導体メモリ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61194875A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4882707A (en) * | 1986-10-27 | 1989-11-21 | Kabushiki Kaisha Toshiba | Non-volatile semi-conductor memory device with double gate structure |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915381A (ja) * | 1972-05-18 | 1974-02-09 | ||
| JPS5632464U (ja) * | 1979-08-17 | 1981-03-30 | ||
| JPS5764965A (en) * | 1980-10-08 | 1982-04-20 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5452307A (en) * | 1977-10-03 | 1979-04-24 | Kazuma Toda | Method of automatically feeding air into pressure tank |
-
1985
- 1985-02-25 JP JP60035678A patent/JPS61194875A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915381A (ja) * | 1972-05-18 | 1974-02-09 | ||
| JPS5632464U (ja) * | 1979-08-17 | 1981-03-30 | ||
| JPS5764965A (en) * | 1980-10-08 | 1982-04-20 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4882707A (en) * | 1986-10-27 | 1989-11-21 | Kabushiki Kaisha Toshiba | Non-volatile semi-conductor memory device with double gate structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0120553B2 (ja) | 1989-04-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |