JPS62125677A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置及びその製造方法に関し、特に浮
遊ゲートと制御グー１〜とを有する電気的に情報の再書
換え可能な読み出し専用半導体メモリ（Ｅ　Ｅ　Ｐ　Ｒ
ＯＭ　：　Ｅ　１ｅｃｔｒｉｃａｌｌｙ　Ｅ　ｒａｓａ
ｂｌｅＰｒｏｑｒａｍｍａｂｌｅ　Ｒｅａｄ　０ｎｌｙ
　Ｍｅｍｏｒｙ　）のメモリセルを備えた半導体装置及
びその製造方法に係わる。

〔発明の技術的背景とその問題点〕

例えば、ＥＥＰＲＯＭのメモリセルは、従来より第１２
図に示す構造のものが知られている。即ち、図中の１は
ｐ型中結晶シリコン基板であり、この基板１表面にはフ
ィールド酸化膜２が選択的に設けられている。このフィ
ールド酸化膜２で分離された島状の基板１領域には、互
いに電気的に分離されたｎ＋型のソース、ドレイン領域
３．４が設けられており、かつこれら領域３．４間のチ
ャンネル領域を含む基板１領域上にはゲート酸化膜５を
介して浮遊ゲート６が設けられている。この浮遊グー１
−６上には、絶縁膜７を介して制御グー１−８が設けら
れている。そして、前記制御ゲート８を含む全面には層
間絶縁膜９が被覆されており、かつ該絶縁膜９上にはコ
ンタクトホールを通して前記ソース、ドレイン領域３．
４と接続するソース電極１０．ドレイン電極１１が夫々
設けられている（図中のＡ部）。一方、前記島状の基板
１領域に隣接して繋がつＩＣ基根１領域表面には、同第
１２図に示すように前記ドレイン領域４の延在部である
ｎ＋型拡散領域４−が設けられている。

この拡散領域４−上には、絶縁薄膜１２を介して前記浮
遊ゲート６の延在部６−が設けられている。

こうしたｎ＋型拡散領域４′、絶縁薄膜１２及び浮遊ゲ
ート６の延在部６−により図中のＢに示すＭＯＳキャパ
シタを構成している。

上述した構成のメモリセルにおいて、ドレイン電極１１
と制御ゲート８の間に高電圧、例えば２０Ｖ以上の電圧
を印加することにより絶縁薄膜１２を通して浮遊ゲート
６の延在部６′とｎ＋型拡散領域４′の間にトンネル電
流が流れ、これによって浮遊ゲート６に対して電荷の注
入、排出が行われる。ＥＥＰＲＯＭでは、通常、浮遊ゲ
ート６に電荷が蓄積されている状態を「０」、電荷が存
在しない状態を「１」としており、第１２図中のＡ部に
おけるトランジスタの閾値電圧（ＶＴＲ）が高い状態及
び低い状態に夫々対応する。つまり、かかる構成のＥＦ
ＰＲＯＭにおいては、絶縁簿膜１２を通して浮遊ゲート
６に対して電荷の注入を行ない、その結果として生じる
Ａ部のトランジスタの閾値電圧を検出することにより、
そのメモリセルに設定された情報を読み出している。

−５＝ ところで、上記構成のメモリセルを製造する工程はＡ部
のトランジスタ領域について、通常のシリコンゲートＭ
Ｏ８ＦＥＴの作製工程と基本的に同一である。即ち、フ
ィールド酸化膜２により分離された島状の基板１領域の
表面に熱酸化によりグー１〜酸化膜５を形成させ、多結
晶シリコンよりなる浮遊グー１−６及びフィールド酸化
ＷＡ２をマスクとしてｎ型導電型を与える不純物、例え
ば砒素をイオン注入等により基板１表面にドープしてｎ
＋型のソース、ドレイン領域３．４を形成している。な
お、前記浮遊ゲート６は同様な多結晶シリコンからなる
制御ゲート８のパターンと同時に制御ゲート８に対して
整合的に形成される。

しかしながら、上述した構成のＥＥＰＲＯＭメモリセル
においては、Ｂ部のＭＯＳキャパシタ領域が存在するた
め、製造工程が著しく複雑となる。

即ち、Ｂ部におけるｎ＋型拡散領域４′は、Ａ部のドレ
イン領域４の延在部であるが、この領域は同じくＡ部の
浮遊ゲート６の延在部６−の下に形成する必要があるた
め、前記工程のように浮遊ゲ−トロをマスクとして形成
されるドレイン領ＶＬ４と同一工程で形成することがで
きず、浮遊ゲート６（６′″）を形成する以前に予め形
成する必要がある。しかも、ｎ＋型拡散領域４−と浮遊
ゲートの延在部６′の間に形成される絶縁薄膜１２は、
トンネル貫流を流すに適当な厚さを持っていなければな
らない。従って、前述したＡ部のトランジスタ領域のゲ
ート酸化膜５の形成前に同時に成長した酸化膜をそのま
ま利用できず、この工程の後、一旦その部分を酸化膜を
除去し、新たに熱酸化を行なって絶縁薄膜１２を形成す
る必要がある。

また、上記構成のメモリセルにおいて情報の読み出しを
行なう場合には、制御ゲート８及びドレイン電極１１に
対して適当な読み出し電圧を印加し、浮遊ゲート６中に
存在する電荷の有無に応じてソース、トレイン領域３．
４間を流れる電流の大きさにより書込まれた情報を判別
している。この時、浮遊ゲート６中に電荷が存在しない
状態は、トランジスタの閾値電圧の低い状態に対応して
おり、かかる際には読み出し電圧の印加によりソース、
ドレイン領域３．４間に電流が流れる。しかしながら、
デバイスの微細化に伴って、チャンネル長が短くなった
ＥＦＰＲＯＭのメモリセルでは読み出しに用いられるよ
うな比較的低い電圧（＋５Ｖ）のドレイン重圧及び制御
グー１−８を印加した場合でも、ソース領域３からドレ
イン領域４に向かって流れるエレク１〜［］ンは充分加
速され、トレイン領域４近傍のヂャンネル領域でインパ
クトアイオニゼーションを起こし得るエネルギを持つよ
うになる。従って、高集積化されてチャンネル長の短く
なったＥＥＰＲＯＭでは、情報の読み出しを行なってい
る際に、本来「１」の情報を持っているはずのメモリセ
ルの浮遊ゲート６にもエレクトロンが１〜ラツプされ、
遂にはｒＯＪの情報が書込まれた時と同様の状態になっ
てしまう結果が生じる。このような現象を通常、情報の
誤吉込みと称し、第１２図に示す構成のメモリセルを高
集積化した場合、誤書込みの発生は電源電圧を低下しな
い限り防止できない。しかしながら、電源電圧を低下さ
せると、メモリセルからの情報の読み出し速度が低下し
てしまう。

〔発明の目的〕

本発明は、高集積化に伴ってチャンネル長が短くなって
も、情報の誤書込みの防止及び情報の読み出し速度の向
上を達成したＥＥＰＲＯＭ等の半導体装置、並びにがか
るＥＥＰＲＯＭ等の半導体装置を著しく簡単な工程によ
り製造し得る方法を提供しようとするものである。

〔発明の概要〕

本願第１の発明は、半導体基体の表面領域に設けられ、
素子領域を島状に分離するためのフィールド領域と、前
記素子領域表面に互いに分離して設けられ、夫々ソース
或いはドレイン領域となる第１．第２領域と、これら第
１．第２領域間のチャンネル領域上に絶縁膜を介して設
けられた浮遊ゲート及び制御ゲートを具備し、前記浮遊
ゲートを前記第１領域近傍に位置する前記制御ゲート側
面の前記チャンネル領域上に偏在して配置すると共に、
該浮遊ゲートと制御ゲートの間に絶縁膜を介在させ、か
つ前記フィールド領域上に前記浮遊ゲートと絶縁薄膜を
介して接触する導電物質からなる島領域を設けたことを
特徴とする半導体装置である。

本願第２の発明は、半導体基体の表面領域にフィールド
領域を選択的に形成すると共に、該半導体基体表面にフ
ィールド領域で分離された島状の素子領域を形成する工
程と、一部が前記フィールド領域上に延在し、かつ前記
素子領域に絶縁膜を介して配置される制御グー１〜を形
成する工程と、この制御ゲートの近傍に位置するフィー
ルド領域上に導電物質からなる島領域を形成する工程と
、前記制御ゲート及び前記島領域の周囲に絶縁膜を形成
する工程と、前記島領域の少なくとも一端側面を露出さ
せる■稈と、前記島領域の露出した側面に絶縁薄膜を形
成する工程と、全面に前記制御ゲートと島領域の最短間
隔の１／２より厚い膜厚の導電性膜を被覆する工程と、
この導電性膜を異方性エツチング払及び通常のエツチン
グ払を使用して順次除去し、前記制御グー１へに沿った
一部に導電性物質を残存させて浮遊ゲートを形成する工
程と、この浮遊ゲートの周囲に絶縁膜を形成する工程と
、前記浮遊ゲート周囲に絶縁膜を形成する前又は後に前
記制御ゲート及び浮遊ゲートをマスクとして不純物を前
記半導体基体の素子領域表面にドーピングしてソース或
いはドレイン領域となる第１、第２領域を形成する工程
とを具備したことを特徴とする半導体装置の製造方法で
ある。

上述した本発明によれば、既述の如く高集積化に伴って
チャンネル長が短くなっても、情報の読み出し速度の低
下を招くことなく情報の誤書込みを防止できるＥＥＦＲ
ＯＭ等の半導体装置、並びにがかるＥＥＰＲＯＭ等の半
導体装置を簡単な工程により製造できるものである。

〔発明の実施例〕

以ｔ１本発明をｎチャンネルのＥＦＰＲＯＭのメモリセ
ルに適用した例について第１図〜第８図を参照して詳細
に説明する。なお、第１図〜第８図の（ａ）はパターン
平面図、（ｂ）は同（ａ）のＡ−Ａ線に沿う断面図、（
Ｃ）は同＜ａ）のＢ−Ｂ線に沿う断面図である。

まず、ｐ型シリコン基板１０１を選択酸化して該基板１
０１の表面を島状に分離するためのフィールド酸化Ｆ１
１０２を形成した後、９００〜１０００℃の酸化雰囲気
中で熱酸化して島状の基板１０１表面に厚さ２５０人程
度の酸化膜１０３を形成したく第１図図示）。つづいて
、全面にＬＰＣＶＤ法により厚さ３０００人のｎ型又は
ｎ型不純物をドープした多結晶シリコン膜を堆積した後
、この多結晶シリコン膜をパターニングして多結晶シリ
コンからなる制御ゲート１０４及びフィールド酸化膜１
０２上に位置し、該制御ゲート１９４と分離されている
多結晶シリコン島領域１０５を形成した。ひきつづき、
９００〜ｉ　ｏｏｏ℃の酸化雰囲気中で熱酸化し、前記
制御ゲート１０４及び多結晶シリコン島領域１０５の周
囲に厚さ５００人の酸化膜１０６を形成した（第２図図
示）。この時、制御ゲート１０４と多結晶シリコン島領
域１０５とはフィールド酸化膜１０２上の一部において
、０．８μｍの間隔を持って近接して形成されている。

次いで、フォトレジストパターン（図示せず）をマスク
として多結晶シリコン島領域１０５の左側端（図中のＸ
部）を酸化膜１０６と共にエツチング除去して同多結晶
シリコン島領域１０５の端面の一部を露出させた（第３
図図示）。

次いで、再び、酸化雰囲気中で熱酸化し、露出した多結
晶シリコン島領域１０５の端面（第３図のＸ部）に厚さ
１００人程度の酸化薄膜１０７を形成した後、全面にＬ
ＰＣＶＤ法によりｎ型又はｎ型不純物をドープした多結
晶シリコン膜１０８を堆積させた（第４図図示）。この
時、多結晶シリコン膜１０８の膜厚は、前記制御ゲート
１０４と多結晶シリコン島領域１０５間の間隔の１／２
以上（例えば４５００人）に設定した。つづいて、異方
性エツチング法、例えばリアクティブイオンエツチング
法（ＲＩＥ法）を用いて多結晶シリコン膜１０８をその
膜厚弁エツチング除去した。この工程において、制御グ
ー１〜１０４及び多結晶シリコン島領域１０５の周囲は
実効的に高さ方向の膜厚が厚いため、それらの周囲に多
結晶シリコン＊１０８−が残存した（第５図図示）。こ
の時、制御ゲート１０４と多結晶シリコン島領域１０５
との間隔は、少なくともその一部が０．８μｍ程度であ
り、その間隔は同箇所に堆積された多結晶シリコン膜１
０８の厚さの２倍より狭いため、残存多結晶シリコン膜
１０８′で埋めつくされる。

ひきつづき、写真蝕刻法により形成したフォトレジスト
パターン（図示せず）をマスクとして残存多結晶シリコ
ン膜１０８−を選択的にエツチング除去し、制御ゲート
１０４の長手方向に沿う一側面に酸化膜１０６を介して
配置される浮遊ゲート１０９を形成したく第６図図示）
。この時、浮遊ゲート１０９の一端部はフィールド酸化
膜１０２上に延在し、一部が酸化Ｎ膜１０７を介して多
結晶シリコン島領域１０５に接触している。

次いで、９００〜１０００℃の酸化雰囲気中で熱酸化し
、浮遊ゲート１０９の周囲に厚さ５００人の酸化膜１１
０を形成した後、フィールド酸化膜１０２．制御ゲート
１０／Ｉ及び浮遊ゲート１０９をマスクとしてｎ型不純
物、例えば砒素を打込みエネルギー５０ｋｅｙ、打込み
ドーズ聞１×１０１５ｃｍ′２の条件でイオン注入した
（第７図図示）。つづいて、熱処理を施してイオン注入
した砒素を活性化してｎ＋型型数散層１１１１１２を形
成した。ひきつづき、全面にＣＶＤ法により５ｉ０２膜
１１３を堆積し、コンタクトホール１１４を開孔した後
、へρ膜の蒸着、パターニングを行って前記ｎ＋型型数
散層１１．１１２及び多結晶シリコン島領域１０５と夫
々コンタクトホール１１４を通して接続するＡλ電極１
１５〜１１７を形成し、ＥＥＰＲＯＭのメモリセルを製
造した（第８図図示）。

しかして、本発明のＥＥＰＲＯＭのメモリセルは第８図
に示す如くフィールド酸化膜１０２で分離されたｐ型シ
リコン基板１０１の島状領域表面にソース又はドレイン
領域となるｎ＋＋拡散領域１１１．１１２が互いに分離
して設けられ、これらｎ＋＋拡散領域１１１．１１２の
間の基板１０１領域（チャンネル領域）上に酸化膜１０
３を介して制御ゲート１０４及び浮遊ゲート１０９を設
けると共に、これら制御グーｈ　１０４及び浮遊ゲート
１０９の間に酸化膜１０５を介在して互いに絶縁した構
造になっている。また、浮遊ゲート１０９の一端側は、
フィールド酸化膜１０２上に延出し、その一部が多結晶
シリコン島領域１０５と酸化薄膜１０７を介して接触し
ている。

このような構成のメモリセルにおいて、制御ゲート１０
４とＡｆｌ電極１１７（多結晶シリコン島領域１０５）
との間に高電圧、例えば２０Ｖ程度の電圧を印加するこ
とにより、絶縁薄膜１０７を通して浮遊ゲート１０９と
多結晶シリコン島領域１０５との間に１ヘンネル電流が
流れ、その結果、浮遊ゲート１０９に対して電荷の注入
、排出が行われる。この際、基板１０１、ｎ＋＋拡散領
域１１１．１１２は制御ゲート１０４ど同電位であるこ
とが望ましい。

情報の読み出しを行う場合には、一方のｎ＋＋拡散領域
１１１をソース領域、他方のｎ型領域１１２をドレイン
領域として使用する。即ち、電極１１５をソース電極、
電極１１６をドレイン電極とし、ソース、ドレイン間に
適当な電位差（例えば５Ｖ）を印加した上で制御グーｉ
〜１０４に適当な電圧（例えば＋５Ｖ）を印加して「１
」の情報の書込まれたセルと「０」の情報が書込まれた
セルの特性の差、例えば閾値電圧ＶＴ８を調べることに
より情報が読み出される。この場合についても、ソース
、ドレイン間の電界は集中的にトレイン領域つまりｎ＋
＋拡散領域１１２近傍で強くなるため、この部分でホッ
トキャリアの発生が起こる場合がある。しかしながら、
かかる場合にはホットキャリアの発生する部分の近傍に
浮遊ゲートが存在しないため、発生したキャリアは浮遊
ゲートに注入されず、その結果、情報の誤書込みを防止
することができる。

また、上述した構成のメモリセルにおいては、次のよう
にして浮遊ゲート中に電荷を注入することもできる。ま
ず、一方のｎ＋＋拡散領域１１１をドレイン領域、他方
のｎ＋＋拡散領域１１２をソース領域として使用する。

即ち、電極１１５をトレイン電極、電極１１６をソース
電極とし、ドレイン電極１１５及び制御グー１〜１０４
の両方に高電圧を印加する。この時、チャンネル領域に
おける電位はソース、つまりｎ＋＋拡散領域１１２の電
位と等しいか、もしくは極めて近い値の電位となるため
、ソース、ドレイン間の電荷は集中的にトレイン領域、
つまりｎ＋＋拡散領域１１１近傍のチャンネル領域で強
くなり、この部分でインパクトアイオニゼーションによ
るホットキャリア（エレクトロン・ホール対）の発生及
び浮遊ゲート１０９へのエレクトロンの注入が起こる。

上述したように本発明の構造のメモリセルにおいては、
情報読み出し時に誤書込みの起こる恐れがないため、チ
ャンネル長を充分に短くすることができると共に、情報
の読み出し時に印加する電源電圧を高くしておくことが
可能であり、その結果メモリセルからの情報の読み出し
速度を早くすることができる。

また、上記構成のメモリセルでは、浮遊ゲート１０９に
対する電荷の注入、排出を行なう場合のトンネル電流の
通り道となる酸化薄膜１０７が７イールド酸化膜１０２
の領域に位置し、ドレイン領域、つまり基板１０１上に
形成されていないので、前記酸化薄膜１０７とゲート酸
化膜１０３は全く独立に形成できる。その結果、従来法
のようにゲート酸化膜の一部を除去するという工程は必
要なくなり、しかもドレイン領域の延在部を形成するた
めに必要であったｎ＋型拡散領域の形成工程も不要とな
る。従って、本発明方法によれば従来法に比べて極めて
簡単な工程により上述した効果を有するＥＥＰＲＯＭの
メモリセルを製造できる。

なお、上記実施例では制御ゲート、島領域及び浮遊ゲー
トをｎ型又はｐ型不純物をドープした多結晶シリコンか
ら形成したが、これに限定されない。例えばモリブテン
、タングステン、チタン、タンタル等の高融点金属の硅
化物から形成してもよい。

上記実施例では、第７図の工程において浮遊ゲート１０
９の周囲を酸化した後、イオン注入を行なっているが、
この工程は、先にイオン注入を行なった後浮遊グー１−
の周囲に酸化膜を形成してもよい。このような方法を採
用づることにより、前記酸化のための熱処理とイオン注
入された不純物を活性化するための熱処理とを兼用する
ことが可能となる。

上記実施例においては、制御ゲート１０４と多結晶シリ
コン島領域１０５とを同一導電物質、同一工程により形
成したが、これに限定されず、これら制御ゲートと島領
域とを別の導電物質により形成することも可能である。

但し、実施例の方法を採用すると、それら制御ゲートと
島領域との間隔を精度よく保障することができる利点を
有する。

上記実施例では、第２図の工程において制御ゲート１０
４と多結晶シリコン島領域１０５の周囲に同一工程によ
り酸化膜１０６を形成した。しかしながら、多結晶シリ
コン島領域１０５周囲の酸化膜は制御ゲート１０４周囲
の酸化膜より厚く形成することが望ましい。これは、制
御ゲート１０４と浮遊ゲート１０９間に形成される容量
が、多結晶シリコン島領域１０５と浮遊グーｈ　１０９
との間の形成される容量よりもできる限り大きい方が望
ましいからである。こうした構造にするためには、第２
図の工程の後、耐酸化性マスクとなる物質、例えば窒化
シリコン膜等により制御ゲート１０４周囲を被覆し、ひ
きつづいて酸化を行なうか、もしくは制御ゲート周囲の
酸化膜１０６のみをエツチング除去し、再度、全面に酸
化処理を施すといった方法を採用できる。

また、本発明の半導体装置は上記実施例に示す構造のも
のに限定されない。例えば、以下に説明する第９図又は
第１０図に示す構造にしてもよい。

即ち、第９図のメモリセルは情報読み出し時にドレイン
となる拡散領域１１２を高濃度の領域１１２１と低濃度
の領域１１２２との２つのの領域で形成し、このうち低
濃度の領域１１２２がチャンネル領域と接するように構
成されている。かかる構成のメモリセルにおいて、情報
の読み出しを行なう場合には電極１１５をソース電極、
電極１１６をドレイン電極とし、ソース、ドレイン間に
適当な電位差を印加した上で制御ゲート１０４に電圧を
印加する。この時、ドレイン領域となる拡散領域１１２
のうち、チャンネル領域と接している部分が不純物′ａ
度の低い領域１１２２で構成されているので、ソース、
トレイン間に印加される電圧の一部をこの部分で受は持
つことができる。

従って、第９図に示すメモリセルでは、情報の読み出し
時におけるドレイン領域近傍でのホットキャリアの発生
をより効果的に抑制することができ、誤書込みを有効に
防止できる。

第１０図のメモリセルは、前述した第８図図示のｎ＋型
拡散領域１１１に隣接するように基板１０１と同導電型
でこれよりも不純物濃度の高いｐ＋型拡散領域１１８を
設けたものであり、特にチャンネル領域にホットキャリ
アを発生させて浮遊ゲートに電荷を注入しようとする方
式を採用した場合に適する構造で浮遊ゲート１０９に注
入される電荷の注入効率を高めるようにしたものである
。即ち、かかる構成にすることによって、ｎ＋型拡散領
域１１１をドレイン領域、ｎ＋型拡散領域１１２をソー
ス領域として用いて情報「０」を書込む場合、新たに設
けたｐ＋型拡散領域１１８の部分に電界が集中し易くな
りこの部分でインバク１〜アイオニゼーシヨンが起き易
くなって書込み効率が高められる。一方、ｎ＋型拡散領
域１１１をソース領域、ｎ＋型拡散領域１１２をドレイ
ン領域として用いる情報の読み出し時には、上記ｐ＋型
拡散領域は１１８はソース領域となるｎ＋型拡散領域１
１１に隣接しているので、その存在は読み出し特性にほ
とんど影響せず、しかも誤書込みを起こす恐れもない。

また、第１１図に示すように多結晶シリコン島領［１０
５と接しているＡｆｌ電極１１７をｎ１型拡散領域１１
２と接続しているＡｆｉ電極１１６と一〜体化して、多
結晶シリコン島領域１０５の電位がｎ１型拡散領域１１
２と同電位となるような構造にしてもよい。かかる第１
１図図示のメモリセルでは、浮遊グーｔ−ｉ　０９に対
する電荷の注入、排出が制御ゲート１０４とｎ＋型拡散
領域１１２の間に印加される高電圧によって行われる。

この場合、多結晶シリコン島領域１０５と接しているＡ
ρ電極１１７をＡｆｌ電極１１６の代わりにｎ＋型拡散
領域１１１と接続しているＡｆｆｉ電極１１５と一体化
して、多結晶シリコン島領域１０５の電位がｎ１型拡散
領域１１１と同電位となるような構造にしてもよい。

更に、上記各実施例ではメモリセルとしてｎチャンネル
の場合について説明したが、これに限定されず、ｐチャ
ンネルのものでも同様な効果を得ることができる。

〔発明の効果〕

以上詳述した如く、本発明によれば高集積化に伴ってチ
ャンネル長が短くなっても、情報のＦＪ１込みの防止及
び情報の読み出し速度の向上を達成したＥＥＰＲＯＭ等
の半導体Ｍｌ、並びにかがるＥＥＰＲＯＭ等の半導体装
置を著しく簡単な工程により製造し得る方法を提供でき
る。

【図面の簡単な説明】

第１図〜第８図は本発明の実施例におけるを示すＥＥＰ
ＲＯＭのメモリセルの断面図、第１１図は本発明の更に
伯の実施例を示す ＥＥＰＲＯＭのメモリセルの平面図、第１２図は従来の
ＥＥＰＲＯＭのメモリセルを示す断面図である。 １０１・・・ｐ型シリコン基板、１０２・・・フィール
ド酸化膜、１０３・・・酸化膜、１０４・・・制御ゲー
ト、１０５・・・多結晶シリコン島領域、１０７・・・
酸化薄膜、１０９−・・浮遊ゲート、１１１．１１２・
　ｎ”型拡散領域、１１３・・・５ｉ０２膜、１１５〜
１１７・・・Ａρ電極、１１８・・・ｐ＋型拡散領域。 出願人代理人　弁理士　鈴江武彦 第９図 第１０図 第１１図 第１２図

Claims (4)

【特許請求の範囲】
1. （１）、半導体基体の表面領域に設けられ、素子領域を
   島状に分離するためのフィールド領域と、前記素子領域
   表面に互いに分離して設けられ、夫々ソース或いはドレ
   イン領域となる第１、第２領域と、これら第１、第２領
   域間のチャンネル領域上に絶縁膜を介して設けられた浮
   遊ゲート及び制御ゲートを具備し、前記浮遊ゲートを前
   記第１領域近傍に位置する前記制御ゲート側面の前記チ
   ャンネル領域上に偏在して配置すると共に、該浮遊ゲー
   トと制御ゲートの間に絶縁膜を介在させ、かつ前記フィ
   ールド領域上に前記浮遊ゲートと絶縁薄膜を介して接触
   する導電物質からなる島領域を設けたことを特徴とする
   半導体装置。
2. （２）、フィールド領域上に設けられた島領域が第１領
   域又は第２領域と同電位となるように接続されているこ
   とを特徴とする特許請求の範囲第１項記載の半導体装置
   。
3. （３）、半導体基体の表面領域にフィールド領域を選択
   的に形成すると共に、該半導体基体表面にフィールド領
   域で分離された島状の素子領域を形成する工程と、一部
   が前記フィールド領域上に延在し、かつ前記素子領域に
   絶縁膜を介して配置される制御ゲートを形成する工程と
   、この制御ゲートの近傍に位置するフィールド領域上に
   導電物質からなる島領域を形成する工程と、前記制御ゲ
   ート及び前記島領域の周囲に絶縁膜を形成する工程と、
   前記島領域の少なくとも一端側面を露出させる工程と、
   前記島領域の露出した側面に絶縁薄膜を形成する工程と
   、全面に前記制御ゲートと島領域の最短間隔の１／２よ
   り厚い膜厚の導電性膜を被覆する工程と、この導電性膜
   を異方性エッチング法及び通常のエッチング法を使用し
   て順次除去し、前記制御ゲートに沿つた一部に導電性物
   質を残存させて浮遊ゲートを形成する工程と、この浮遊
   ゲートの周囲に絶縁膜を形成する工程と、前記浮遊ゲー
   ト周囲に絶縁膜を形成する前又は後に前記制御ゲート及
   び浮遊ゲートをマスクとして不純物を前記半導体基体の
   素子領域表示にドーピングしてソース或いはドレイン領
   域となる第１、第２領域を形成する工程とを具備したこ
   とを特徴とする半導体装置の製造方法。
4. （４）、制御ゲートと島領域とを同一の導電物質膜を出
   発材料とし、この導電物質膜をパターニングする同一工
   程により形成することを特徴とする特許請求の範囲第３
   項記載の半導体装置の製造方法。