CN100590878C - 半导体存储器件及其制造方法 - Google Patents

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Abstract

本发明提供一种具有电可擦写的非易失性存储器的半导体存储器件及其制造方法。该半导体存储器件包括：半导体衬底、元件隔离层、MOSFET和MOS电容，其中，MOSFET具有：形成在SOI层上的栅极绝缘膜；形成在栅极绝缘膜上的浮置栅电极；形成于浮置栅电极两侧的上述SOI层的源极层和漏极层；形成在源极层与漏极层之间的沟道区域；形成于源极层与沟道区域的交界面附近的源极层、与沟道区域相接、且高浓度扩散了与扩散在沟道区域中的杂质相同类型的杂质的高浓度扩散层；以及覆盖高浓度扩散层和源极层的硅化物层；MOS电容在SOI层具有高浓度扩散了与源极层相同类型的杂质的电容电极，MOS电容的电容电极隔着栅极绝缘膜相对配置在MOSFET的浮置栅电极的端部。

Description

半导体存储器件及其制造方法
技术领域
本发明涉及具有电可擦写的非易失性存储器的半导体存储器件及其制造方法。
背景技术
以往的半导体存储器件，将选择晶体管与浮置栅极晶体管串联连接，在形成于块状衬底的高浓度N型扩散区域上，隔着薄的隧道氧化膜，电容耦合该浮置栅极晶体管的浮置栅电极，由此形成单层多晶闪速EEPROM(Electrically erasable and Programmable Read OnlyMemory)，通过把电压施加在浮置栅极晶体管的控制线上，并使其源极层接地，来擦除存储元件的数据(例如参照专利文献1)。
另外，把闪速存储单元构成为利用一个浮置栅电极串联连接分别形成于P阱层和N阱层的2个晶体管，该P阱层和N阱层形成于块状衬底，在擦除动作中，通过使控制栅电极和漏极层接地，对源极层施加7V电压，从浮置栅电极利用隧道电流吸出电子，降低闪速存储器的阈值电压，在写入动作中，使漏极层接地，对控制栅极和源极层施加5V电压，向浮置栅电极注入热电子，来提高闪速存储器的阈值电压，根据该阈值电压的大小，读出所存储的数据(例如参照专利文献2)。
[专利文献1]日本特表2003-501806号公报(主要是第8页0015段-0016段，图2、图4)
[专利文献2]日本特开2001-229690号公报(第5页0011段-第6页0021段，图1)
但是，在上述的以往技术中，由于都是在块状衬底上形成单层多晶闪速EEPROM或闪速存储器，所以源极-漏极之间的耐压高，可进行上述那样的写入动作，但是，在把由薄膜硅构成的SOI(绝缘体上硅：SiliconOn Insulator)层层叠在埋入氧化膜上的完全耗尽型的SOI构造的半导体存储器件中，难以充分地确保形成在SOI层上的MOSFET(MOSField Effect Transistor)的源极-漏极之间的耐压，从而不能通过栅极氧化膜向浮置栅电极注入电荷，如果在SOI构造的半导体存储器件中形成电可擦写的非易失性存储器，则存在着不能进行写入动作的问题。
发明内容
本发明就是鉴于上述的问题而做出的，其目的是提供一种在SOI构造的半导体存储器件中形成电可擦写的非易失性存储器的技术。
为了解决上述问题，本发明的半导体存储器件包括：由支撑衬底、形成在该支撑衬底上的埋入氧化膜、和形成在该埋入氧化膜上的SOI层形成的半导体衬底；使设定于该半导体衬底的晶体管形成区域和电容形成区域的上述SOI层之间绝缘隔离的元件隔离层；形成在上述晶体管形成区域的SOI层上的MOSFET；和形成在上述电容形成区域的SOI层上的MOS电容；其特征在于，上述MOSFET具有：形成在上述SOI层上的栅极绝缘膜；形成在该栅极绝缘膜上的浮置栅电极；形成于该浮置栅电极两侧的上述SOI层的源极层和漏极层；形成在该源极层与漏极层之间的沟道区域；形成于上述源极层与上述沟道区域的交界面附近的源极层、与上述沟道区域相接、且高浓度扩散了与扩散在该沟道区域中的杂质相同类型的杂质的高浓度扩散层；以及覆盖该高浓度扩散层和上述源极层的硅化物层；上述MOS电容在上述SOI层具有高浓度扩散了与上述源极层相同类型的杂质的电容电极，该MOS电容的电容电极隔着上述栅极绝缘膜相对配置在上述MOSFET的浮置栅电极的端部。
由此，对于本发明而言，使通过硅化物层并经由高浓度扩散层与沟道区域电连接的源极层或漏极层为开路状态，可改变MOSFET的静电电容，利用与MOS电容的电容耦合，能够进行针对浮置栅电极的电荷注入或电荷吸出，而与源极-漏极之间的耐压无关，从而可获得即使在使用了源极-漏极之间耐压低的SOI构造的MOSFET的半导体存储器件中，也能够形成可靠性高的电可擦写非易失性存储器的效果。
附图说明
图1是表示实施例1半导体存储器件的上面的说明图。
图2是表示沿着图1的A-A剖面线的剖面的说明图。
图3是表示沿着图1的B-B剖面线的剖面的说明图。
图4是表示实施例1的SOI层上的区域的设定状态的说明图。
图5是表示实施例1的半导体存储器件的制造方法的说明图。
图6是表示实施例1的存储元件的擦除动作的说明图。
图7是表示实施例1的存储单元的写入动作的说明图。
图8是表示实施例2的MOS电容的剖面的说明图。
图9是表示实施例2的半导体存储器件的制造方法的说明图。
图10是表示实施例2的半导体存储器件的制造方法的说明图。
图中：1-半导体衬底；2-支撑衬底；3-埋入氧化膜；4-SOI层；5-电容形成区域；6-晶体管形成区域；7-元件隔离区域；8-nMOS元件(MOSFET)；9-MOS电容；10-存储元件形成区域；11-存储元件；12-栅极绝缘膜；12a-氧化硅膜；13-浮置栅电极；13a-多晶硅膜；14-绝缘膜；16-源极层；17-漏极层；18-沟道区域；19-P+扩散层(高浓度扩散层)；21-电容电极；22-硅化物层；25-第1层间绝缘膜；26-第2层间绝缘膜；28-接触插塞；29-接触孔；31-源极线(SL)；32-转接布线；33-字线(WL)；35-通孔插塞；36-通孔；37-位线(BL)；38-元件隔离层；41-抗蚀剂掩模；51-突起部；52-斜面；53-相对部；54-垫氧化膜；55-硅氮化膜；57-电容槽
具体实施方式
下面，参照附图，对本发明的半导体存储器件及其制造方法的实施例进行说明。
[实施例1]
图1是表示实施例1的半导体存储器件的上面的说明图，图2是表示沿着图1的A-A剖面线的剖面的说明图，图3是表示沿着图1的B-B剖面线的剖面的说明图，图4是表示实施例1的SOI层上的区域的设定状态的说明图，图5是表示实施例1的半导体存储器件的制造方法的说明图，图6是表示实施例1的存储元件的擦除动作的说明图，图7是表示实施例1的存储元件的写入动作的说明图。
另外，图1表示去除了第1和第2层间绝缘膜的状态。
在图1、图2、图3中，1是半导体衬底，是SOI构造的衬底，由以下部分形成：由硅(Si)构成的支撑衬底2、由形成在支撑衬底2上的膜厚
Figure C20071007938500101
(埃)左右的氧化硅(SiO2)构成的BOX(Buried Oxide)氧化膜3、和由形成在埋入氧化膜3上的膜厚
Figure C20071007938500102
左右的单晶硅构成的作为硅衬底区域的SOI层4。
在本实施例的SOI层4上，如图4所示，设定有用于形成MOS(MetalOxide Semiconductor)电容9(后述)的电容形成区域5、用于MOSFET的晶体管形成区域6、以及用于形成包围电容形成区域5和晶体管形成区域6的各自周围，使相邻的区域彼此之间绝缘隔离的元件隔离层38(后述)的元件隔离区域7。
在本实施例的晶体管形成区域6中，分别形成有作为MOSFET的一种的nMOS元件8，在电容形成区域5中分别形成有MOS电容9，把形成在一个晶体管形成区域6中的nMOS元件8与形成在其附近的一个电容形成区域5中的MOS电容9串联组合，在图1、图4中的粗双点划线所示的存储元件形成区域10中形成一个存储元件11，起到电可擦写的1比特的非易失性存储器的作用。
12是栅极绝缘膜，如图2、图3所示，是形成在SOI层4上的nMOS元件8和MOS电容9公用的由氧化硅等绝缘材料构成的膜厚
Figure C20071007938500103
左右的绝缘膜。
13是浮置栅电极，是隔着栅极绝缘膜12，与电容形成区域5和晶体管形成区域6的SOI层4相对配置的由多晶硅等构成的电极，如图1所示，配置成把晶体管形成区域6从其中央部分成两部分，并覆盖电容形成区域5上的晶体管形成区域6侧的一部分，起到nMOS元件8和MOS电容9公用的栅电极的作用，并且在其侧面形成有由氧化硅等绝缘材料构成的绝缘膜14，形成利用栅极绝缘膜12和绝缘膜14等使之与外部电绝缘的浮置状态。
在晶体管形成区域6的SOI层4的浮置栅电极13的两侧，形成有扩散了浓度比较高的砷(As)等N型杂质(例如1×1018离子/cm3以上)的作为第1扩散层的源极层16(N+)、和作为第2扩散层的漏极层17(N+)，被夹在该源极层16和漏极层17之间的浮置栅电极13下的扩散了浓度比较低的硼(B)等P型杂质的SOI层4的区域(P-)，起到nMOS元件8的沟道区域18(第3扩散层)的作用。
19是作为高浓度扩散层的P+扩散层，是通过向源极层16与沟道区域18的交界面附近的源极层16，沿着交界面，以栅极宽度(在图1中用E表示，在图2中用Lg表示的栅极长度的正交方向的SOI层4的长度。)的1/5左右的长度，且以比较高的浓度(例如1×1020离子/cm3以上)扩散与扩散到沟道区域18中的杂质相同类型的杂质(在本实施例中是P型)，并且与沟道区域18直接相接而形成的，其具有电连接源极层16和沟道区域18的功能。
21是电容电极，如图3所示，是通过向电容形成区域5的SOI层4，以比较高的浓度(例如1×1018离子/cm3以上)扩散与源极层16相同类型的杂质(在本实施例中是N型)，而形成的扩散层(在本实施例中是N+)，其nMOS元件8侧的一部分区域隔着栅极绝缘膜12相对配置在浮置栅电极13的端部。
22是硅化物层，是由利用退火处理使钴(Co)等硅化物材料与硅化合而形成的化合物构成的具有导电性的层，其形成在电容电极21上、漏极层17上、以及源极层16和P+扩散层19上。
利用覆盖在该源极层16和P+扩散层19上的硅化物层22，使源极层16与P+扩散层19电连接，并且使源极层16与扩散了与P+扩散层19相同类型的杂质的沟道区域18连接。
在本实施例中，对于在MOS电容9的电容电极21与浮置栅电极13之间的静电电容C1(称为MOS电容的静电电容C1，参照图6)，nMOS元件8的源极层16和通过硅化物层22、P+扩散层19与其连接的沟道区域18与浮置栅电极13之间的静电电容C2(称为源极层侧的静电电容C2，参照图6)，以及nMOS元件8的漏极层17与浮置栅电极13之间的静电电容C3(称为漏极层侧的静电电容C3。参照图7)而言，通过调节MOSFET面积(称为源极层16及沟道区域18与浮置栅电极13的相对面积，或漏极层17与浮置栅电极13的相对面积。)或者栅极宽度E，设定为C3＜C1＜C2。
在这种情况下，最好把静电电容C1与C3的关系设定为C3＜＜C1。
25是第1层间绝缘膜，是覆盖了形成在SOI层4上的nMOS元件8和MOS电容9的由氧化硅等绝缘材料构成的绝缘膜。
26是第2层间绝缘膜，是覆盖在形成于SOI层4上的第1层间绝缘膜25上的由氧化硅等绝缘材料构成的绝缘膜。
28是接触插塞，是在接触孔29内分别填埋钨(W)等导电材料而形成的插塞，该接触孔29作为贯穿第1层间绝缘膜25而到达nMOS元件8的源极层16、nMOS元件8的漏极层17和MOS电容9的电容电极21上的硅化物层22的通孔而形成开口。
通过硅化物层22与nMOS元件8的源极层16和P+扩散层19连接的接触插塞28，如图2所示，与形成在第1层间绝缘膜25上的作为第1控制线的源极线31(SL)电连接，通过硅化物层22与nMOS元件8的漏极层17连接的接触插塞28与形成在第1层间绝缘膜25上的转接布线32电连接，通过硅化物层22与MOS电容9的电容电极21连接的接触插塞28，如图3所示，与形成在第1层间绝缘膜25上的作为第3控制线的字线33(WL)电连接。
35是通孔插塞，是在通孔36内填埋钨(W)等导电材料而形成的插塞，该通孔36作为贯穿第2层间绝缘膜26而到达形成在第1层间绝缘膜25上的转接布线32的通孔而形成开口。
与转接布线32连接的通孔插塞35与形成在第2层间绝缘膜26上的作为第2控制线的位线37(BL)电连接。由此，nMOS元件8的漏极层17与位线37电连接。
本实施例的源极线31、转接布线32、字线33、位线37采用铝(Al)或铜(Cu)等导电性良好的布线材料形成。
38是元件隔离层，是用氧化硅等绝缘材料，作为到达埋入氧化膜3的绝缘层而形成于元件隔离区域7的SOI层4，起到使SOI层4的相邻的电容形成区域5彼此之间、电容形成区域5与晶体管形成区域6之间电绝缘隔离的作用。
本实施例的存储元件11形成为与邻接的存储元件11线对称，分别与源极线31、转接布线32、字线33、位线37连接的接触插塞28，兼用做邻接的存储元件11的各接触插塞28。
在图5中，41是抗蚀剂掩模，是采用光刻法对涂敷在半导体衬底1上的正型或负型抗蚀剂膜进行曝光和显影处理而形成的掩模部件，起到本实施例的蚀刻或离子注入中的掩模的作用。
下面，按照图5中用P表示的工序，对本实施例的半导体存储器件的制造方法进行说明。
另外，在图5中，各个工序的右侧表示用与图2同样的剖面表示的图2的右侧所示的nMOS元件8的制造方法，左侧表示用与图3同样的剖面表示的MOS电容9的制造方法。
P1，准备半导体衬底1，在该半导体衬底1的支撑衬底2上隔着埋入氧化膜3层叠有扩散了浓度比较低的P型杂质(P-)的SOI层4，在该SOI层4，设定了电容形成区域5、晶体管形成区域6以及包围在它们周围的元件隔离区域7；在SOI层4的元件隔离区域7中，在晶体管形成区域6与电容形成区域5之间，采用STI(浅槽隔离：Shallow TrenchIsolation)法、或LOCOS(硅局部氧化法：Local Oxidation Of Silicon)法形成到达埋入氧化膜3的元件隔离层38。
P2，采用热氧化法或CVD(化学气相淀积：Chemical VaporDeposition)法形成用于形成栅极绝缘膜12的由氧化硅构成的氧化硅膜12a，在氧化硅膜12a上，采用CVD法淀积用于形成浮置栅电极13的多晶硅膜13a。
P3，采用光刻法在多晶硅膜13a上形成覆盖浮置栅电极13的形成区域的抗蚀剂掩模41(未图示)，通过干式蚀刻等对露出的多晶硅膜和氧化硅膜12a进行蚀刻，露出SOI层4，形成把晶体管形成区域6的SOI层4分成两部分、且覆盖电容形成区域5的SOI层4上的一部分、并且隔着栅极绝缘膜12与各个SOI层4相对的浮置栅电极13，在除去上述抗蚀剂掩模41后，采用热氧化法或CVD法在浮置栅电极13和SOI层4上等形成氧化硅膜，通过进行各向异性蚀刻，对SOI层4上的整个面进行蚀刻，露出浮置栅电极13的上面以及SOI层4的上面，在浮置栅电极13的侧面形成绝缘膜14。
然后，采用光刻法形成具有开口部的抗蚀剂掩模41，该开口部露出了电容形成区域7的SOI层4、形成晶体管形成区域6的nMOS元件8的漏极层17的区域的SOI层4、以及形成源极层16的区域的除了形成与浮置栅电极13邻接的P+扩散层19的区域以外的SOI层4，把抗蚀剂掩模41作为掩模，通过对各个SOI层4离子注入高浓度N型杂质，在浮置栅电极13两侧的SOI层4形成源极层16和漏极层17，并且在电容形成区域5的SOI层4形成电容电极21。
由此，在夹在源极层16与漏极层17之间的浮置栅电极13下形成沟道区域18，在电容电极21的未被浮置栅电极13覆盖的区域注入高浓度N型杂质。
P4，除去在N型杂质的注入中所使用的抗蚀剂掩模41，采用光刻法在晶体管形成区域6的SOI层4上，形成具有开口部的抗蚀剂掩模41(未图示)，该开口部露出了形成nMOS元件8的源极层16的区域的与浮置栅电极13邻接的部位，即，源极层16和沟道区域18的交界面附近的与沟道区域18邻接的源极层16的端部的SOI层4的一部分，把抗蚀剂掩模41作为掩模，向SOI层4注入高浓度P型杂质，在源极层16中形成P+扩散层19。
除去上述的抗蚀剂掩模41，采用溅射法在整个面上，即、在浮置栅电极13、绝缘膜14、包括P+扩散层19的源极层16、漏极层17、电容电极21、和元件隔离层38上形成硅化物材料层，通过进行包括500℃的退火处理的硅化物处理，使包括P+扩散层19的源极层16、漏极层17、以及电容电极21上的硅化物材料层硅化物化而形成覆盖上述各个扩散层的硅化物层22。此时的硅化物处理是指从实施退火处理到除去不需要的硅化物材料层的处理。
由此，在源极层16和P+扩散层19上形成硅化物层22，从而使源极层16与P+扩散层19电连接。
P5，在上述那样形成的包含nMOS元件8、MOS电容9以及元件隔离层38的SOI层4上，采用CVD法形成厚膜的氧化硅膜，并对其上面实施平坦化处理而形成第1层间绝缘膜25。
在形成了第1层间绝缘膜25之后，采用光刻法在第1层间绝缘膜25上形成具有开口部的抗蚀剂掩模41(未图示)，该开口部露出nMOS元件8的源极层16、nMOS元件8的漏极层17和MOS电容9的电容电极21上的接触孔29的形成区域的第1层间绝缘膜25，把抗蚀剂掩模41作为掩模，利用各向异性蚀刻，形成贯穿第1层间绝缘膜25而到达源极层16、漏极层17、电容电极21上的硅化物层22的接触孔29。
除去上述的抗蚀剂掩模41，采用溅射法等在接触孔29内填埋导电材料，形成接触插塞28，对其上面进行平坦化处理而露出第1层间绝缘膜25的上面。
然后，在第1层间绝缘膜25上采用溅射法等形成由布线材料构成的布线层，通过光刻、蚀刻，使布线层图形化，形成通过接触插塞28、硅化物层22与nMOS元件8的源极层16连接的源极线31(SL)，通过接触插塞28、硅化物层22与漏极层17连接的转接布线32，和通过接触插塞28、硅化物层22与MOS电容9的电容电极21连接的字线33(WL)。
然后，与工序P5同样地在第1层间绝缘膜25上形成第2层间绝缘膜26，并且在贯穿第2层间绝缘膜26而到达转接布线32的通孔36内填埋导电材料而形成通孔插塞35，在第2层间绝缘膜26上形成通过通孔插塞35、转接布线32和接触插塞与nMOS元件8的漏极层17连接的位线37，由此形成具有图1至图3所示的本实施例的存储元件11的半导体存储器件。
在擦除这样形成的存储元件11的数据时，如图6所示，使所有的存储元件11的与nMOS元件8的漏极层17连接的位线37(BL)为开路状态(是指不与任何地方电连接的状态、或高电阻状态。)，使与MOS电容9的电容电极21连接的字线33(WL)接地(GND：0V)，对与nMOS元件8的源极层16连接的源极线31(SL)施加10～15V的电压，该源极层16通过硅化物层22且经由P+扩散层19与沟道区域18连接。
此时，由于nMOS元件8的漏极层17为开路状态，所以nMOS元件8的静电电容只有源极层16侧的静电电容C2有效，由于MOS电容9的静电电容C1和nMOS元件8的静电电容C2设定为C1＜C2，所以施加在源极层16上的电压通过电容耦合，成为几乎全被施加到MOS电容9的栅极绝缘膜12上的状态，从而施加于该MOS电容9的电场升高，从电容电极21向成为浮置状态的浮置栅电极13流过FN(FowlerNordheim)隧道电流(称为FN电流)，浮置栅电极13被注入电子。
在这种情况下，nMOS元件8的浮置栅电极13与沟道区域18之间的电场因电容耦合而不高，所以在nMOS元件8的栅极绝缘膜12中不流过FN电流。
由此，电荷(在本实施例中是电子)被蓄积在浮置栅电极13中，nMOS元件8的阈值电压上升，使所有存储元件11的阈值电压成为高状态，即擦除状态。
此状态是在存储元件11中作为数据写入了“1”的状态，本实施例的擦除状态相当于在所有存储元件11中写入了数据“1”的状态。
在向存储元件11写入数据“0”时，确定写入数据的存储元件11，如图6所示，使该存储元件11的与nMOS元件8的源极层16连接的源极线31(SL)为开路状态，该源极层16通过硅化物层22并经由P+扩散层19与沟道区域18连接，对与MOS电容9的电容电极21连接的字线33(WL)施加-2～-3V的电压，对与nMOS元件8的漏极层17连接的位线37(BL)施加10～14V的电压。
此时，通过nMOS元件8的硅化物层22并经由P+扩散层19连接的沟道区域18和源极层16成为开路状态，所以nMOS元件8的静电电容只有漏极层17侧的静电电容C3有效，由于MOS电容9的静电电容C1和nMOS元件8的静电电容C3设定为C1＞C3，所以通过电容耦合，几乎所有的电压都被施加在nMOS元件8的漏极层17与浮置栅电极13之间，在其间流过FN电流，蓄积在成为浮置状态的浮置栅电极13中的电荷(在本实施例中是电子)从浮置栅电极13被吸引到漏极层17，成为在浮置栅电极13中不存在电荷的状态，从而使nMOS元件8的阈值电压降低。
另外，在使特定的存储元件11为数据“1”的情况下，只要对所特定的擦除状态的存储元件11进行上述的数据“0”的写入动作即可。
这样，在读出写入存储元件11中的数据时，向与MOS电容9的电容电极21连接的字线33(WL)施加2～3V的电压，向与nMOS元件8的漏极层17连接的位线37(BL)施加1V左右的电压。
在此情况下，在存储元件11为擦除状态、或写入了数据“1”的状态时，由于nMOS元件8的阈值电压升高，所以在与nMOS元件8的源极层16连接的源极线31(SL)中不流过漏极电流。在存储元件11中写入了数据“0”的状态时，由于nMOS元件8的阈值电压降低，所以在源极线31(SL)中流过漏极电流。
通过判定该漏极电流的有无，来进行读出写入存储元件11中的数据“1”或数据“0”的读出动作。
如上所述，本实施例的存储元件11，由于在擦除时或写入数据“0”时，使漏极层17或通过硅化物层22和P+扩散层19与沟道区域18连接的源极层16为开路状态，所以在nMOS元件8的源极层16与漏极层17之间不会被施加高电压。
另外，通过使漏极层17或源极层16为开路状态，使nMOS元件8的静电电容发生变化，能够利用基于此的电容耦合，进行浮置栅电极13的电子注入、或电子吸出，即使是使用了源极-漏极之间的耐压低的SOI构造的nMOS元件8的存储元件11，也可以获得可靠性高的电可擦写的非易失性存储器。
由此，能够在SOI构造的半导体存储器件中配置电可擦写的非易失性存储器，能够实现半导体存储器件的小型化和薄型化。
如以上说明的那样，本实施例通过在SOI构造的半导体衬底的SOI层形成利用元件隔离层绝缘隔离的nMOS元件和MOS电容，在形成于各自的SOI层的沟道区域和电容电极上设置隔着栅极绝缘膜相对的公共浮置栅电极，在nMOS元件的源极层与沟道区域的交界面附近的源极层中形成与沟道区域连接的P+扩散层，使其和源极层由硅化物层覆盖，能够使通过硅化物层并经由P+扩散层与沟道区域电连接的源极层、或漏极层为开路状态，来改变nMOS元件的静电电容，利用与MOS电容的电容耦合，能够进行针对浮置栅电极的电子注入或吸出，而与源极-漏极之间的耐压无关，即使在使用了源极-漏极之间的耐压低的SOI构造的nMOS元件的半导体存储器件中，也能够形成可靠性高的电可擦写的非易失性存储器。
由于将MOS电容的静电电容C1设定在静电电容C2与静电电容C3之间，因此，只要使漏极层为开路状态，即可通过电容耦合容易地从电容电极向浮置栅电极注入电子，并且只要使源极层为开路状态，即可通过电容耦合容易地从浮置栅电极吸出电子。其中，静电电容C2是nMOS元件的源极层和通过P+扩散层与其连接的沟道区域与浮置栅电极之间的电容，静电电容C3是漏极层与浮置栅电极之间的电容。
[实施例2]
图8是表示实施例2的MOS电容的剖面的说明图，图9、图10是表示实施例2的半导体存储器件的制造方法的说明图。
另外，图8表示沿着与上述实施例1的图3相同的剖面线的剖面。另外，对于与上述实施例1相同的部分标记相同的符号，并省略其说明。
在图8中，51是突起部，其形成在使高浓度N型杂质扩散于SOI层4而形成的电容电极21的浮置栅电极13侧的端部，并具有朝向埋入氧化膜3扩大的斜面52，其前端部隔着栅极绝缘膜12与浮置栅电极13的相对部53相对。
这样的突起部51，例如可以在采用LOCOS法以垫氧化膜54(参照图9)上的作为耐氧化膜的氮化硅膜55为掩模来氧化SOI层4，而形成元件隔离层38时，利用使元件隔离层38的前端侵入电容形成区域5的氮化硅膜55与SOI层4的交界部而形成的具有大致三角形截面形状的鸟嘴等来形成。
另外，可以在采用STI法形成用于形成元件隔离层38的隔离槽时，使用各向同性蚀刻在SOI层4的端部形成斜面52，把具有在隔离槽的侧壁上形成了斜面52的具有大致三角形截面形状的突起部51形成在SOI层4的端部。
57是电容槽，是挖掘形成于电容电极21的端部的突起部51和与突起部51邻接的区域的元件隔离层38，直到埋入氧化膜3，并进一步挖掘埋入氧化膜3，使得深度大于栅极绝缘膜12的膜厚，把底面形成在埋入氧化膜3内而形成的。其沿着电容电极21的端部的边的方向上的长度，比浮置栅电极13的栅极长度Lg方向上的长度长。
上述突起部51由于其前端部形成得较细，并且该前端部隔着栅极绝缘膜12与浮置栅电极13的相对部相对，所以在擦除动作时，具有容易使电场集中于MOS电容9的功能。
下面，按照图9、图10的PA所示的工序，对本实施例的半导体存储器件的制造方法进行说明。
另外，在图9、图10中，只表示MOS电容9的制造方法。
PA1(图9)，准备与工序P1同样的半导体衬底1，在其SOI层4上，采用热氧化法形成膜厚薄的垫氧化膜54，在垫氧化膜54上，采用CVD法形成膜厚比较厚的氮化硅膜55。
在这种情况下，设定于SOI层4的电容形成区域5和晶体管形成区域6，为了确保MOS电容9和nMOS元件8的有效面积，设定得比实施例1的情况宽与突起部51对应的量。
PA2(图9)，采用光刻法在氮化硅膜55上形成覆盖电容形成区域5和晶体管形成区域6、且露出元件隔离区域7的氮化硅膜55的抗蚀剂掩模41(未图示)，把其作为掩模，采用各向异性蚀刻对氮化硅膜55和垫氧化膜54进行蚀刻，露出SOI层4。
PA3(图9)，除去在工序PA2中形成的抗蚀剂掩模41，把露出的氮化硅膜55作为掩模，采用LOCOS法来氧化SOI层4，在晶体管形成区域6与电容形成区域5之间形成到达埋入氧化膜3的元件隔离层38。
此时，SOI层4的氮化硅膜55侧被氧化而形成鸟嘴，在SOI层4的浮置栅电极13侧的端部形成具有斜面52的突起部51。
PA4(图9)，通过使用了热磷酸(Hot-H3PO4)和氢氟酸(HF)的湿式蚀刻，除去氮化硅膜55和垫氧化膜54，露出SOI层4。
然后，通过光刻，形成具有开口部的抗蚀剂掩模41，该开口部露出形成在SOI层4的端部的突起部51、和与突起部51邻接的区域的元件隔离层38。
PA5(图9)，把在工序PA4中形成的抗蚀剂掩模41作为掩模，采用使用了氢氟酸等的湿式蚀刻对元件隔离层38和埋入氧化膜3进行蚀刻，形成在埋入氧化膜3内具有底面、露出了突起部51的电容槽57，然后，除去在工序PA4中形成的抗蚀剂掩模41。
PA6(图10)，在电容形成区域5和晶体管形成区域6的SOI层4和元件隔离层38上，以及在电容槽57的内面上，采用热氧化法或CVD法，形成用于形成栅极绝缘膜12的由氧化硅构成的氧化硅膜12a，在氧化硅膜12a上，采用CVD法形成用于形成浮置栅电极13的多晶硅膜13a。
由此，在后续工序中形成的浮置栅电极13上，形成隔着栅极绝缘膜12与突起部51的前端部相对的相对部。
关于之后的工序PA7(图10)～PA9(图10)的动作，由于与实施例1的工序P3(图5)～P5(图5)的动作相同，所以省略其说明。
关于在上述的电容电极21上形成了突起部51的存储元件11的擦除动作、写入动作、以及读出动作，由于与上述实施例1的情况相同，所以省略其说明。
在这种情况下的擦除动作中，在成为通过上述说明的电容耦合被施加在源极层16上的电压几乎都施加在MOS电容9的栅极绝缘膜12上的状态时，由于突起部51的前端部隔着栅极绝缘膜12与浮置栅电极13的相对部53相对，所以在该部位产生电场集中，对MOS电容9施加的电场变得更高，FN电流容易从电容电极21流向浮置栅电极13，从而能够更容易地进行向浮置栅电极13的电子注入。
在这种情况下，即使在nMOS元件8的源极层16上形成了突起部，由于其前端部并不是隔着栅极绝缘膜12与浮置栅电极13相对，所以不会产生电场集中，在nMOS元件8的栅极绝缘膜12中不会流过FN电流。
这种情况表示，即使在不能增大MOS电容9的静电电容C1与nMOS元件8的源极层16侧的静电电容C2的电容耦合(C1＜C2)的情况下，也能够向浮置栅电极注入电子，从而可提高存储元件11的静电电容C1、C2的设定自由度，实现更良好的存储元件11的动作。
另外，这种情况表示，即使降低施加给源极层16的电压，也能够向擦除动作中的浮置栅电极13注入电子，从而能够降低擦除时的电压，抑制存储元件11的发热。
另外，在上述工序PA2中，说明了通过各向异性蚀刻除去所有的垫氧化膜54，但也可以膜状保留全部或一部分垫氧化膜54。这样，能够把突起部51的截面形状形成为在埋入氧化膜3侧形成了厚度方向的平面的台形状，可改变因突起部51而产生的电场集中的程度，可在基于电容耦合的作用的基础上，增加基于突起部51的电场集中的作用，从而可增加用于在nMOS元件8侧的静电电容C2、C3之间设定MOS电容9的静电电容C1的自由度，更容易地进行SOI构造的存储元件11的擦除动作和写入动作的电压设定等。
如以上说明的那样，本实施例在获得与实施例1同样的效果的基础上，通过在电容电极的浮置栅电极侧的端部形成突起部，该突起部形成了朝向埋入氧化膜扩大的斜面，并使该突起部的前端部隔着栅极绝缘膜与浮置栅电极相对，在存储元件的擦除动作中，能够利用基于突起部的电场集中，使FN电流在低电场下流动，即使在不能增大MOS电容的静电电容C1与nMOS元件的源极侧的静电电容C2的电容耦合(C1＜C2)的情况下，也能够容易地向浮置栅电极注入电子，并且能够降低擦除时所需的电压。
另外，在本实施例的制造方法的说明中，说明了利用LOCOS法来形成突起部51，但也可以利用STI法来形成突起部51。
下面，按照SB所示的工序，对采用STI法的突起部51的形成进行说明。
工序SB1，准备与上述工序PA1同样地设定的半导体衬底1，与工序PA1同样地形成垫氧化膜54和作为阻挡氮化膜的氮化硅膜55。
工序SB2，与工序PA2同样地形成露出元件隔离区域7的氮化硅膜55的抗蚀剂掩模41，把其作为掩模，通过各向同性蚀刻，对氮化硅膜55和垫氧化膜54、SOI层4进行蚀刻，露出埋入氧化膜3，形成到达埋入氧化膜3的隔离槽。
此时，采用各向同性蚀刻，对SOI层4的上面侧进行蚀刻，形成斜面52，由斜面52构成隔离槽的侧壁，并且在SOI层4的端部形成具有斜面52的突起部51。
除去在工序SB3、工序PB2中形成的抗蚀剂掩模41，采用CVD法在氮化硅膜55上和隔离槽内淀积氧化硅，形成将隔离槽填埋得至少比SOI层4厚的氧化硅膜。
然后，采用CMP(化学机械研磨：Chemical Mechanical Polishing)法或机械研磨除去所淀积的氧化硅膜、氮化硅膜55、和垫氧化膜54，露出SOI层4，在晶体管形成区域6和电容形成区域5之间的元件隔离区域7形成元件隔离层38。
该状态与上述工序PA4中的通过湿式蚀刻除去氮化硅膜55和垫氧化膜54而露出了SOI层4的状态相同。
关于之后的动作，由于与上述工序PA4的后段以后的动作相同，所以省略其说明。
即使这样，也可以形成与使用了LOCOS法时相同的存储元件11。
在这种情况下，在把突起部51形成为台形状时，也可以在形成了必要的斜面52时，停止工序PB2中的各向同性蚀刻，之后通过各向异性蚀刻来形成隔离槽。
另外，在上述各个实施例中，说明了各个晶体管为nMOS元件的情况，但是，在使晶体管为pMOS元件、使电容电极和高浓度扩散层的杂质类型反转时，也一样。

Claims (14)

1.一种半导体存储器件，包括：
半导体衬底，由支撑衬底、形成在该支撑衬底上的埋入氧化膜、和形成在该埋入氧化膜上的SOI层形成；
元件隔离层，使设定于该半导体衬底的晶体管形成区域和电容形成区域的上述SOI层之间绝缘隔离；
MOSFET，形成在上述晶体管形成区域的SOI层上；和
MOS电容，形成在上述电容形成区域的SOI层上；
其特征在于，
上述MOSFET具有：
栅极绝缘膜，形成在上述SOI层上；
浮置栅电极，形成在该栅极绝缘膜上；
源极层和漏极层，形成于该浮置栅电极两侧的上述SOI层；
沟道区域，形成在该源极层与漏极层之间；
高浓度扩散层，形成于上述源极层与上述沟道区域的交界面附近的源极层，与上述沟道区域相接，高浓度扩散了与扩散在该沟道区域中的杂质相同类型的杂质；以及
硅化物层，覆盖该高浓度扩散层和上述源极层；
上述MOS电容，
在上述SOI层中具有高浓度扩散了与上述源极层相同类型的杂质的电容电极，
该MOS电容的电容电极隔着上述栅极绝缘膜相对配置在上述MOSFET的上述浮置栅电极的端部。
2.根据权利要求1所述的半导体存储器件，其特征在于，
上述MOS电容，
在上述电容电极的上述浮置栅电极侧的端部，设有形成了朝向上述埋入氧化膜扩大的斜面的突起部，
该突起部的前端隔着上述栅极绝缘膜与上述浮置栅电极相对。
3.根据权利要求1或2所述的半导体存储器件，其特征在于，
在把上述MOSFET的上述源极层和通过硅化物层、高浓度扩散层与其连接的上述沟道区域与上述浮置栅电极之间的静电电容设为C2，把上述漏极层与上述浮置栅电极之间的静电电容设为C3时，
使上述MOS电容的上述电容电极与上述浮置栅电极之间的静电电容C1为C3＜C1＜C2。
4.根据权利要求1或2所述的半导体存储器件，其特征在于，
使上述漏极层为开路状态，使上述电容电极接地，对上述源极层施加正电压，而向上述浮置栅电极注入电荷。
5.根据权利要求3所述的半导体存储器件，其特征在于，
使上述漏极层为开路状态，使上述电容电极接地，对上述源极层施加正电压，而向上述浮置栅电极注入电荷。
6.根据权利要求1或2所述的半导体存储器件，其特征在于，
使上述源极层为开路状态，对上述电容电极施加负电压，对上述漏极层施加正电压，而从上述浮置栅电极吸出电荷。
7.根据权利要求3所述的半导体存储器件，其特征在于，
使上述源极层为开路状态，对上述电容电极施加负电压，对上述漏极层施加正电压，而从上述浮置栅电极吸出电荷。
8.一种半导体存储器件的制造方法，该半导体存储器件具有存储元件，该存储元件通过一个浮置栅电极连接了形成于半导体衬底的MOSFET和MOS电容，该半导体衬底在其支撑衬底上隔着埋入氧化膜层叠了SOI层，其特征在于，包括：
在上述SOI层设定晶体管形成区域和电容形成区域，在该晶体管形成区域与电容形成区域之间形成元件隔离层的工序；
在上述SOI层和上述元件隔离层上形成栅极绝缘膜的工序；
在该栅极绝缘膜上形成将上述晶体管形成区域分成两部分、并覆盖上述电容形成区域上的一部分的浮置栅电极的工序；
对上述晶体管形成区域的上述浮置栅电极两侧的SOI层、以及上述电容形成区域的SOI层，高浓度离子注入与扩散在上述MOEFET的源极层中的杂质相同类型的杂质而形成上述MOSFET的源极层、漏极层、以及上述MOS电容的电容电极的工序；
在上述晶体管形成区域的SOI层上，形成在上述源极层的与上述浮置栅电极邻接的部位具有开口部的抗蚀剂掩模，把该抗蚀剂掩模作为掩模，向上述源极层高浓度离子注入与扩散在上述MOSFET的沟道区域中的杂质相同类型的杂质，而形成高浓度扩散层的工序；以及
除去上述抗蚀剂掩模，形成电连接上述高浓度扩散层和上述源极层的硅化物层的工序。
9.根据权利要求8所述的半导体存储器件的制造方法，其特征在于，
形成上述元件隔离层的工序包括：
在上述SOI层上形成氮化硅膜的工序；
形成覆盖设定于上述SOI层的晶体管形成区域和电容形成区域的抗蚀剂掩模，把该抗蚀剂掩模作为掩模来蚀刻上述氮化硅膜，露出上述SOI层的工序；以及
除去上述抗蚀剂掩模，把上述氮化硅膜作为掩模，采用LOCOS法氧化露出的上述SOI层，在上述晶体管形成区域与电容形成区域之间形成元件隔离层，并且在上述电容形成区域的SOI层的端部形成突起部的工序；
形成上述栅极绝缘膜的工序包括：
除去上述氮化硅膜，露出上述电容形成区域的SOI层的工序；
在上述SOI层和上述元件隔离层上形成具有开口部的抗蚀剂掩模，该开口部露出了在上述SOI层所形成的突起部上和与该突起部邻接的区域的元件隔离层，把该抗蚀剂掩模作为掩模，蚀刻上述元件隔离层和上述埋入氧化膜，形成在上述埋入氧化膜内具有底面、并露出了上述突起部的电容槽的工序；以及
除去上述抗蚀剂掩模，在上述SOI层和上述元件隔离层上、以及上述电容槽的内面形成栅极绝缘膜的工序。
10.根据权利要求8所述的半导体存储器件的制造方法，其特征在于，
形成上述元件隔离层的工序包括：
在上述SOI层上形成氮化硅膜的工序；
形成覆盖设定于上述SOI层的晶体管形成区域和电容形成区域的抗蚀剂掩模，把该抗蚀剂掩模作为掩模，利用各向同性蚀刻，蚀刻上述氮化硅膜和上述SOI层，露出上述埋入氧化膜，形成把斜面作为侧壁的隔离槽，并且在上述SOI层的端部形成突起部的工序；
除去上述抗蚀剂掩模，在上述氮化硅膜上、以及包含上述突出部的隔离槽内淀积氧化硅的工序；以及
对该淀积的氧化硅和上述SOI层上的氮化硅膜进行研磨，露出上述SOI层，在上述晶体管形成区域与电容形成区域之间形成元件隔离层的工序；
形成上述栅极绝缘膜的工序包括：
在上述SOI层和上述元件隔离层上形成具有开口部的抗蚀剂掩模，该开口部露出了在上述SOI层所形成的突起部上和与该突起部邻接的区域的元件隔离层，把该抗蚀剂掩模作为掩模蚀刻上述元件隔离层和上述埋入氧化膜，形成在上述埋入氧化膜内具有底面、并露出了上述突起部的电容槽的工序；以及
除去上述抗蚀剂掩模，在上述SOI层和上述元件隔离层上、以及上述电容槽的内面形成栅极绝缘膜的工序。
11.一种半导体器件，其特征在于，具有：
硅衬底，具有形成于硅衬底区域的第1扩散层、第2扩散层、配置在上述第1和第2扩散层之间的第3扩散层、以及设置成与上述第1、第2、第3扩散层绝缘隔离的第4扩散层；
浮置栅电极，分别与上述第1和第2扩散层部分重叠，从上述第3扩散层上延伸到上述第4扩散层；
第1控制线，向上述第1扩散层和上述第3扩散层提供公共的第1电位；
第2控制线，向上述第2扩散层提供第2电位；以及
第3控制线，向上述第4扩散层提供第3电位；
上述浮置栅电极与上述第4扩散层重叠的面积比上述浮置栅电极与上述第2扩散层重叠的面积大，
上述浮置栅电极与上述第4扩散层重叠的面积比上述浮置栅电极与上述第1和第3扩散层重叠的合计面积小。
12.一种半导体器件，其特征在于，具有：
硅衬底，具有形成于硅衬底区域的第1扩散层、第2扩散层、配置在上述第1和第2扩散层之间的第3扩散层、以及设置成与上述第1、第2、第3扩散层绝缘隔离的第4扩散层；
浮置栅电极，分别与上述第1和第2扩散层部分重叠，从上述第3扩散层上延伸到上述第4扩散层；
第1控制线，向上述第1扩散层和上述第3扩散层提供公共的第1电位；
第2控制线，向上述第2扩散层提供第2电位；以及
第3控制线，向上述第4扩散层提供第3电位；
在上述浮置栅电极与上述第4扩散层之间形成的电容比在上述浮置栅电极与上述第2扩散层之间形成的电容大，
在上述浮置栅电极与上述第4扩散层之间形成的电容比由上述浮置栅电极与上述第1和第3扩散层形成的电容小。
13.根据权利要求11或12所述的半导体器件，其特征在于，
上述硅衬底区域是设置在SOI衬底的埋入氧化膜上的硅层。
14.一种向浮置栅电极注入电子的注入方法，其特征在于，
在权利要求11至13中的任意一项所述的半导体器件中，通过向上述第1控制线提供正电位、向上述第3控制线提供接地电位，从上述第4扩散层向上述浮置栅电极注入电子。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300575A (ja) * 2007-05-30 2008-12-11 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
KR100812080B1 (ko) * 2007-06-26 2008-03-07 주식회사 동부하이텍 비휘발성 메모리 소자 및 그 제조 방법
JP2009070943A (ja) * 2007-09-12 2009-04-02 Oki Semiconductor Co Ltd 半導体記憶装置およびその製造方法
CN102150268B (zh) * 2008-09-30 2013-07-31 株式会社半导体能源研究所 半导体存储器件
US7999300B2 (en) * 2009-01-28 2011-08-16 Globalfoundries Singapore Pte. Ltd. Memory cell structure and method for fabrication thereof
US8587045B2 (en) * 2010-08-13 2013-11-19 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of forming the same
JP6652445B2 (ja) * 2016-05-11 2020-02-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9847348B1 (en) * 2016-12-20 2017-12-19 Peregrine Semiconductor Corporation Systems, methods and apparatus for enabling high voltage circuits
US20200279947A1 (en) * 2017-11-13 2020-09-03 Mitsubishi Electric Corporation Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
CN111584637B (zh) * 2020-05-28 2023-11-14 上海华力集成电路制造有限公司 一种基于fdsoi的pin结构及其制作方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57111067A (en) * 1980-12-27 1982-07-10 Seiko Instr & Electronics Ltd Nonvolatile memory
JPH04221857A (ja) * 1990-12-21 1992-08-12 Kawasaki Steel Corp 不揮発性メモリ
US5463238A (en) * 1992-02-25 1995-10-31 Seiko Instruments Inc. CMOS structure with parasitic channel prevention
JPH0697109A (ja) * 1992-09-16 1994-04-08 Fujitsu Ltd 半導体装置
JPH06204487A (ja) * 1993-01-08 1994-07-22 Toshiba Corp 半導体記憶装置
JPH08255847A (ja) * 1995-03-15 1996-10-01 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US6177803B1 (en) * 1995-06-07 2001-01-23 Doble Engineering Company Monitoring elements in a multi-phase alternating current network
US5886376A (en) * 1996-07-01 1999-03-23 International Business Machines Corporation EEPROM having coplanar on-insulator FET and control gate
JPH1187664A (ja) * 1997-04-28 1999-03-30 Nippon Steel Corp 半導体装置及びその製造方法
US6501098B2 (en) * 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
US6590229B1 (en) * 1999-01-21 2003-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for production thereof
US6177703B1 (en) 1999-05-28 2001-01-23 Vlsi Technology, Inc. Method and apparatus for producing a single polysilicon flash EEPROM having a select transistor and a floating gate transistor
JP4562835B2 (ja) * 1999-11-05 2010-10-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4191355B2 (ja) 2000-02-10 2008-12-03 株式会社ルネサステクノロジ 半導体集積回路装置
JP3904512B2 (ja) * 2002-12-24 2007-04-11 シャープ株式会社 半導体装置およびその製造方法、並びに半導体装置を備えた電子機器
JP2005011863A (ja) * 2003-06-17 2005-01-13 Seiko Epson Corp 半導体装置及びその製造方法
JP2006049413A (ja) * 2004-08-02 2006-02-16 Fujitsu Ltd 半導体装置及びその製造方法
US20060170044A1 (en) * 2005-01-31 2006-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. One-transistor random access memory technology integrated with silicon-on-insulator process

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