KR100812080B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
실시예는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
실시예에 따른 비휘발성 메모리 소자는, 반도체 기판에 제 2 불순물이 주입되어 형성된 컨트롤 게이트 영역, 상기 반도체 기판에 제 1 불순물이 주입되어 형성되며, 에지에 첨단부를 갖는 전자 주입 영역, 상기 컨트롤 게이트 영역 및 상기 첨단부를 덮는 플로팅 게이트 전극, 상기 플로팅 게이트 전극과 상기 컨트롤 게이트 영역 사이에 개재된 제 1 터널 산화막, 상기 플로팅 게이트 전극과 상기 전자 주입 영역 사이에 개재된 제 2 터널 산화막 및, 상기 반도체 기판에 상기 전자 주입 영역을 둘러싸며 형성된 트렌치 및 상기 트렌치 내에 매립된 소자 분리막 패턴을 포함한다.
비휘발성 메모리
Description
도 1은 실시예에 따른 비휘발성 메모리 소자의 단위 셀을 보여주는 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 비휘발성 메모리 소자의 단면도이다.
도 3 내지 17은 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
<도면의 주요부분에 대한 부호 설명>
101 : 반도체 기판 103 : 산화막
105 : 질화막 105a : 제 1 질화막 패턴
105b : 제 2 질화막 패턴 107 : 전자 주입 영역
109a, 109b : 제 1 및 제 2 트렌치 111 : 절연막
111a, 111b : 제 1 및 제 2 소자 분리막 패턴
113a : 제 1 터널링 산화막 113b : 제 2 터널링 산화막
115 : 제 1 불순물 웰 영역 117 : 제 2 불순물 웰 영역
119 : 컨트롤 게이트 영역 121 : 홈
123 : 플로팅 게이트 전극 131 : 소스 영역
133 : 드레인 영역 151 : 제 1 포토 레지스트 패턴
152 : 제 2 포토 레지스트 패턴 153 : 제 3 포토 레지스트 패턴
154 : 제 4 포토 레지스트 패턴
실시예는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
일반적으로 비휘발성(non volatile) 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC 바이어스(Bios)용, 셋탑박스(SettopBox), 프린터(printer) 및 네트워크 서버(network server) 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
이러한 비휘발성 메모리 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터(sector) 단위로 소거하는 기능을 가지고 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 플래시 메모리장치는 프로그램시 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시킨다.
반면에, 플래시 메모리 장치의 소거 동작은 소오스/기판과 플로팅 게이트간 의 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱전압을 낮춘다.
최근 고집적화가 급속히 진행됨에 따라 셀 사이즈의 축소가 매우 절실하게 요구되고 있지만, 플로팅 게이트형 셀은 프로그램 소거시 높은 전압이 요구되고 터널 정의 등 공정상의 마진 확보가 어렵기 때문에 더 이상의 축소는 거의 불가능하다.
이러한 이유로 플로팅 게이트형 셀을 대체할 비휘발성 메모리 소자에 대한 연구가 활발하다.
실시예는 비휘발성 메모리 소자에서 프로그램 전압을 낮출수 있는 비휘발성 메모리 소자를 제공한다.
실시예는 공정이 단순한 비휘발성 메모리 소자 제조 방법을 제공한다.
실시예에 따른 비휘발성 메모리 소자는, 반도체 기판에 제 2 불순물이 주입되어 형성된 컨트롤 게이트 영역,
상기 반도체 기판에 제 1 불순물이 주입되어 형성되며, 에지에 첨단부를 갖는 전자 주입 영역,
상기 컨트롤 게이트 영역 및 상기 첨단부를 덮는 플로팅 게이트 전극,
상기 플로팅 게이트 전극과 상기 컨트롤 게이트 영역 사이에 개재된 제 1 터 널 산화막,
상기 플로팅 게이트 전극과 상기 전자 주입 영역 사이에 개재된 제 2 터널 산화막 및,
상기 반도체 기판에 상기 전자 주입 영역을 둘러싸며 형성된 트렌치 및 상기 트렌치 내에 매립된 소자 분리막 패턴을 포함한다.
실시예에 따른 비휘발성 메모리 소자의 제조 방법은, 반도체 기판 상에 산화막 및 질화막을 형성하는 단계,
상기 질화막을 선택적으로 식각하여 제 1 질화막 패턴을 형성하는 단계,
상기 제 1 질화막 패턴을 마스크로 상기 반도체 기판에 제 1 불순물을 주입하여 전자 주입 영역을 형성하는 단계,
상기 전자 주입 영역을 산화하여 상기 산화막보다 두꺼운 부분 산화막 패턴을 형성하는 단계,
상기 제 1 질화막 패턴을 선택적으로 식각하여 제 2 질화막 패턴을 형성하는 단계,
상기 제 2 질화막 패턴 및 상기 부분 산화막 패턴을 마스크로 상기 반도체 기판을 식각하여 상기 전자 주입 영역 주변에 트렌치를 형성하는 단계,
상기 트렌치에 절연막을 갭필하여 소자 분리막 패턴을 형성하고 상기 제 2 질화막 패턴을 제거하는 단계,
상기 반도체 기판에 선택적으로 제 2 불순물을 주입하여 컨트롤 게이트 영역을 형성하는 단계,
상기 부분 산화막 패턴 및 상기 소자 분리막 패턴 일부를 선택적으로 식각하여 상기 전자 주입 영역의 상부면 및 측면이 드러나는 단계,
상기 반도체 기판 전면을 재산화하여 상기 컨트롤 게이트 영역 상부에 제 1 터널 산화막을 형성하고 상기 전자 주입 영역의 상부면 및 측면에 제 2 터널 산화막을 형성하는 단계 및,
상기 컨트롤 게이트 영역의 적어도 일부 및 상기 전자 주입 영역의 모서리를 덮는 플로팅 게이트 전극을 형성하는 단계를 포함한다.
이하, 실시예에 따른 비휘발성 메모리 소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시 예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(On/Over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도 1은 실시예에 따른 비휘발성 메모리 소자의 단위 셀을 보여주는 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 비휘발성 메모리 소자의 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(101) 상에 활성 영역을 정의하는 소자 분리막 패턴(111a, 111b)이 형성되어 있다.
상기 반도체 기판(101)으로는 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등을 예로 들 수 있다.
상기 소자 분리막 패턴(111a, 111b)은 컨트롤 게이트 영역(119)과 소스/드레인 영역(131, 133)을 분리하기 위한 제 1 소자 분리막 패턴(111a)과 상기 소스/드레인 영역(131, 133)과 전자 주입 영역(107)을 분리하기 위한 제 2 소자 분리막 패턴(111b)을 포함한다.
상기 반도체 기판(101)은 인접한 상기 제 1 소자 분리막 패턴(111a)들 사이의 활성 영역에 제 2 불순물이 주입되어 컨트롤 게이트 영역(119)이 형성되어 있다.
상기 반도체 기판(101)은 상기 제 2 소자 분리막 패턴(111b)들 사이의 활성 영역에 제 1 불순물이 주입되어 전자 주입 영역(107)이 형성되어 있다.
상기 전자 주입 영역 상부면은 길이 방향을 따라 중앙이 오목하다.
상기 반도체 기판(101) 상에 상기 컨트롤 게이트 영역(119)의 적어도 일부 및 상기 전자 주입 영역(107)의 적어도 일부와 소정 중첩되어 플로팅 게이트 전극(123)이 형성된다.
상기 플로팅 게이트 전극(123)은 상기 제 1 소자 분리막 패턴(111a)과 상기 제 2 소자 분리막 패턴(111b)을 가로질러 형성되며, 상기 플로팅 게이트 전극(123) 양측의 활성 영역에 소스 영역(131) 및 드레인 영역(133)이 형성된다. 상기 플로팅 게이트 전극(123) 하부에서 상기 소스 영역(131) 및 상기 드레인 영역(133) 사이의 활성 영역은 채널 영역으로 한다.
상기 컨트롤 게이트 영역(119)과 상기 플로팅 게이트 전극(123) 사이에는 제 1 터널링 산화막(113a)이 개재되어 있고, 상기 전자 주입 영역(107)과 상기 플로팅 게이트 전극(123) 사이에는 제 2 터널링 산화막(113b)이 개재되어 있다.
상기 반도체 기판(101)의 상기 채널 영역과 상기 플로팅 게이트 전극(123) 사이에는 게이트 절연막이 형성되어 있다.
상기 반도체 기판(101)은 제 1 불순물이 주입되어 상기 컨트롤 게이트 영역(119) 하부에 제 1 불순물 웰 영역(115)을 형성한다.
상기 반도체 기판(101)은 상기 제 1 불순물이 주입되어 상기 소스 및 드레인 영역(131, 133) 하부에 상기 제 1 불순물 웰 영역(115)을 형성할 수 있다.
상기 반도체 기판(101)은 제 2 불순물이 주입되어 상기 전자 주입 영역(107) 하부에 제 2 불순물 웰 영역(117)을 형성할 수 있다.
상기 전자 주입 영역(107)은 에지(edge)를 따라 첨단부(tip portion)(A)를 형성하고 있으며, 상기 첨단부(A)는 상기 플로팅 게이트 전극(123)이 덮고 있다.
상기 비휘발성 메모리 소자의 프로그램 동작시에, 상기 첨단부(A)는 상기 전자 주입 영역(107)으로부터 상기 플로팅 게이트 전극(123)으로 전자(electron)를 공급하는 역할을 한다.
상기 전자 주입 영역(107)은 상기 제 2 소자 분리막 패턴(111b)에 의해 격리될 뿐만 아니라, 상기 전자 주입 영역(107)은 상기 제 2 불순물 웰 영역(117)에 의해서도 격리된다.
상기 전자 주입 영역(107)은 네가티브 바이어스(negative bias)가 인가되며, 상기 컨트롤 게이트 영역(119)에는 파지티브 바이어스(positive bias)가 인가되어 비휘발성 메모리에 프로그램을 할 수 있다.
상기 파지티브 바이어스는 3V 내지 5V일 수도 있다.
도 3 내지 17은 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
도 3을 참조하면, 반도체 기판(101) 상에 산화막(103)을 형성한다.
상기 산화막(103) 상에 질화막(105)을 형성한다.
상기 산화막(103)은 실리콘 산화막으로써 열산화(thermal oxidation) 공정에 의해 형성할 수 있다.
상기 질화막(105) 상에 제 1 포토 레지스트 패턴(151)을 형성한다.
상기 제 1 포토 레지스트 패턴(151)을 식각 마스크로 상기 질화막(105)을 식각하여 도 4에 도시한 바와 같이, 제 1 질화막 패턴(105a)을 형성한다.
상기 제 1 포토 레지스트 패턴(151)을 제거한다.
도 5에 도시한 바와 같이, 상기 제 1 질화막 패턴(105a)을 마스크로 상기 반도체 기판(101)으로 제 1 불순물을 고농도로 주입하여 전자 주입 영역(107)을 형성한다.
상기 제 1 불순물은 'p형' 불순물일 수 있다. 상기 'p형' 불순물은 예를 들어, 보론(boron)을 포함한다.
실시예에서, 상기 전자 주입 영역(107)은 소자 분리막 패턴 형성 이전에 형성되므로 추후 소자의 로직 수행(logic performance)에 영향을 미치지 않는다.
도 6에 도시한 바와 같이, 상기 제 1 질화막 패턴(105a)을 하드 마스크로 상기 산화막을 성장시켜 상기 반도체 기판(101)의 전자 주입 영역(107)에 부분 산화 막(103a)을 형성한다.
상기 제 1 질화막 패턴(105a)은 상기 반도체 기판(101)에 산화막(103)이 형성되는 것을 억제하므로, 상기 부분 산화막(103a)의 단면은 중앙부 두께가 에지부의 두께보다 두꺼운 볼록 렌즈 형상을 갖는다.
도 7에 도시한 바와 같이, 상기 제 1 질화막 패턴(105a) 상에 제 2 포토 레지스트 패턴(152)을 형성한다.
상기 제 2 포토 레지스트 패턴(152)은 소자 분리막 패턴(111a, 111b)을 형성하기 위한 것이다.
상기 제 2 포토 레지스트 패턴(152)은 상기 부분 산화막(103a)을 노출한다.
도 8에 도시한 바와 같이, 상기 제 2 포토 레지스트 패턴(152)을 마스크로 상기 제 1 질화막 패턴(105a)을 식각하여 제 2 질화막 패턴(105b)을 형성한다.
도 9에 도시한 바와 같이, 상기 제 2 질화막 패턴(105b)을 마스크로 상기 산화막(103) 및 반도체 기판(101)을 소정 깊이로 식각하여 제 1 트렌치(109a)를 형성한다.
상기 제 2 질화막 패턴(105b) 및 상기 부분 산화막(103a)을 마스크로 상기 반도체 기판(101)을 식각하여 제 2 트렌치(109b)를 형성한다.
상기 산화막(103)보다 상기 부분 산화막(103a)의 두께가 두꺼우므로 상기 부분 산화막(103a)은 셀프 식각 마스크(self etching mask)의 역할을 할 수 있다.
상기 셀프 식각 마스크를 사용하여, 포토 마스크의 미스 얼라인(mis-align) 및 패턴 불량을 방지할 수 있으며 추가적인 마스크 비용을 절감할 수 있다.
상기 제 2 트렌치(109b)는 상기 전자 주입 영역(107)을 감싸며 상기 부분 산화막(103a) 양측에 형성된다.
도 10에 도시한 바와 같이, 상기 반도체 기판(101) 상에 충분한 두께로 절연막(111)을 형성하여 상기 제 1 트렌치(109a) 및 상기 제 2 트렌치(109b)에 상기 절연막(111)을 갭필한다.
상기 절연막(111)은 산화 절연막일 수 있다.
예를 들어, 상기 산화 절연막은 P-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), USG(Undoped Silica Glass), BPSG(BoroPhosphoSilica Glass), SOG(Spin On Glass) 등이 있다.
도 11에 도시한 바와 같이, 상기 절연막(111)을 화학적 기계적 연마(Chemical Mechanical Polishing;CMP)방식으로 연마하여 평탄화한다.
도 12에 도시한 바와 같이, 상기 제 2 질화막 패턴(105b)을 제거한다. 상기 질화막은 인산(H2PO4) 용액을 이용한 습식 식각으로 제거할 수 있다.
상기 제 1 트렌치(109a) 내에 제 1 소자 분리막 패턴(111a)이 형성되고, 상기 제 2 트렌치(109b) 내에 상기 제 2 소자 분리막 패턴(111b)이 형성된다.
이후, 웰(well) 형성을 위한 마스크 공정들을 이용하여 반도체 기판에 웰 영역을 형성한다.
상기 컨트롤 게이트 영역(119) 하부에 제 1 불순물을 주입하여 제 1 불순물 웰 영역(115)을 형성한다.
상기 컨트롤 게이트 영역(119)을 제외한 나머지 영역에는 마스크를 덮어 원 치않는 불순물 주입을 차단한다.
상기 전자 주입 영역(107) 하부에 제 2 불순물을 주입하여 제 2 불순물 웰 영역(117)을 형성한다.
상기 전자 주입 영역(107)을 제외한 나머지 영역에는 마스크를 덮어 원치않는 불순물 주입을 차단한다.
도 13에 도시한 바와 같이, 상기 반도체 기판(101) 상에 제 3 포토 레지스트 패턴(153)을 형성한다.
상기 제 3 포토 레지스트 패턴(153)을 마스크로 상기 반도체 기판(101) 상의 활성 영역에 제 2 불순물을 고농도로 주입하여 컨트롤 게이트 영역(119)을 형성한다.
이때, 상기 컨트롤 게이트 영역(119)의 상기 산화막(103)이 불순물 주입시에 산화되어 두꺼워질 수도 있다.
상기 컨트롤 게이트 영역(119)은 프로그램시, 파지티브 바이어스(positive bias)가 인가될 수 있다.
상기 제 3 포토 레지스트 패턴(153)을 제거한다.
도 14에 도시한 바와 같이, 상기 반도체 기판(101) 상에 제 4 포토 레지스트 패턴(154)을 형성한다.
상기 제 4 포토 레지스트 패턴(154)은 상기 전자 주입 영역(107)을 오픈한다. 이때, 상기 제 4 포토 레지스트 패턴(154)은 상기 전자 주입 영역(107)의 양측에 형성된 제 2 소자 분리막 패턴(111b)의 일부를 노출할 수도 있다.
도 15에 도시한 바와 같이, 상기 제 4 포토 레지스트 패턴(154)을 마스크로 상기 제 2 소자 분리막 패턴(111b) 및 부분 산화막(103a)을 식각함으로써 상기 전자 주입 영역(107)의 에지 부분에 형성된 첨단부(A)가 드러난다.
상기 제 2 소자 분리막 패턴(111b)은 상기 첨단부(A)보다 낮게 식각되어 상기 전자 주입 영역(107)의 양측으로 홈(121)을 갖는다.
상기 볼록 렌즈 형상의 부분 산화막(103a)이 식각됨으로써, 상기 전자 주입 영역(107)의 상부 면은 오목하게 형성되며 양 에지 부분에 솟아 올라온 첨단부(A)를 갖는다.
이때, 상기 제 2 소자 분리막 패턴(111b) 및 부분 산화막(103a)은 상기 첨단부(A)에 손상을 주지 않기 위하여 습식 식각으로 제거한다.
예를 들어, 습식 식각액으로 HF 계열을 사용할 경우 산화막과 반도체 기판의 식각 선택비를 매우 크게 하여 첨단부가 손상되지 않도록 한다.
상기 제 4 포토 레지스트 패턴(154)을 제거한다.
도 16에 도시한 바와 같이, 상기 반도체 기판(101) 전면을 산화하여 상기 전자 주입 영역(107)의 반도체 기판(101) 상부 면을 산화시키고, 상기 컨트롤 게이트 영역(119) 상의 산화막(103)을 재산화시켜 두께가 두꺼워지도록 한다.
상기 산화 방법은 열산화법을 이용할 수도 있고, 약 800 ~ 900℃ 에서 SiH4 가스를 이용한 HTO(High Temperature Oxide)증착법과 같은 CVD(Chemical Vapor Deposition)법을 이용할 수도 있다.
이로써, 상기 컨트롤 게이트 영역(119) 상에 제 1 터널링 산화막(113a)이 형 성되고, 상기 전자 주입 영역(107) 상에 제 2 터널링 산화막(113b)이 형성된다.
상기 제 2 터널링 산화막(113b)은 상기 첨단부(A)를 감싸며 균일한 두께로 형성된다.
상기 제 2 터널링 산화막(113b)의 두께는 약 100 ~ 200 Å일 수 있다.
상기 제 1 터널링 산화막(113a)의 두께가 상기 제 2 터널링 산화막(113b)의 두께보다 더 두꺼울 수 있다.
상기 제 2 터널링 산화막(113b)은 상기 부분 산화막(103a)의 두께보다 얇을 수 있다.
도 17에 도시한 바와 같이, 상기 반도체 기판(101) 전면에 폴리 실리콘층을 형성하고 사진 및 식각 공정을 이용하여 플로팅 게이트 전극(123)을 형성한다.
상기 플로팅 게이트 전극(123)을 형성하기 위한 폴리 실리콘층은 도핑된 폴리 실리콘을 증착하여 형성할 수 있다. 이때, 상기 폴로 실리콘은 증착과 동시에 인시츄(in-situ)로 도핑하여 형성할 수 있다. 이와 달리 비도핑된 폴리 실리콘을 먼저 형성하고 나중에 불순물을 주입하여 도핑할 수도 있다.
상기 플로팅 게이트 전극(123)은 상기 컨트롤 게이트 영역(119)의 적어도 일부를 덮는다. 또한, 상기 플로팅 게이트 전극(123)은 상기 전자 주입 영역(107)의 첨단부(A)를 덮는다.
실시예에 의하면, 상기 비휘발성 메모리 소자의 프로그램 시, 상기 전자 주입 영역(107)으로부터 전자가 주입되므로 상기 컨트롤 게이트 영역(119)에 낮은 전압을 인가하여도 프로그램 특성이 좋은 장점이 있다.
따라서, 상기 비휘발성 메모리 소자의 프로그램시 고전압을 사용할 필요가 없으므로 고전압 트랜지스터가 불필요하다.
또한, 상기 비휘발성 메모리 소자에 고전압을 인가하기 위한 펌프(pump)가 불필요하며 전력 소비가 작다.
이후, 상기 플로팅 게이트 전극(123)의 양측으로 상기 반도체 기판(101)에 제 2 불순물을 이온 주입하여 소스 영역 및 드레인 영역을 형성할 수 있다.
여기서, 상기 제 2 불순물은 'n형'불순물일 수 있다. 예를 들어, 상기 'n형' 불순물은 인(P) 또는 아세닉(As)일 수 있다.
상기와 같은 구조를 갖는 비휘발성 메모리 소자는 아래 표 1과 같이 프로그램 및 판독을 할 수 있다.
상기 표 1은 비휘발성 메모리 소자를 판독하거나 프로그램할 때 상기 플로팅 게이트 영역과 상기 전자 주입 영역에 인가한 전압을 보여주는 실시예이다.
상기 표 1에 따르면, 상기 비휘발성 메모리 소자에 프로그램시, 상기 컨트롤 게이트 영역에 3.3V를 인가한다. 상기 전자 주입 영역에 -3.3V를 입력한다.
이때, 상기 컨트롤 게이트 영역과 상기 전자 주입 영역의 전위차는 6.6V(3.3-(-3.3)=6.6V)가 되며, 상기 전자 주입 영역의 첨단부에 6.6V의 바이어스가 인가되므로 전자가 터널링되어 상기 플로팅 게이트 전극으로 들어간다.
상기 비휘발성 메모리 소자에 프로그램을 하기 위하여 인가하는 전압은 3V내외로 로직 구동 전압 수준이다.
일반적인 스택 게이트 구조 또는 스플릿 게이트 구조의 비휘발성 메모리 소자는 프로그램하기 위해서 10V 내외의 고전압을 필요로 하나, 본 발명은 첨단부를 갖는 전자 주입 영역을 사용함으로써 터널링이 쉽게 발생하여 프로그램 전압을 낮출 수 있다.
따라서, 상기 고전압을 상기 비휘발성 메모리 소자에 제공할 필요가 없으므로 고전압 구동 소자의 크기를 줄일 수 있다.
실시예에 따른 비휘발성 메모리 소자는 채널 핫 캐리어 인젝션(channel hot electron injection)이 아니라, 파울러-노드하임(fowler-nordheim;F-N) 터널링을 이용함으로써 전력 소모량이 적을 뿐 아니라 ISP(In System Program) 기능에 사용될 때 필요한 회로(circuit) 내 챠지 펌프(charge pump)의 면적을 줄일 수 있다.
실시예에 따른 비휘발성 메모리 소자는 싱글 폴리로 구성되므로 공정 단가가 최소화된다. 또한, 로직 공정에 영향을 주는 공정 스텝을 최소화하여 소자의 특성이 향상된다. 즉, 물리적인 구조(physical structure)뿐 아니라 힛 버짓(heat budget) 측면에서도 로직 공정 및 소자에 영향을 거의 주지 않을 수 있다.
상기 실시예의 구조를 갖는 비휘발성 메모리 소자는 한번의 프로그램이 가능한 OTP(One time Programmable) EEPROM에 적용될 수 있다.
상기와 같은 비휘발성 메모리 소자는 별도의 고전압 트랜지스터를 사용할 필요가 없으므로 디코더(decoder)의 크기가 줄어들며 셀 사이즈가 작아진다.
상기와 같은 비휘발성 메모리 소자는 로직 소자와 같이 싱글 폴리로 제조하므로 로직 공정과 호환이 가능하다. 예를 들어, 상기 전자 주입 영역 하부의 제 2 불순물 웰 영역은 로직 공정의 웰 영역 형성시에 형성할 수 있다.
또한, 로직 공정과 달리 추가되는 공정은 로직 소자에 영향을 미치지 않는다. 예를 들어, 상기 전자 주입 영역을 형성하는 공정은 소자 분리막 패턴 형성 공정 이전에 형성되므로 다른 소자에 영향을 미치지 않는다.
실시예는 터널 산화막의 두께를 두껍게 형성할 수 있어 셀의 신뢰성을 향상시킬 수 있다.
실시예는 별도의 컨트롤 게이트 전극 구조 없이 반도체 기판의 활성 영역에 컨트롤 게이트 영역을 형성하였으며, 상기 전자 주입 영역을 비트 라인으로 형성하여 공정이 단순하고 제조 비용이 저렴하며, 소자 성능을 향상시켰다.
이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시예는 터널링 팁을 사용하여 프로그램 전압을 낮춘 비휘발성 메모리 소자에 관한 것이다. 상기 프로그램 전압을 낮춤으로써 셀의 크기가 줄어들고 구조가 단순해져 제조 단가가 저렴해지는 효과가 있다.
실시예는 비휘발성 메모리 소자에서 프로그램 전압을 낮춤으로써 부가적인 회로가 필요 없으며 전력 소비가 줄어드는 다른 효과가 있다.
Claims (13)
- 반도체 기판에 제 2 불순물이 주입되어 형성된 컨트롤 게이트 영역;상기 반도체 기판에 제 1 불순물이 주입되어 형성되며, 에지에 첨단부를 갖는 전자 주입 영역;상기 컨트롤 게이트 영역 및 상기 첨단부를 덮는 플로팅 게이트 전극;상기 플로팅 게이트 전극과 상기 컨트롤 게이트 영역 사이에 개재된 제 1 터널 산화막;상기 플로팅 게이트 전극과 상기 전자 주입 영역 사이에 개재된 제 2 터널 산화막; 및상기 반도체 기판에 상기 전자 주입 영역을 둘러싸며 형성된 트렌치 및 상기 트렌치 내에 매립된 소자 분리막 패턴을 포함하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 제 1 불순물은 P형 불순물이고, 상기 제 2 불순물은 N형 불순물인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 반도체 기판은 상기 컨트롤 게이트 영역 하부에 제 1 불순물 웰 영역을 포함하고, 상기 전자 주입 영역 하부에 제 2 불순물 웰 영역을 포함하는 것을 특징 으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 소자 분리막 패턴은 상기 전자 주입 영역의 에지를 따라 상기 첨단부보다 낮은 홈이 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 제 1 터널 산화막의 두께가 상기 제 2 터널 산화막의 두께보다 두꺼운 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 전자 주입 영역 상부면은 길이 방향을 따라 중앙이 오목한 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판 상에 산화막 및 질화막을 형성하는 단계:상기 질화막을 선택적으로 식각하여 제 1 질화막 패턴을 형성하는 단계;상기 제 1 질화막 패턴을 마스크로 상기 반도체 기판에 제 1 불순물을 주입하여 전자 주입 영역을 형성하는 단계;상기 전자 주입 영역을 산화하여 상기 산화막보다 두꺼운 부분 산화막 패턴을 형성하는 단계;상기 제 1 질화막 패턴을 선택적으로 식각하여 제 2 질화막 패턴을 형성하는 단계;상기 제 2 질화막 패턴 및 상기 부분 산화막 패턴을 마스크로 상기 반도체 기판을 식각하여 상기 전자 주입 영역 주변에 트렌치를 형성하는 단계;상기 트렌치에 절연막을 갭필하여 소자 분리막 패턴을 형성하고 상기 제 2 질화막 패턴을 제거하는 단계:상기 반도체 기판에 선택적으로 제 2 불순물을 주입하여 컨트롤 게이트 영역을 형성하는 단계:상기 부분 산화막 패턴 및 상기 소자 분리막 패턴 일부를 선택적으로 식각하여 상기 전자 주입 영역의 상부면 및 측면이 드러나는 단계;상기 반도체 기판 전면을 재산화하여 상기 컨트롤 게이트 영역 상부에 제 1 터널 산화막을 형성하고 상기 전자 주입 영역의 상부면 및 측면에 제 2 터널 산화막을 형성하는 단계; 및상기 컨트롤 게이트 영역의 적어도 일부 및 상기 전자 주입 영역의 모서리를 덮는 플로팅 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 7항에 있어서,상기 컨트롤 게이트 영역을 형성하는 단계 이전에,상기 반도체 기판에 선택적으로 제 2 불순물을 주입하여 상기 전자 주입 영 역 하부에 제 2 불순물 웰 영역을 형성하고 상기 반도체 기판에 선택적으로 제 1 불순물을 주입하여 제 1 불순물 웰 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 8항에 있어서,상기 컨트롤 게이트 영역은 상기 제 1 불순물 웰 영역 상에 형성된 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 7항에 있어서,상기 전자 주입 영역의 상부면 및 측면이 드러나는 단계에서,상기 전자 주입 영역의 에지는 첨단부를 갖는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 10항에 있어서,상기 소자 분리막 패턴은 상기 첨단부보다 낮은 깊이의 홈이 형성된 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 7항에 있어서,상기 플로팅 게이트 전극에 프로그램시 상기 전자 주입 영역에는 네거티브 바이어스(negative bias)가 인가되고 상기 컨트롤 게이트 영역에는 파지티브 바이 어스(positive bias)가 인가되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 12항에 있어서,상기 파지티브 바이어스는 3V 내지 5V인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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