KR20020078428A - 반도체 메모리 소자의 소자격리 영역 제조방법 - Google Patents
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Abstract
본 발명은 두께가 다른 둘 이상의 터널링 산화막을 사용하는 소자의 소자격리 영역 형성시 트랜지스터의 험프(hump) 특성을 감소시키는데 적당한 반도체 소자의 소자격리 영역 제조방법에 관한 것이다. 상기 제조 방법은, 두께가 서로 다른 둘 이상의 터널 절연막을 사용하는 소자에 있어서, 반도체 기판에 두께가 서로 다른 터널 절연막과 도전층 그리고 제 1 절연막을 차례로 형성하는 단계와; 상기 반도체 기판의 소정영역에 소정깊이로 소자격리 영역을 형성하는 단계와; 전면에 제 2, 제 3 절연막을 차례로 형성하는 단계와; 씨앰피 공정을 이용하여 상기 제 3 절연막을 평탄화시키는 단계와; 식각 공정을 이용하여 상기 제 2, 제 3 절연막을 제거하는 단계를 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 두께가 다른 둘 이상의 터널링 산화막을 사용하는 소자의 소자격리 영역 형성시 트랜지스터의 험프(hump) 특성을 감소시키는데 적당한 반도체 소자의 소자격리 영역 제조방법에 관한 것이다.
최근 들어 플래쉬 EEPROM(Flash Electrically Erasable Programmable Read Only Memory) 및 플래쉬 메모리 카드(Flash Memory Card)와 같은 비휘발성 메모리의 응용이 확대되면서 비휘발성 메모리에 관한 연구 개발이 요구되고 있다.
상기 플래쉬 EEPROM 및 EEPROM등의 비휘발성 반도체 메모리를 데이터 저장미디어(Mass Storage Media)로 사용하고 할 때 가장 큰 문제점은 상기 메모리의 비트당 가격(Cost-per-Bit)이 너무 비싸다는 것이다. 또한, 포토블(Potable) 제품으로의 응용을 위해서는 저전력이 소모되는 칩(Chip)이 요구된다. 상기 비트당 가격을 낮추기 위한 방안으로 최근 멀티 비트셀(Multibit-per-Cell)에 관한 연구가 활발히 진행되고 있다.
종래의 비휘발성 메모리의 집적도는 메모리 셀의 개수와 일대일 대응 관계에 있는 반면에 멀티 비트 셀은 메모리 셀 하나에 1비트 이상의 데이터를 저장하므로 메모리의 셀 사이즈를 줄이지 않고는 동일 칩 면적에 데이터의 저장 집적도를 크게 높일 수 있다.
상기 멀티 비트 셀을 구현하기 위해서는 각 메모리 셀에 3개 이상의 문턱전압 레벨(Threshold Voltage Level)을 프로그램 해야한다.
예를 들면 셀당 2비트의 데이터를 저장하기 위해서는 22= 4, 즉 4단계의 문턱전압 레벨로 각 셀을 프로그램(Program)할 수 있어야 한다. 이때 상기 4단계의 문턱전압 fp벨은 논리적으로 00, 01, 10, 11의 각 로직상태로 대응시킨다.
이와 같은 멀티 레벨 프로그램에 있어서 가장 큰 과제는 각 문턱전압 레벨이 통계적인 분포를 갖는다는 점이고, 이 값은 약 0.5V에 이른다.
따라서, 각각의 문턱레벨을 정확하게 조절(Adjust)하여 분포를 줄일수록 보다 많은 레벨을 프로그램할 수 있게되고, 셀당 비트수도 증가시킬 수 있게 된다.
상기의 전압분포를 줄이기 위한 한 방법으로서 일반적으로 프로그램과 조회를 반복하여 프로그래밍을 수행하는 기법을 사용하고 있다. 상기의 기법에서는 원하는 문턱레벨로 비휘발성 메모리 셀을 프로그램하기 위해 일련의 프로그램 전압펄스(a series of voltage pulses)를 셀에 인가한다. 그리고 상기 셀이 원하는 문턱레벨에 도달했는지 조회(Verify)하기 위해 각 전압펄스들 사이에서 읽기(Reading) 고정이 수행되어진다. 각 조회중에 조회된 문턱레벨 값이 원하는 문턱레벨 값에 도달하면 프로그래밍 과정은 스톱된다.
이러한 프로그램과 조회를 반복 수행하는 방식에서는 유한한 프로그램 전압펄스 폭으로 인한 문턱레벨의 에러 분포를 줄이기는 어렵다. 또한, 상기의 프로그램 조회를 반복하는 알고리즘을 회로로 구현하게 되므로 칩의 주변회로 면적이 증가되고 상기의 반복적인 방법은 프로그램 시간이 길어지는 단점이 있다.
또한, 일반적으로 플래쉬 EEPROM 및 EEPROM등의 비휘발성 메모리 소자의 집적도를 결정하는 메모리 셀의 유효 셀 사이즈(Effective Cell Size)는 셀 사이즈와 셀 어레이 구조에 의해 결정된다.
비휘발성 메모리 셀 중 최소의 셀 구조는 단순 적층구조로서, 도 1a는 일반적인 비휘발성 메모리 셀의 회로도이고, 도 1b는 일반적인 단순 적층형 비휘발성 메모리 셀의 구조 단면도이다.
도 1a에 도시한 바와 같이 비휘발성 메모리 셀의 심볼이여, 동시에 회로도니 비휘발성 메모리 셀은 콘트롤 게이트(5), 플로팅 게이트(3), 소오스(6a), 채널영역(7) 및 드레인(6b)으로 구성된다.
상기와 같이 구성된 비휘발성 메모리 셀의 동작은 프로그래밍이 일어날 만큼 충분한 전압을 콘트롤 게이트(5) 및 드레인(6b)에 인가하면 드레인(6b)과 소오스(6a) 사이에 전류가 흐른다. 상기 전류를 참조전류(Reference Current)와 비교하여 참조전류 보다 같거나 작은 값에 도달하면 프로그램 완료신호(Programming Completion Signal)를 발생시킨다.
이어, 도 1b에 도시한 바와 같이 P형 반도체 기판(1)상에 터널링 산화막(2)을 사이에 두고 플로팅 게이트(3)가 형성되며, 상기 플로팅 게이트(3)상에 콘트롤 게이트(5)가 형성된다.
그리고 상기 콘트롤 게이트(5)와 플로팅 게이트(3) 사이에는 유전체막(4)이 형성되고, 상기 플로팅 게이트(3) 양측의 P형 반도체 기판(1)내에는 n형 소오스 영역(6a)과 드레인 영역(6b)이 형성된다.
한편, 비휘발성 메모리 소자의 경우는 기억저장을 목적으로 하는 셀 트랜지스터와, 외부전원인가 및 주변회로 동작을 위한 트랜지스터로 구성되어 있으며, 각각에 대하여 구동하는 전원이 다른 특징을 가지고 있다. 이에 따라서, 플로팅 게이트 하부의 터널 절연막이 저전압 트랜지스터와 고전압 트랜지스터간에 서로 다른 두께를 갖는 특징을 가지고 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 메모리 소자의 소자격리 영역 제조방법에 대하여 설명하면 다음과 같다.
도 2a 내지 도 2c는 종래의 반도체 메모리 소자의 소자격리 영역 제조방법을 나타낸 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이 반도체 기판(21)에 서로 다른 두께를 갖는 터널 절연막(22), 도전층(23) 그리고 제 1 절연막(24)을 차례로 형성한 후, 상기 제 1 절연막(24)상에 포토레지스트를 증착하고 노광 및 현상공정을 이용하여 포토레지스트 패턴(25)을 형성한다.
그리고 상기 포토레지스트 패턴(25)을 마스크하여 상기 터널 절연막(22), 도전층(23) 및 제 1 절연막(24) 그리고 상기 반도체 기판(21)를 소정깊이로 식각 제거하여 트랜치(Shallow Trench Isolation : STI)(26)를 형성한다. 이때, 상기 터널 절연막(22)은 산화막을 사용하고, 상기 제 1 절연막(24)은 식각 저지층(stopping layer)이며 실리콘 질화막(SiN)를 사용한다.
여기서, 상기 도전층(23)은 플로팅 게이트이고, 상기 터널 절연막(22)은 저전압용 트랜지스터와 고전압용 트랜지스터간에 서로 다른 두께를 갖는다.
이어서 도면에는 도시하지 않았지만 상기 트랜치(26)에 열산화 공정을 이용하여 절연막을 형성한다.
이어, 도 2b에 도시한 바와 같이 상기 포토레지스트 패턴(25)을 제거한 후,상기 트랜치(26)를 포함한 전면에 제 2 절연막(27)을 증착한다. 그리고 CMP(Chemical Mechanical Polishing : 화학 기계적 경연 연마 공정을 이용하여 상기 트랜치(26)내부에만 남도록 상기 제 2 절연막(27)을 제거하여 소자격리 영역을 형성한다. 이때, 상기 제 2 절연막(27)은 HDP(High Density Plasma)를 사용한다.
여기서, 상기 CMP 공정시 상기 제 2 절연막(27)에서 고전압용 트랜지스터와 소자격리 영역간의 단차 그리고 저전압용 트랜지스터와 소자격리 간의 단차 사이에는 고/저 전압용 터널 절연막간의 두께 차이로 인한 유의차가 존재한다.
따라서, 고/저 전압용 터널 절연막의 두께 차이는 CMP 공정후 웨이퍼 레벨에서 소자격리 영역에 형성된 절연막를 평탄화시킬 수 없다.
이어서, 도 2c에 도시한 바와 같이 상기 제 1 절연막(24)을 제거하여 소자격리 영역을 갖는 플로팅 게이트(33)를 형성한다. 이때, 상기 제 1 절연막(24) 제거시 참조부호 (28)과 같이 상기 제 2 절연막(27)이 확산된다.
이어, 도면에는 도시하지 않았지만 습식식각 공정을 이용하여 상기 확산된 제 2 절연막(27)을 식각 제거한 후, 상기 플로팅 게이트(23)상에 유전체막을 형성하고, 상기 유전체막상에 콘트롤 게이트를 형성하여 비휘밞성 메모리 소자를 완성한다.
그러나 상기와 같은 종래의 반도체 소자의 소자격리 영역 제조방법에 있어서는 다음과 같은 문제점이 있었다.
서로 두께가 다른 듀얼 게이트 절연막을 사용하는 비휘발성 메모리 소자에 있어서, 트랜치를 이용한 소자격리 영역 형성시 CMP 공정 후 고전압 영역에서 플로팅 게이트 노출이 발생한다.
또한, CMP 공정 후 실리콘 질화막의 두께가 낮을 경우 고전압 터널 산화막과 소자격리 영역간의 낮은 단차로 인해 트랜지스터 험프(hump) 특성이 나타난다.
그리고 두께가 서로 다른 고/저 전압용 트랜치를 이용한 소자격리 영역 형성시 CMP 공정후, 트랜치에 형성된 소자격리용 절연막이 평탄화되지 않을 경우 게이트, 콘택 식각등의 후속 공정 진행시 게이트가 잔존하거나 콘택이 오픈되지 않는 문제점이 발생하였다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 균일한 소자격리용 절연막의 두께 및 플로팅 게이트 전극의 노출을 방지하는데 적당한 반도체 소자의 소자격리 영역 제조방법에 관한 것이다.
도 1a는 일반적인 비휘발성 메모리 셀의 회로도
도 1b는 일반적인 단순 적층형 비휘발성 메모리 셀의 구조 단면도
도 2a 내지 도 2c는 종래의 반도체 소자의 소자격리 영역 제조방법을 나타낸 공정 단면도
도 3a 내지 도 3d는 본 발명의 반도체 소자의 소자격리 영역 제조방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
31 : 반도체 기판 32 : 터널 절연막
33 : 플로팅 게이트 34 : 제 1 절연막
35 : 포토레지스트 패턴 36 : 트렌치
37 : 제 2 절연막 38 : 제 3 절연막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 소자격리 영역 제조방법은 두께가 서로 다른 둘 이상의 터널 절연막을 사용하는 소자에 있어서, 반도체 기판에 두께가 서로 다른 터널 절연막과 도전층 그리고 제 1 절연막을 차례로 형성하는 단계와, 상기 반도체 기판의 소정영역에 소정깊이로 소자격리 영역을 형성하는 단계와, 전면에 제 2, 제 3 절연막을 차례로 형성하는 단계와, 씨앰피 공정을 이용하여 상기 제 3 절연막을 평탄화시키는 단계와, 식각 공정을 이용하여 상기 제 2, 제 3 절연막을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 소자격리 영역 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명의 반도체 소자의 소자격리 영역 제조방법을 나타낸 공정 단면도이다.
먼저, 도 3a에 도시한 바와 같이 반도체 기판(31)에 터널 절연막(32), 도전층(33) 그리고 제 1 절연막(34)을 차례로 형성하고, 상기 제 1 절연막(34)상에 포토레지스트를 증착한 후, 노광 및 현상공정을 이용하여 포토레지스트 패턴(35)를 형성한다. 그리고 상기 포토레지스트 패턴(35)을 마스크로 하여 상기 터널 절연막(32), 도전층(33) 및 제 1 절연막(34) 그리고 반도체 기판(31)을 소정깊이로 식각 제거하여 트랜치(36)을 형성한다.
이때, 상기 터널 절연막(32)은 산화막을 사용하고, 상기 제 1 절연막(34)은 실리콘 질화막(SIN)을 사용한다.
여기서, 상기 도전층(33)은 플로팅 게이트이며, 상기 터널 절연막(32)은 저전압용 트랜지스터와 고전압용 트랜지스터간에 서로 다른 두께를 갖는다.
이어, 도 3b에 도시한 바와 같이 상기 포토레지스트 패턴(35)을 제거한 후, 상기 트랜치(36)를 포함한 전면에 제 2 절연막(37)을 증착한다. 이때, 상기 제 2 절연막(37)은 HDP(High Density Plasma)를 사용한다.
그리고 습식식각 공정을 이용하여 상기 제 2 절연막(37)을 선택적으로 식각 제거하여 소자격리 영역을 형성한 후, 상기 제 2 절연막(37)을 포함한 전면에 제 3절연막(38)을 형성한다. 이때, 상기 제 3 절연막(38)은 제 1 절연막(34)과 같은 막질을 사용한다.
여기서, 상기 제 2 절연막(37)을 전면에 동일하게 증착후, 습식식각 공정을 이용하여 상기 트랜치(36)에 리세스(recess)시키게 되면 플로팅 게이트에서의 동일한 소자격리 영역을 형성할 수 없게 된다.
따라서, 소자격리 영역의 단차를 동일하게 하기 위해서는 저전압 영역의 액티브 에지를 고전압로 형성시킨 후, 고/저 전압 터널 절연막 두께를 이용하여 저전압 영역의 트랜치 깊이을 더 깊게 형성시킨 후, 습식식각 공정으로 소자격리 절연막을 리세스 시키게 되면 동일한 단차를 갖는 소자격리 영역을 형성시킬 수 있다.
이어서, 도 3c에 도시한 바와 같이 상기 제 3 절연막(38)상에 제 4 절연막(39)을 형성하고, CMP 공정을 이용하여 전면을 평탄화시킨다.
이어, 도 3d에 도시한 바와 같이 습식식각 공정을 이용하여 상기 제 4 절연막(39)을 제거한 후, 상기 제 1, 제 3 절연막(34)(38)을 제거한다. 이때, 상기 제 1, 제 3 절연막(34)(39)은 같은 막질로 구성되어 있어 동시에 제거할 수 있다.
따라서, 소자격리 영역의 단차는 미리 형성된 제 1, 제 3 절연막(34)(39)에 의해 동일한 단차를 이룰 수 있다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 소자격리 영역 제조방법에 있어서는 다음과 같은 효과가 있다.
두께가 서로 다른 듀얼 게이트 절연막을 사용하는 비휘발성 메모리 소자에 있어서, 트랜치를 이용한 소자격리 영역 형성시 습식식각 공정을 이용하여 CMP 공정에 의해 발생할 수 있는 불균일한 소자격리 영역의 두께를 균일하게 형성시킬 수 있다.
따라서, 플로팅게이트 및 콘택 식각등의 후속 공정진행시 신뢰성을 향상시킬 수 있다.
또한, 고전압용 플로팅 게이트가 노출되지 않고 고전압용 터널 절연막과 소자격리 영역간의 단차를 갖게되므로 트랜지스터 험프 특성을 개선시킬 수 있다.
Claims (3)
- 두께가 서로 다른 둘 이상의 터널 절연막을 사용하는 소자에 있어서,반도체 기판에 두께가 서로 다른 터널 절연막과 도전층 그리고 제 1 절연막을 차례로 형성하는 단계와;상기 반도체 기판의 소정영역에 소정깊이로 소자격리 영역을 형성하는 단계와;전면에 제 2, 제 3 절연막을 차례로 형성하는 단계와;씨앰피 공정을 이용하여 상기 제 3 절연막을 평탄화시키는 단계와;식각 공정을 이용하여 상기 제 2, 제 3 절연막을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 소자격리 영역 제조방법.
- 제 1 항에 있어서,상기 제 1, 제 2 절연막은 실리콘 질화막을 사용하는 것을 특징으로 하는 반도체 소자의 소자격리 영역 제조방법에 관한 것이다.
- 제 1 항에 있어서,상기 소자격리 영역 형성시 포토공정을 이용하여 반도체 기판의 소정영역에소정깊이로 트랜치를 형성하는 단계와;상기 트랜치를 포함한 전면에 절연막을 형성하는 단계와;습식식각 공정을 이용하여 상기 트랜치내부 및 두께가 다른 터널 산화막이 형성된 부분에만 남도록 상기 절연막을 식각 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 소자격리 영역 제조방법.
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| KR1020010018787A KR20020078428A (ko) | 2001-04-09 | 2001-04-09 | 반도체 메모리 소자의 소자격리 영역 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20020078428A true KR20020078428A (ko) | 2002-10-18 |
Family
ID=27700374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020010018787A KR20020078428A (ko) | 2001-04-09 | 2001-04-09 | 반도체 메모리 소자의 소자격리 영역 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020078428A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100812080B1 (ko) * | 2007-06-26 | 2008-03-07 | 주식회사 동부하이텍 | 비휘발성 메모리 소자 및 그 제조 방법 |
-
2001
- 2001-04-09 KR KR1020010018787A patent/KR20020078428A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100812080B1 (ko) * | 2007-06-26 | 2008-03-07 | 주식회사 동부하이텍 | 비휘발성 메모리 소자 및 그 제조 방법 |
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