KR20100074633A - 비휘발성 메모리 소자의 제조 방법 - Google Patents

비휘발성 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판상에 게이트들을 형성하는 단계와, 상기 게이트들 사이에 상기 게이트들보다 낮은 높이로 절연막을 형성하는 단계와, 상기 절연막 상부에만 보호막을 형성하는 단계와, 상기 보호막 및 상기 게이트들을 포함하는 반도체 기판 상에 금속막을 형성하는 단계와, 상기 금속막과 접하는 상기 게이트를 반응시켜 상기 게이트 상부를 게이트 전극막으로 변성시키는 단계 및 반응하지 않은 상기 금속막을 제거하는 단계를 포함하기 때문에, 절연막의 높이를 균일하게 유지하여 금속막의 두께를 일정하게 형성함으로써 금속 성분의 게이트 전극막을 균일하게 형성할 수 있다.
코발트 실리사이드, 게이트 전극막, 세정 공정

Description

비휘발성 메모리 소자의 제조 방법{Method of fabricating non-volatile memory device}
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 코발트 실리사이드막을 포함하는 게이트를 형성하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 디램(DRAM: Dynamic Random Access Memory) 및 에스램(SRAM: Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 소자이다. 이에 반해, 비휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 소자이다.
플래시 메모리 소자는 비휘발성 메모리 소자의 일종으로써, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과, 프로그램 및 소거가 전기적으로 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.
이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 따라 노아(NOR)형 플래시 메모리와 낸드(NAND)형 플래시 메모리 소자로 구별될 수 있다. 노아형 플래시 메모리 소자는 각각의 메모리 셀 트랜지스터의 드레인이 비트 라인에 연결된다. 따라서 임의의 주소에 대한 프로그램 및 소거가 가능하여 동작 속도가 빠르기 때문에 고속 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리 소자는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고 한 개의 스트링이 비트 라인과 공통 소스 라인 사이에 연결된다. 따라서, 드레인 콘택 플러그의 수가 상대적으로 적어 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 주로 사용된다.
낸드형 플래시 메모리 소자는 소스 선택 라인과 드레인 선택 라인 사이에 다수의 워드 라인이 형성된다. 소스 선택 라인 또는 드레인 선택 라인은 다수의 스트링에 각각 포함된 선택 트랜지스터들의 게이트가 서로 연결되어 형성되며, 워드 라인은 메모리 셀 트랜지스터들의 게이트가 서로 연결되어 형성된다. 선택 라인과 워드 라인에는 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 포함되며, 선택 라인에서는 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결된다.
그런데, 점차 반도체 소자가 고집적화되고 공정 선폭이 축소됨에 따라 게이트의 폭 또한 매우 협소하게 형성되고 있다. 게이트의 폭이 좁아지면 게이트 저항 이 증가하여 게이트 동작 특성이 열화될 수 있다. 따라서 게이트의 저항을 감소시키도록 콘트롤 게이트 상에 전기 저항이 낮은 물질막으로 게이트 전극막을 형성함으로써 게이트의 동작 특성을 확보할 수 있는 다양한 기술들이 강구되고 있다.
본 발명은 게이트 전극의 사이에 절연막을 형성한 뒤, 절연막 및 게이트 전극 상부의 측벽에 금속막을 형성한 뒤 금속막과 접하는 게이트 전극 상부를 금속 성분의 게이트 전극막으로 변성시키는 공정을 실시할 경우, 금속막을 형성하기 전에 오목하게 형성된 절연막 상부에 보호막을 형성하여 잔류물이 게이트 측벽에 영향을 주는 것을 방지할 수 있다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 반도체 기판상에 게이트들을 형성하는 단계와, 상기 게이트들 사이에 상기 게이트들보다 낮은 높이로 절연막을 형성하는 단계와, 상기 절연막 상부에만 보호막을 형성하는 단계와, 상기 보호막 및 상기 게이트들을 포함하는 반도체 기판 상에 금속막을 형성하는 단계와, 상기 금속막과 접하는 상기 게이트를 반응시켜 상기 게이트 상부를 게이트 전극막으로 변성시키는 단계 및 반응하지 않은 상기 금속막을 제거하는 단계를 포함한다.
상기 절연막의 상부는 오목하게 형성될 수 있다. 상기 보호막은 상기 절연막 상부를 선택적으로 질화시키는 선택적 플라즈마 질화 공정으로 형성할 수 있다. 상기 선택적 플라즈마 질화 공정은 Si-Si 결합 에너지가 2.3eV, Si-O 결합 에너지가 4.6eV, Si-F 결합 에너지가 5.9eV인 조건으로 실시할 수 있다. 상기 선택적 플라즈마 질화 공정은 Si-O 결합과 Si-F 결합을 파괴할 수 있는 에너지 선택비를 갖는 조건으로 실시할 수 있다. 상기 게이트를 형성하는 단계는, 상기 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막 및 제2 도전막을 형성하는 단계 및 게이트 패터닝 공정을 통해 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막을 식각하여 상기 게이트를 형성하는 단계를 더욱 포함할 수 있다. 상기 제2 도전막을 형성한 뒤, 상기 제2 도전막에 대해 F+ 을 주입하는 이온 주입 공정을 실시하는 단계를 더욱 포함할 수 있다. 상기 이온 주입 공정으로 상기 제2 도전막의 표면에는 Si-F 결합이 형성될 수 있다. 상기 보호막을 형성한 뒤 상기 제2 도전막에 잔류하는 상기 Si-F 결합을 제거하는 공정을 실시하는 단계를 더욱 포함할 수 있다. 상기 Si-F 결합을 제거하기 위하여 400도의 온도에서 10초 동안 실시하는 열처리 공정으로 실시할 수 있다.
본 발명은 절연막 상부만 선택적으로 질화시키는 선택적 플라즈마 질화 공정으로 보호막을 형성함으로써, 게이트 사이에 형성된 절연막을 손실시킬 수 있는 세정 공정을 생략할 수 있다. 따라서, 절연막의 높이를 균일하게 유지하여 금속막의 두께를 일정하게 형성함으로써 금속 성분의 게이트 전극막을 균일하게 형성할 수 있다. 이로써, 더욱 고성능의 비휘발성 메모리 소자의 제조가 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1g는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다. 이하에서는 비휘발성 메모리 소자 중 플래시 메모리 소자를 일실시예로 자세히 설명한다. 이때, 도 1a 내지 도 1g는 플래시 메모리 소자의 소자 분리 영역은 포함하지 않고 활성 영역의 단면만 도시한 것이다.
도 1a를 참조하면, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 반도체 기판(102)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이때 스크린 산 화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정 시 반도체 기판(102)의 표면이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
그리고, 스크린 산화막(도시하지 않음)을 제거한 후, 반도체 기판(102) 상에 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 전자를 통과시킬 수 있다. 터널 절연막(104)은 산화막으로 형성한다.
터널 절연막(104) 상에 플로팅 게이트용 제1 도전막(106)을 형성한다. 제1 도전막(106)은 전하를 저장하거나 방출할 수 있다. 따라서, 프로그램 동작시 반도체 기판(102)의 채널 영역의 전자가 터널 절연막(104)을 통과하여 제1 도전막(106)으로 축적될 수 있고, 소거 동작시 제1 도전막(106)에 저장된 전하가 게이트 절연막(104)을 통과하여 반도체 기판(102)으로 방출될 수 있다. 제1 도전막(106)은 폴리 실리콘막으로 형성한다.
이어서, 도면에는 도시하지 않았지만, 반도체 기판(102)의 소자 분리 영역 상부에 형성된 제1 도전막(106)과 터널 절연막(104)을 식각하고 소자 분리 영역의 반도체 기판(102)을 식각하여 트렌치(도시하지 않음)를 형성한다. 그리고 트렌치(도시하지 않음)에 절연물질을 형성하여 활성 영역을 한정하는 소자 분리막(도시하지 않음)을 형성한다.
그리고, 소자 분리막(도시하지 않음)을 포함하는 제1 도전막(106) 상에 유전 체막(108)을 형성한다. 유전체막(108)은 하부에 형성된 플로팅 게이트와 상부에 형성된 콘트롤 게이트를 절연한다. 유전체막(108)은 산화막, 질화막 및 산화막의 적층 구조인 ONO(Oxide/Nitride/Oxide) 구조의 막으로 형성할 수 있다. 유전체막(108) 상에 콘트롤 게이트용 제2 도전막(110)을 형성한다. 제2 도전막(110)은 폴리 실리콘막으로 형성한다.
이후에, 제2 도전막(110)에 대해 F+ 을 주입하는 이온 주입 공정을 실시한다. 이때 이온 주입 깊이(Project range; Rp)는 약 800Å으로 형성될 수 있다. 이로써 제2 도전막(110)의 표면에는 다수의 Si-F 결합이 형성된다. 이러한 이온 주입 공정은후속하는 선택적 플라즈마 질화 공정시 제2 도전막(110)에는 질화반응이 일어나는 것을 억제하기 위함이다.
도 1b를 참조하면, 게이트가 형성될 영역의 제2 도전막(110) 상에 게이트 마스크 패턴(112)을 형성한다. 게이트 마스크 패턴(112)은 하부에 형성된 적층막들과 식각 선택비가 다른 물질막, 예를 들면 질화막으로 형성할 수 있다. 그리고, 게이트 마스크 패턴(112)을 이용한 식각 공정으로 제2 도전막(110), 유전체막(108) 및 제1 도전막(106)을 식각하여 패터닝함으로써 터널 절연막(104), 제1 도전막(106), 유전체막(108) 및 제2 도전막(110)을 포함하는 게이트 전극을 형성한다. 이때, 제1 도전막(106)은 플로팅 게이트이고 제2 도전막(110)은 콘트롤 게이트이다.
그런데, 제2 도전막(110)을 형성하는 폴리 실리콘막은 저항이 비교적 높기 때문에, 반도체 소자의 크기가 축소되어 게이트의 폭이 점차 좁은 폭으로 형성되는 경우 폴리 실리콘막만으로 형성된 제2 도전막(110)으로는 적절한 저항 특성을 확보할 수 없다. 따라서, 제2 도전막(110)의 일부를 폴리 실리콘막보다 저항이 낮은 금속 성분의 물질막으로 변형시킨 게이트 전극막을 형성하는데, 이를 하기에서 상세히 설명한다.
도 1c를 참조하면, 게이트 전극을 포함하는 반도체 기판(102) 상에 게이트 마스크 패턴(112)보다 높게 절연막(112)을 형성하여 게이트 전극 사이를 절연막(112)으로 채운다. 그리고, 게이트 마스크 패턴(112)이 노출될 때까지 절연막(112)에 대해 화학 기계적 연마(Chemical Mechanical Polishing; CMP)와 같은 평탄화 공정을 실시한다.
도 1d를 참조하면, 게이트 마스크 패턴(112)을 제거하기 위하여 질화막에 대한 에치백(etch back) 공정을 실시한다. 그리고, 절연막(114)의 높이를 제2 도전막(110)보다 낮추기 위하여 절연막(114) 상부를 제거하는 에치백 공정을 실시한다. 이때, 절연막(114)의 높이는 제2 도전막(110)의 측벽에 잔류하도록 한다. 이때, 절연막(114)의 상부는 제2 도전막(110)의 측벽과 접하는 부분이 중심부에 비해 더욱 높게 형성될 수 있다. 즉, 절연막(114) 상부는 오목하게 형성될 수 있다.
이후에는, 제2 도전막(110)의 노출된 표면과 절연막(114)의 표면에 금속막을 형성하고 열처리 공정을 실시하여 제2 도전막(110)의 상부를 금속 성분의 막으로 변성시키는 공정을 실시한다. 그런데, 통상적으로 금속막을 형성하기 전에는 반도체 기판(102) 상부에 대해 세정 공정을 실시한다. 세정 공정은 후속하는 공정에서 코발트 잔류물(residue)나 산화 티탄(TiO2) 등이 게이트의 누설 전류를 유발하는 것을 방지하기 위하여 실시한다.
도 2a 내지 도 2c는 종래 기술에 따른 세정 공정 단계를 설명하기 위한 소자의 SEM(Scanning Electron Microscope) 사진이다.
도 2a는 콘트롤 게이트를 형성하는 폴리 실리콘막을 식각 정지막으로 하는 절연막의 평탄화 공정 후 절연막에 대해 에치백 공정을 실시한 단계의 SEM 사진이고, 도 2b는 절연막에 대한 에치백 공정 후 세정 공정을 실시한 단계의 SEM 사진이다. 그런데, 세정 공정을 통해 산화막으로 형성된 절연막이 일부 제거될 수가 있으며, 이 경우 도 2b에 나타난 바와 같이, 세정 공정을 실시하고 난 뒤 게이트 전극 사이의 제1 영역(도면부호 B)에는 절연막이 잔류할 수 있지만 제2 영역(도면부호 A)에는 절연막이 과도하게 손실되어 절연막이 균일하게 잔류하지 않을 수 있다. 이와 같이 게이트 전극 사이의 공간에 절연막의 높이가 불균일하게 형성되면 후속하는 공정에서 콘트롤 게이트의 측벽에 금속막의 두께를 균일하게 형성하는 것이 어렵게 된다. 또한, 제2 영역(도면부호 A)에서는 터널 절연막까지 노출되어 터널 절연막도 함께 손상될 수 있다.
도 2c는 하드 마스크를 형성하는 질화막을 식각 정지막으로 하는 절연막의 평탄화 공정 후 질화막에 대해 에치백 공정을 실시한 단계의 SEM 사진이다. 질화막에 대한 에치백 공정시에도 산화막으로 형성된 게이트 전극 사이의 절연막은 일부 식각될 수 있으며, 절연막이 식각되는 양에 있어서 차이가 발생하여 제3 영역(도면 부호 C1)과 제4 영역(도면부호 C2)과 같이 절연막의 높이가 불균일하게 형성될 수 있다. 이 또한 후속하는 공정에서 콘트롤 게이트의 측벽에 금속막의 두께를 균일하게 형성하는 것이 어렵게 하는 요인이 된다.
따라서, 본발명은 금속막 형성 공정 전에 실시하는 세정 공정을 생략하고, 세정 공정 대신에 절연막(114) 상에 보호막으로써 질화막을 형성하는 공정을 실시하는데, 이를 하기에서 더욱 상세하게 설명한다.
도 1e를 참조하면, 제2 도전막(110)의 노출된 표면은 질화시키지 않고 절연막(114)의 상부만 질화시키는 선택적 플라즈마 질화 공정을 실시한다. 이로써 절연막(114)의 상부에만 보호막(116)으로서 질화막이 형성된다. 보호막(116)은 절연막(114) 상에 부착된 도전성 잔류물이나 TiO2 등이 제2 도전막(110)의 측벽(도면부호 S)에 영향을 주는 것을 효과적으로 차단할 수 있다. 즉, 별도의 세정 공정을 실시하지 않더라도 게이트 전극의 측벽으로부터 누설 전류가 발생하는 것을 방지할 수 있다.
보호막(116)을 형성하기 위한 선택적 플라즈마 질화 공정은, Si-Si 결합 에너지가 2.3eV, Si-O 결합 에너지가 4.6eV, Si-F 결합 에너지가 5.9eV인 조건으로 실시한다. 즉, Si-O 결합과 Si-F 결합을 파괴할 수 있는 선택적 플라즈마 질화 공정의 에너지 선택비를 갖도록 한다.
이후에, 제2 도전막(110)의 상부에 잔류하는 Si-F 결합을 제거하는 공정을 실시한다. 이러한 Si-F 결합을 파괴하기 위하여 약 400도의 온도에서 10초 내외의 열처리 공정을 실시한다.
도 1f를 참조하면, 제2 도전막(110)과 보호막(116)의 상부에 금속막(118)을 형성한다. 금속막(118)은 후속하는 공정에서 금속막(118)과 접하는 제2 도전막(110)을 변성시키기 위하여 형성하며, 코발트(Co)막을 포함할 수 있다. 이때, 세정 공정을 거지지 않았기 때문에, 게이트 전극 사이에 형성된 절연막(114)의 높이는 균일하게 형성될 수 있으며, 따라서, 금속막(118) 또한 균일한 두께로 형성될 수 있다.
이어서, 금속막(118)과 접하는 제2 도전막(110)을 변성시키기 위한 공정을 실시한다. 이를 위하여, 반도체 기판(102)에 대해 열처리 공정을 실시한다. 이로써, 금속막(118)과 접하는 제2 도전막(110) 상부에는 금속 성분의 게이트 전극막(120)이 형성된다. 금속막(118)을 코발트(Co)막으로 형성하는 경우, 게이트 전극막(120)은 코발트 실리사이드(CoSi2)막으로 형성될 수 있다.
한편, 보호막(116)은 코발트 원소가 제2 도전막(104)의 측벽(도면부호 S)에 과도하게 공급되는 것을 방지함으로써, 제2 도전막(104)의 측벽(도면부호 S)에 코발트 리치(cobalt rich)한 코발트 실리사이드가 형성되는 것을 방지할 수도 있다. 코발트 리치(rich)한 코발트 실리사이드(Co2Si)는 코발트(Co)막과 특성이 유사하기 때문에, 후속하는 금속막(118) 제거 공정시 함께 제거되어 게이트 전극막(120)을 손상시킬 수 있다.
도 1g를 참조하면, 반응하지 않은 금속막(118)을 제거하여 게이트 전극의 형 성 공정을 완료한다.
도 1a 내지 도 1g는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 104 : 터널 절연막
106 : 제1 도전막 108 : 유전체막
110 : 제2 도전막 112 : 게이트 마스크 패턴
114 : 소자 분리막 116 : 보호막
118 : 금속막 120 : 게이트 전극막

Claims (10)

  1. 반도체 기판상에 게이트들을 형성하는 단계;
    상기 게이트들 사이에 상기 게이트들보다 낮은 높이로 절연막을 형성하는 단계;
    상기 절연막 상부에만 보호막을 형성하는 단계;
    상기 보호막 및 상기 게이트들을 포함하는 반도체 기판 상에 금속막을 형성하는 단계;
    상기 금속막과 접하는 상기 게이트를 반응시켜 상기 게이트 상부를 게이트 전극막으로 변성시키는 단계; 및
    반응하지 않은 상기 금속막을 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 절연막의 상부는 오목하게 형성되는 비휘발성 메모리 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 보호막은 상기 절연막 상부를 선택적으로 질화시키는 선택적 플라즈마 질화 공정으로 형성하는 비휘발성 메모리 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 선택적 플라즈마 질화 공정은 Si-Si 결합 에너지가 2.3eV, Si-O 결합 에너지가 4.6eV, Si-F 결합 에너지가 5.9eV인 조건으로 실시하는 비휘발성 메모리 소자의 제조 방법.
  5. 제3항에 있어서,
    상기 선택적 플라즈마 질화 공정은 Si-O 결합과 Si-F 결합을 파괴할 수 있는 에너지 선택비를 갖는 조건으로 실시하는 비휘발성 메모리 소자의 제조 방법.
  6. 제1항에 있어서, 상기 게이트를 형성하는 단계는,,
    상기 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막 및 제2 도전막을 형성하는 단계; 및
    게이트 패터닝 공정을 통해 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막을 식각하여 상기 게이트를 형성하는 단계를 더욱 포함하는 비휘발성 메모리 소 자의 제조 방법.
  7. 제6항에 있어서,
    상기 제2 도전막을 형성한 뒤, 상기 제2 도전막에 대해 F+ 을 주입하는 이온 주입 공정을 실시하는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.
  8. 제6항에 있어서,
    상기 이온 주입 공정으로 상기 제2 도전막의 표면에는 Si-F 결합이 형성되는 비휘발성 메모리 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 보호막을 형성한 뒤 상기 제2 도전막에 잔류하는 상기 Si-F 결합을 제거하는 공정을 실시하는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 Si-F 결합을 제거하기 위하여 400도의 온도에서 10초 동안 실시하는 열처리 공정으로 실시하는 비휘발성 메모리 소자의 제조 방법.
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