KR20070064763A - 반도체 소자의 형성 방법 - Google Patents

반도체 소자의 형성 방법 Download PDF

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KR20070064763A
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황인석
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김경철
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삼성전자주식회사
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Abstract

게이트의 손상을 억제하는 반도체 소자의 형성 방법에 있어서, 셀 트랜지스터용 제1 게이트 구조물들과, 선택 트랜지스터용 제2 게이트 구조물들이 형성된 기판 상에 제1 게이트 구조물들 사이의 제1 개구들 및 제2 게이트 구조물들 사이의 제2 개구들을 완전하게 메우도록 제1 층간 절연막을 형성한다. 제1 층간 절연막 상에 실리콘 질화막을 형성하고, 실리콘 질화막을 사진 식각하여 상기 제2 개구와 대행하는 부위의 제1 층간 절연막을 노출시키는 실리콘 질화막 패턴을 형성하고, 실리콘 질화막 패턴을 식각 마스크로 제2 개구의 측벽 및 저면이 완전하게 노출되도록 노출된 제1 층간 절연막을 식각하여 제1 층간 절연막 패턴을 형성한다. 실리콘 질화막 패턴 및 제1 층간 절연막 패턴을 이온 마스크로 제2 개구 저면에 노출된 기판에 이온을 주입하고, 제2 개구를 메우도록 제2 층간 절연막을 형성한다.

Description

반도체 소자의 형성 방법{Method of forming a semiconductor device}
도 1 내지 도 12는 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 13 내지 도 15는 본 발명의 바람직한 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판 102 : 게이트 산화막
104 : 제1 도전막 106 : 유전막
108 : 제2 도전막 110 : 하드 마스크 막
112 : 제2 도전막 패턴 114 : 하드 마스크 패턴
116 : 제3 개구 118 : 제5 개구
119 : 제1 포토레지스트 패턴 120 : 제6 개구
122 : 제7 개구 126 : 제1 층간 절연막
128 : 실리콘 질화막 130 : 제2 포토레지스트 패턴
132 : 실리콘 질화막 패턴 134 : 제1 층간 절연막 패턴
135 : 제8 개구 136 : 불순물 영역
138 : 제2 실리콘 질화막 140 : 제2 층간 절연막 패턴
본 발명은 반도체 소자의 형성 방법에 관한 것이다. 보다 상세하게는, 공통 소스 라인 및 금속 배선을 형성하기 위한 콘택 패드를 포함하는 불 휘발성 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래시 메모리에 대한 수요가 늘고 있다. 플래시 메모리 소자는 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열 전자 주입(hot electron injection)에 의해 전기적으로 데이터의 입·출력을 제어하는 소자이다.
플래시 메모리 소자를 회로적 관점에서 살펴보면, n개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인(bit line)과 접지라인(ground line) 사이에 병렬로 연결되어 있는 NAND형과, 각각의 셀 트랜지스터들이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 NOR형으 로 구분할 수 있다. 상기 NOR형은 고속 동작에 유리한 반면, 상기 NAND형은 고집적화에 유리하다.
여기서, NAND형 플래시 메모리 소자를 형성하는 방법을 설명하면, 우선, 기판 상에 메모리 셀 트랜지스터(memory cell transistor) 및 선택 트랜지스터(selection transistor)의 게이트 구조물들을 형성한다. 여기서, 상기 비트 라인 콘택 또는 접지 라인과 인접하게 형성되는 선택 트랜지스터의 게이트 구조물들이 상기 셀 트랜지스터의 게이트 구조물들보다 크다.
이어서, 상기 게이트 구조물들이 형성된 기판 상에 절연 물질로써, 제1 중온 산화막을 형성한다. 이때, 상기 제1 중온 산화막은 증착 및 식각을 다수 회 반복하여 보이드(void) 또는 심(seam) 등의 형성을 억제한다. 즉, 상기 게이트 구조물 상에 중온 산화막을 일차적으로 형성하고, 상기 중온 산화막의 일부를 건식 식각으로 제거한 후, 중온 산화막을 이차적으로 형성함으로써 제1 중온 산화막을 완성한다.
계속해서 상기 제1 중온 산화막 상에 상기 게이트 구조물들 사이의 개구에 형성된 제1 중온 산화막이 노출되도록 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 상기 노출된 제1 중온 산화막을 식각하여 상기 개구의 측벽 및 저면이 노출시키는 제1 중온 산화막 패턴을 형성한다. 이때, 상기 제1 중온 산화막 패턴은 상기 노출된 제1 중온 산화막을 건식 식각한 후, 상기 개구의 측벽 및 저면을 완전하게 노출시키기 위하여 습식 식각을 수행함으로써 형성될 수 있다. 이어서, 상기 제1 중온 산화막 패턴을 이온 주입 마스크로 이용하여 상기 노출된 기판에 이온을 주입한다.
그러나 이때, 상기 포토레지스트 패턴은 상기 제1 중온 산화막과 흡착력(adhension)이 좋지 않아 이후 상기 제1 중온 산화막을 식각하는 동안 습식 식각 용액이 상기 포토레지스트 패턴에 마스킹되어 있는 제1 중온 산화막으로 침투할 수 있어, 상기 절연 물질인 제1 중온 산화막의 두께를 얇게 할 수 있으며, 심한 경우, 상기 제1 중온 산화막 하부에 형성된 게이트 구조물의 상부가 일부 손상될 수 있다.
또한, 이후 공정으로, 상기 제1 중온 산화막 패턴 및 노출된 기판 상에 제2 중온 산화막을 형성하고, 상기 제2 중온 산화막의 상부를 연마한다. 이때, 상기 선택 트랜지스터의 게이트 구조물 선폭이 셀 트랜지스터의 게이트 구조물 선폭보다 크기 때문에 상기 연마 공정 시 상기 선택 트랜지스터의 게이트 구조물 상부가 손상되는 문제점이 발생되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 포토레지스트 패턴 및 층간 절연막 사이의 비흡착성으로 인하여 발생되는 문제를 해결하고, 상기 층간 절연막 하부에 형성된 게이트 구조물의 손상을 억제하기 위한 반도체 소자의 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자의 형성 방법에 있어서, 제1 도전막, 유전막 및 제2 도전막을 포함하는 셀 트랜지스터용 제1 게이트 구조물들과, 제3 도전막을 포함하는 선택 트랜지스터용 제2 게이트 구 조물들이 형성된 기판 상에 상기 제1 게이트 구조물들 사이의 제1 개구들 및 제2 게이트 구조물들 사이의 제2 개구들을 완전하게 메우도록 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 실리콘 질화막을 형성한다. 상기 실리콘 질화막을 사진 식각하여 상기 제2 개구와 대향하는 부위의 상기 제1 층간 절연막을 노출시키는 실리콘 질화막 패턴을 형성한다. 상기 실리콘 질화막 패턴을 식각 마스크로 사용하여 상기 제2 개구의 측벽 및 저면이 완전하게 노출되도록 상기 노출된 제1 층간 절연막을 식각하여 제1 층간 절연막 패턴을 형성한다. 상기 실리콘 질화막 패턴 및 제1 층간 절연막 패턴을 이온 마스크로 사용하여 상기 제2 개구 저면에 노출된 기판에 이온을 주입한다. 상기 제2 개구를 메우도록 제2 층간 절연막을 형성한다.
상기 질화막 패턴이 노출될 때까지 상기 제2 층간 절연막 상부를 연마할 수 있다. 상기 노출된 기판에 이온을 주입한 후, 상기 실리콘 질화막패턴 상부 및 제2 개구 내측면에 제2 실리콘 질화막을 연속적으로 형성할 수 있다. 상기 노출된 기판에 이온을 주입한 후, 상기 실리콘 질화막패턴 상부 및 제2 개구 내측면에 제2 실리콘 질화막을 연속적으로 형성할 수 있다. 상기 제1 층간 절연막은, 상기 실리콘 질화막 패턴에 의해 노출된 제1 층간 절연막을 전면 이방성 식각하여 예비 제1 층간 절연막 패턴을 형성하고, 상기 예비 제1 층간 절연막 패턴을 상기 제2 개구의 측벽 및 저면이 완전하게 노출되도록 등방성 식각함으로써 형성될 수 있다. 상기 제1 층간 절연막 상에 실리콘 질화막을 형성한 후, 상기 제2 개구와 대향되는 실리콘 질화막을 노출시키는 제3 층간 절연막 패턴을 형성할 수 있다.
상기와 같은 본 발명에 따르면, 제1 층간 절연막 상에 실리콘 질화막 및 포토레지스트 패턴을 순차적으로 형성함으로써, 이후 등방성 식각 시, 식각 용액이 상기 포토레지스트 패턴에 의해 마스킹된 제1 층간 절연막 내부로 침투하는 것을 억제할 수 있다.
또한, 이후 제2 층간 절연막의 연마 공정 시, 상기 실리콘 질화막 패턴이 식각 저지막으로 기능하여 상기 층간 절연막 하부에 형성된 게이트 구조물들 상기 연마 공정으로 인하여 손상되는 문제를 방지할 수 있다.
이하, 본 발명에 따른 바람직한 실시예에 따른 반도체 소자의 형성 방법에 대해 첨부된 도면들을 참조하여 상세하게 설명하면 다음과 같다.
도 1 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 1을 참조하면, 반도체 기판(100)에 소자 분리막(도시되지 않음)을 형성함으로써 상기 반도체 기판(100)을 액티브 영역(active area)과 필드 영역(field)으로 정의한다. 상기 필드 영역은 셸로우 트렌치 소자 분리(shallow trench isolation; STI) 공정을 수행하여 형성할 수 있다.
그리고, 상기 반도체 기판(100)은 32개의 셀 트랜지스터들이 형성될 제1 영역과, 선택 트랜지스터 및 공통 소스 라인이 형성될 제2 영역을 포함한다. 여기서, 상기 셀 트랜지스터는 플로팅 게이트, 유전막 및 컨트롤 게이트를 포함한다. 한편, 상기 선택 트랜지스터는 MOS(Metal Oxide Silicon) 트랜지스터이다.
상기 반도체 기판(100)의 액티브 영역 상에 열 산화 공정, 화학 기상 증착 공정 또는 원자층 증착 공정 등을 수행하여 게이트 산화막(102)을 형성한다. 이때, 제1 영역에 형성된 게이트 산화막(102)은 이후 터널 산화막으로 기능하게 된다.
이어서, 상기 게이트 산화막(102) 상에 플로팅 게이트로 사용될 제1 도전막(도시되지 않음)을 형성한다. 상기 제1 도전막의 예로써는 도핑된 폴리실리콘 막 또는 금속막 등을 들 수 있다.
계속해서, 통상의 사진 공정으로 제1 도전막 및 게이트 산화막(102)을 선택적으로 식각하여 제1 방향으로 연장되는 제1 도전막 패턴(104) 및 게이트 산화막(102) 패턴을 형성한다. 또한, 도시되어 있지는 않지만 상기 식각 공정을 수행하는 동안 상기 제1 도전막 패턴(104) 사이에는 기판(100)을 노출시키는 개구들이 형성된다.
여기서, 선택 트랜지스터 게이트로 제공되기 위한 제1 도전막 패턴(104)의 선폭은 셀 트랜지스터 게이트로 제공되기 위한 제1 도전막 패턴(104)의 선폭보다 크다. 또한, 상기 셀 트랜지스터 게이트의 제1 도전막 패턴(104) 사이의 제1 개구(도시되지 않음)의 선폭이 상기 선택 트랜지스터 게이트의 제1 도전막 패턴(104) 사이의 제2 개구(도시되지 않음)의 선폭보다 작다.
도 2를 참조하면, 상기 제1 도전막 패턴(104), 제1 개구 및 제2 개구 상에 유전막(106)을 연속적으로 형성한다. 이때, 상기 유전막(106)이 제1 개구 및 제2 개구를 완전하게 메우지 않도록 형성한다. 상기 유전막(106)의 예로는 ONO(oxide nitride oxide)막, 금속 산화막 등을 들 수 있다.
이어서, 선택 트랜지스터의 게이트로 제공될 제1 도전막 패턴(104) 상부에 형성된 유전막(106)을 제거한다. 이는 이후 공정에서 상기 선택 트랜지스터의 게이트로 제공될 제1 도전막 패턴(104) 상에 제2 도전막을 형성하는데, 상기 제1 도전막 패턴(104) 및 제2 도전막을 서로 접촉시켜 상기 선택 트랜지스터를 MOS 트랜지스터로 형성하기 위함이다. 이때, 상기 선택 트랜지스터의 게이트로 제공될 제1 도전막 패턴(104) 상부의 유전막(106)은 완전하게 제거되지 않는 것이 바람직하다. 또한, 선택 트랜지스터 사이의 제2 개구의 내측면에 형성된 유전막(106)은 완전하게 제거한다.
이로써, 제1 영역의 셀 트랜지스터의 게이트로 제공될 제1 도전막 패턴(104) 및 제1 개구 상에 유전막(106)이 연속적으로 형성되며, 상기 제2 영역의 선택 트랜지스터의 게이트로 제공될 제1 도전막 패턴(104) 상부 일부에만 유전막(106)이 형성되어 있다.
도 3을 참조하면, 상기 유전막(106) 상에 제1 개구 및 제2 개구를 메우도록 제2 도전막(108)을 형성한다. 상기 제2 도전막(108)의 예로는 도핑된 폴리실리콘 막, 금속막 및 폴리실리콘 막과 금속 실리사이드막이 적층된 복합막 등을 들 수 있다.
본 실시예에서는 상기 제2 도전막(108)으로 폴리실리콘 막 및 텅스텐 실리사이드 막이 적층된 복합막을 사용한다. 또한, 제1 도전막(104)으로는 폴리실리콘 막을 사용한다.
여기서, 제1 영역의 셀 트랜지스터의 게이트로 사용될 제1 도전막(104) 상에는 유전막(106)과 제2 도전막(108)이 적층되어 있다. 한편, 제2 영역의 선택 트랜 지스터의 게이트로 사용될 제1 도전막 패턴(104) 상에는 유전막(106)이 일부 형성되어 있으며, 상기 제2 도전막(108)이 상기 제1 도전막 패턴(104)과 접촉하며 형성된다.
계속해서, 상기 제2 도전막(108) 상에 하드 마스크 막(110)을 형성한다. 상기 하드 마스크 막(110)으로는 실리콘 질화막을 사용할 수 있다. 상기 하드 마스크 막(110)은 이후 식각 공정 시, 상기 하드 마스크 막(110) 하부에 형성된 게이트를 보호하는 기능을 한다.
도 4를 참조하면, 통상의 사진 공정을 수행하여 상기 하드 마스크 막(110)을 식각하여 제2 도전막(108)을 부분적으로 노출시키는 하드 마스크 패턴(114)을 형성한다. 상기 하드 마스크 패턴(114)을 식각 마스크로 사용하여 노출된 제2 도전막(108)을 식각하여 제2 도전막 패턴(112)을 형성한다.
또한, 상기 식각 공정을 수행하는 동안, 제2 도전막 패턴(112)과 동시에 상기 제2 도전막 패턴(112) 사이에는 제3 개구(116) 및 제4 개구(도시되지 않음)가 생성된다. 상기 제3 개구(116)는 제1 영역에 생성되며 저면에 유전막(106)이 형성되어 있으며, 상기 제4 개구는 제2 영역에 생성되며 저면에 제1 도전막 패턴(104)이 형성되어 있다.
계속해서, 식각하여 상기 제2 영역의 제4 개구에 의해 노출된 제1 도전막 패턴(104)을 완전하게 제거하여 기판(100)을 노출시키는 제5 개구(118)를 생성한다.
여기서, 상기 제4 개구 저면에 노출된 제1 도전막 패턴(104)을 제거하는 동안, 상기 제1 영역의 제3 개구(116) 저면에 노출된 유전막(106)의 일부가 식각된 다. 그러나, 상기 제1 도전막 패턴(104)을 이루는 물질의 식각율이 상기 유전막(106)을 이루는 물질의 식각율에 비해 매우 커, 상기 식각 공정이 수행되는 동안, 제1 도전막 패턴(104)을 모두 식각하는 동안 상기 유전막(106)은 거의 식각되지 않는다.
도 5를 참조하면, 상기 선택 트랜지스터의 게이트로 사용될 하드 마스크 패턴(114) 상부를 일부 마스킹하도록 제5 개구(118)를 메우도록 제1 포토레지스트 패턴(119)을 형성한다. 이때, 상기 제1 포토레지스트 패턴(119)에 의해 마스킹된 하드 마스크 패턴(114)은 유전막(106)이 형성되지 않은 부위와 대향된 부위이다.
상기 제1 포토레지스트 패턴(119)은 후속하는 식각 공정 시 상기 제5 개구(118) 저면의 기판(100)을 보호하기 위하여 형성된다.
도 6을 참조하면, 상기 하드 마스크 패턴(114) 및 제1 포토레지스트 패턴(119)을 식각 마스크로 사용하여 제3 개구(116) 저면에 노출된 유전막(106) 및 제1 도전막 패턴(104)을 식각하여 제1 영역의 셀 트랜지스터로 사용될 제1 게이트 구조물을 형성한다. 상기 게이트 구조물을 형성함과 동시에, 상기 제1 게이트 구조물 사이에는 제6 개구(120)가 생성된다.
상기 식각 공정을 수행하는 동안 상기 하드 마스크 패턴(114) 상부 일부가 식각된다. 이때, 상기 제1 포토레지스트 패턴(119)에 의해 마스킹된 제2 영역의 하드 마스크 패턴(114)은 식각되지 않아 제2 영역의 하드 마스크 패턴(114)은 단차를 갖는다.
계속해서, 상기 제1 영역에 트랜지스터로 사용될 제1 게이트 구조물을 형성 한 후, 상기 제1 포토레지스트 패턴(119)을 제거한다. 이로써, 제2 영역에 선택 트랜지스터로 사용될 제2 게이트 구조물을 형성하며, 동시에 제2 게이트 구조물 사이에는 제7 개구(122)가 생성된다.
도시된 바와 같이, 제1 게이트 구조물은 터널 산화막(102), 제1 도전막(104), 유전막(106), 제2 도전막(112) 및 하드 마스크 패턴(114)이 순차적으로 적층되어 형성된다. 한편, 제2 게이트 구조물은 게이트 산화막(102) 및 제1 도전막(104)이 순차적으로 형성되며, 상기 제1 도전막(104) 상에 일부는 유전막(106)이 형성되고, 다른 일부에는 유전막(106)이 형성되지 않아 상부의 제2 도전막(112)과 제1 도전막(104)이 서로 접촉하며 형성되며, 상기 제2 도전막(112) 상에는 단차를 갖는 하드 마스크 패턴(114)이 형성되어 있다.
도시되어 있지는 않지만, 이어서, 통상의 이온 주입 공정으로 셀 트랜지스터 및 선택 트랜지스터들의 소스/드레인 영역을 형성한다.
도 7을 참조하면, 상기 제1 게이트 구조물 및 제2 게이트 구조물이 형성된 기판(100) 상에 상기 제6 개구(120) 및 제7 개구(122)를 완전하게 메우는 제1 층간 절연막(126)을 형성한다. 여기서, 제1 층간 절연막(126)은 중온 산화막(middle temperature oxide)과 같은 산화물을 사용할 수 있다.
이때, 제1 층간 절연막(126)은 종래보다 두껍게 약 850Å 정도로 높게 형성한다. 이는 이후 습식 식각 시, 습식 식각 용액이 상기 제1 층간 절연막(126)으로 침투하여도 상기 제1 층간 절연막(126)의 두께가 두꺼워 하부에 형성된 제1 게이트 구조물 및 제2 게이트 구조물의 손상을 억제하기 위함이다.
여기서 종래에 상기 제1 층간 절연막(126)을 형성하는데 있어서, 상기 제1 층간 절연막(126)을 증착하고 일부 제거하고, 다시 재 증착함으로써 상기 제1 층간 절연막(126) 내의 보이드 및 심의 생성을 억제하였다. 그러나 본 발명에서는 상기 제1 층간 절연막(126)을 한번만 증착함으로써 공정을 단순화한다.
도 8을 참조하면, 상기 제1 층간 절연막(126) 상에 실리콘 질화막(128)을 형성한다. 상기 실리콘 질화막(128)은 고온 저압 화학 기상 증착 또는 저온 플라즈마 강화 화학 기상 증착을 이용하여 형성될 수 있다.
상기 실리콘 질화막(128)은 이후 제2 포토레지스트 패턴과의 흡착력이 좋아 습식 식각 시, 습식 식각 용액이 상기 제1 층간 절연막(126)으로 침투하는 것을 미연에 억제할 수 있다. 또한, 상기 실리콘 질화막(128)은 이후에 형성될 제2 층간 절연막의 연마 공정 시, 연마 저지막으로써 기능한다. 이에 대한 설명은 이후에 자세하게 하기로 한다.
도 9를 참조하면, 상기 실리콘 질화막(128) 상에 상기 제7 개구(122)와 대향하는 실리콘 질화막(128)을 노출시키는 제2 포토레지스트 패턴(130)을 형성한다.
여기서, 상기 실리콘 질화막(128) 및 제2 포토레지스트 패턴(130) 사이의 접착력이 제1 층간 절연막(126)(산화막) 및 제2 포토레지스트 패턴(130) 사이의 접착력보다 우수하여, 이후 습식 식각 공정 시, 식각 용액이 상기 실리콘 질화막(128) 및 제2 포토레지스트 패턴(130) 사이로 스며들지 못하게 되어 하부에 형성된 제1 층간 절연막(126)이 손상되는 것을 억제할 수 있다.
도 10을 참조하면, 상기 제2 포토레지스트 패턴(130)을 식각 마스크로 사용 하여 상기 실리콘 질화막(128) 및 제1 층간 절연막(126)을 순차적으로 식각하여 실리콘 질화막 패턴(132) 및 제1 층간 절연막 패턴(134)을 형성한다.
보다 상세하게 설명하면, 우선, 상기 제2 포토레지스트 패턴(130)을 식각 마스크로 사용하여 노출된 실리콘 질화막(128)을 제거하여 실리콘 질화막 패턴(132)을 형성한다. 이때, 상기 실리콘 질화막 패턴(132)은 상기 제1 층간 절연막(126)의 표면을 부분적으로 노출시킨다.
이어서, 상기 실리콘 질화막 패턴(132)을 식각 마스크로 사용하여 상기 노출된 제1 층간 절연막(126)을 반도체 기판(100)이 노출되도록 식각하여 제1 층간 절연막 패턴(134)을 형성한다. 상기 식각 공정을 수행함으로써, 제8 개구(135)가 생성된다.
이때, 상기 실리콘 질화막 패턴(132)에 의해 노출된 제1 층간 절연막(126)은 두 번의 식각 공정을 수행함으로써 완전하게 제거할 수 있다. 보다 구체적으로 설명하면, 우선, 상기 제1 층간 절연막(126)을 건식 식각으로 일차 식각하여 예비 제1 층간 절연막 패턴(134)을 형성한다. 이어서, 습식 식각으로 이차 식각하여 반도체 기판(100)을 노출시키는 제8 개구(135)를 생성함과 동시에 제1 층간 절연막 패턴(134)을 형성한다.
여기서, 상기 습식 식각을 수행하는 동안, 종래에 발생하던 상기 식각 용액이 제2 포토레지스트 패턴(130) 하부의 제1 층간 절연막 패턴(134)으로 침투하는 현상을 실리콘 질화막 패턴(132) 상기 제2 포토레지스트 패턴(130) 및 제1 층간 절연막 패턴(134) 사이에 더 형성함으로써 억제할 수 있다.
도 11을 참조하면, 상기 실리콘 질화막 패턴(132) 및 제1 층간 절연막 패턴(134)을 이온 주입 마스크로 사용하여 상기 제8 개구(135) 저면에 노출된 반도체 기판(100) 표면으로 이온을 주입하여 불순물 영역(136)을 형성한다.
여기서, 선택적으로, 상기 실리콘 질화막 패턴(132) 및 제8 개구(135) 상에 제2 실리콘 질화막(138)을 연속적으로 형성할 수 있다. 이때, 제8 개구(135) 내에 형성되는 제2 실리콘 질화막(138)은 상기 제8 개구(135)를 완전하게 메우지 않도록 한다.
여기서, 상기 제1 층간 절연막 패턴(134) 상부에는 실리콘 질화막이 두껍게 형성된다. 즉, 상기 제1 층간 절연막 패턴(134) 상부에는 실리콘 질화막 패턴(132) 및 제2 실리콘 질화막(138)이 형성되며 상기 제8 개구(135) 내측면을 따라 형성된 제2 실리콘 질화막(138)이 형성된다. 상기 실리콘 질화막 패턴(132) 및 제2 실리콘 질화막(138)은 이후 제2 층간 절연막 상부면을 식각하는 동안 식각 저지막으로 기능하며, 이때, 상기 식각 저지막이 두껍게 형성됨으로써 식각 공정을 수행하는 동안, 상기 식각 저지막 하부에 형성된 제1 층간 절연막 패턴(134) 및 게이트 구조물들을 보호할 수 있다.
도 12를 참조하면, 상기 제2 실리콘 질화막(138) 상에 상기 제8 개구(135)를 완전하게 메우도록 제2 층간 절연막을 형성한다. 이때, 상기 제2 층간 절연막을 상기 제1 층간 절연막과 동일한 물질로 이루어질 수 있으며, 본 실시예에서는 상기 제2 층간 절연막은 중온 산화막이다.
이어서, 상기 제2 층간 절연막의 상부를 상기 제2 실리콘 질화막(138) 상부 표면이 노출될 때까지 연마하여 제2 층간 절연막 패턴(140)을 형성한다.
제2 실시예
도 13 내지 도 15는 본 발명에 다른 실시예에서 따른 반도체 소자의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 13을 참조하면, 도 1 내지 도 8을 참조로 설명한 것과 동일한 공정을 수행함으로써, 기판(200) 상에 셀 트랜지스터의 제1 게이트 구조물(202, 204, 206, 208, 210) 및 선택 트랜지스터의 제2 게이트 구조물(202, 204, 208, 210)과, 제1 층간 절연막(212)과, 실리콘 질화막(214)을 형성한다.
이어서, 상기 실리콘 질화막(214) 상에 제2 층간 절연막(216)을 형성한다. 상기 제2 층간 절연막(216)은 상기 제1 층간 절연막(212)과 동일한 막일 수 있으며, 본 실시예에서는 중온 산화막을 사용한다.
계속해서, 상기 제2 층간 절연막(216) 상에 제2 게이트 구조물 사이에 형성된 제2 층간 절연막(216)을 노출시키는 제1 포토레지스트 패턴(218)을 형성한다.
도 14를 참조하면, 상기 제1 포토레지스트 패턴(218)을 식각 마스크로 사용하여 상기 노출된 제2 층간 절연막(216)을 실리콘 질화막(214)이 노출되도록 식각하여 제2 층간 절연막 패턴(224)을 형성한다.
이어서, 상기 제2 층간 절연막 패턴을 식각 마스크로 사용하여 상기 실리콘 질화막(214)을 상기 제1 층간 절연막(212)이 노출되도록 식각하여 상기 실리콘 질화막 패턴(222)을 형성한다.
상기 실리콘 질화막 패턴(222)을 식각 마스크로 사용하여 노출된 제1 층간 절연막(212)을 반도체 기판이 노출되도록 식각하여 제1 층간 절연막 패턴(220)을 형성한다. 또한, 상기 식각 공정을 수행하는 동안 상기 제1 층간 절연막 패턴(220) 사이에 개구(225)가 생성된다.
이와 같이 제1 층간 절연막(212)과 포토레지스트 패턴(218) 사이에 실리콘 질화막(214) 및 제2 층간 절연막(216)을 더 형성함으로써, 이후 식각 공정을 수행함으로써 식각 용액이 상기 포토레지스트 패턴(218) 하부에 형성된 제1 층간 절연막(212)으로 침투하는 것을 방지할 수 있다.
도 15를 참조하면, 상기 제1 층간 절연막 패턴(220), 실리콘 질화막 패턴(222) 및 제2 층간 절연막 패턴(224)을 이온 주입 마스크로 사용하여 상기 노출된 반도체 기판(200)으로 이온 주입을 수행하여 불순물 영역(226)을 형성한다. 이에 대한 설명은 도 11에 설명된 것과 유사하므로 생략하기로 한다.
이어서, 상기 제2 층간 절연막 패턴(224) 상에 상기 개구(225)를 완전하게 메우도록 제3 층간 절연막(228)을 형성하고, 상기 실리콘 질화막 패턴(222)의 표면이 노출될 때까지 제3 층간 절연막(228) 및 제2 층간 절연막 패턴(224)을 일부 제거한다. 이에 대한 설명은 도 12에 설명된 것과 유사하여 생략하기로 한다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 제1 층간 절연막 상에 실리콘 질화막을 형성하고, 상기 실리콘 질화막 상에 포토레지스트 패턴을 형성함으로써, 이후 제1 층간 절연막의 습식 식각 공정 시, 식각 용액이 상기 포토레 지스트 패턴 하부에 위치한 제1 층간 절연막으로 침투하는 것을 억제할 수 있다.
또한, 상기 실리콘 질화막은 이후 제2 층간 절연막 상부 연마 공정 시, 연마 저지막으로 기능하여 상기 실리콘 질화막 하부에 형성된 게이트 구조물들의 손상을 억제할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 제1 도전막, 유전막 및 제2 도전막을 포함하는 셀 트랜지스터용 제1 게이트 구조물들과, 제3 도전막을 포함하는 선택 트랜지스터용 제2 게이트 구조물들이 형성된 기판 상에 상기 제1 게이트 구조물들 사이의 제1 개구들 및 제2 게이트 구조물들 사이의 제2 개구들을 완전하게 메우도록 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 실리콘 질화막을 형성하는 단계;
    상기 실리콘 질화막을 사진 식각하여 상기 제2 개구와 대향하는 부위의 상기 제1 층간 절연막을 노출시키는 실리콘 질화막 패턴을 형성하는 단계;
    상기 실리콘 질화막 패턴을 식각 마스크로 사용하여 상기 제2 개구의 측벽 및 저면이 완전하게 노출되도록 상기 노출된 제1 층간 절연막을 식각하여 제1 층간 절연막 패턴을 형성하는 단계;
    상기 실리콘 질화막 패턴 및 제1 층간 절연막 패턴을 이온 마스크로 사용하여 상기 제2 개구 저면에 노출된 기판에 이온을 주입하는 단계; 및
    상기 제2 개구를 메우도록 제2 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  2. 제1항에 있어서, 상기 질화막 패턴이 노출될 때까지 상기 제2 층간 절연막 상부를 연마하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제1항에 있어서, 상기 노출된 기판에 이온을 주입한 후, 상기 실리콘 질화막패턴 상부 및 제2 개구 내측면에 제2 실리콘 질화막을 연속적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제1항에 있어서, 상기 제1 층간 절연막을 형성하는 단계는,
    상기 실리콘 질화막 패턴에 의해 노출된 제1 층간 절연막을 전면 이방성 식각하여 예비 제1 층간 절연막 패턴을 형성하는 단계; 및
    상기 예비 제1 층간 절연막 패턴을 상기 제2 개구의 측벽 및 저면이 완전하게 노출되도록 등방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제1항에 있어서, 상기 제1 층간 절연막 상에 실리콘 질화막을 형성한 후, 상기 제2 개구와 대향되는 실리콘 질화막을 노출시키는 제3 층간 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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KR20140038824A (ko) * 2012-09-21 2014-03-31 삼성전자주식회사 반도체 소자 및 그의 제조 방법

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