CN101022126B - 半导体器件及其相关制造方法 - Google Patents

Abstract

本发明的实施例提供一种半导体器件及制造该半导体器件的相关方法。在一个实施例中，本发明提供一种半导体器件，包括具有下硅图形和上硅图形并且设置在半导体衬底的有源区上的第一栅电极，其中上硅图形具有与下硅图形相同的晶体结构，并且由器件隔离层限定有源区。半导体器件还包括设置在有源区和第一栅电极之间的栅绝缘层。

Description

半导体器件及其相关制造方法

技术领域

本发明的实施例涉及半导体器件及相关制造方法。具体地，本发明的实施例涉及包括栅电极的半导体器件，该栅电极包括上和下硅图形，其中上硅图形具有与下硅图形相同的晶体结构，以及相关制造方法。

本申请要求2006年2月15日提交的韩国专利申请No.2006-14784的优先权，将其内容在此全部引入作为参考。

背景技术

通常，半导体存储器件可分类为易失性存储器件或非易失性存储器件。易失性存储器件，例如动态随机存取存储(DRAM)器件和静态随机存取存储(SRAM)器件，具有相对高的数据输入和输出速度，然而，当施加到器件的电源关闭时，存储在易失性存储器件中的数据丢失。另一方面，非易失性存储器件，例如闪存器件，即便当施加到器件的电源关闭时，能够保持在器件中存储的数据。易失性存储器件和非易失性存储器件每个包括多个晶体管。

图(附图)1是传统MOS晶体管的原理性截面图。参照图1，在半导体衬底10的有源区15上设置栅绝缘层30和栅电极40。由器件隔离层20限定有源区15。

随着设计尺寸减小，栅电极40的高宽比增大，因此当形成栅电极40时，在栅电极40内生成例如空隙的缺陷的可能性变得相当大。

图2和3是传统非易失性存储器件的原理性截面图。参照图2，在半导体衬底10的预设区域上设置限定有源区15的器件隔离层20。在有源区15上设置浮置栅电极40，以及在浮置栅电极40和有源区15之间设置栅绝缘层30。在有源区15、器件隔离层20和浮置栅电极40上设置控制栅电极60。此外，在浮置栅电极40和控制栅电极60之间设置栅绝缘层50。控制栅电极60用作字线，用于选择具有多个存储单元的单元阵列的预设单元。

参照图2，浮置栅电极40和控制栅电极60的表面彼此相对，并且栅绝缘层50插入那些表面之间。浮置栅电极40和控制栅电极60之间的耦合比与彼此面对的电极40和60的表面面积成正比。由于应当减小浮置栅电极40的宽度d1和浮置栅电极40之间的间隔d2以在图2的器件中获得高集成度，浮置栅电极40的各个高度应当增加，以增加彼此面对的表面的面积(即，增大耦合比)。然而，增加浮置栅电极40的各个高度可导致生成电干扰，由于增加浮置栅电极40的各个高度增加了彼此面对的相邻浮置栅电极40的表面的各个面积，并增加了彼此面对的浮置栅电极40和控制栅电极60(即，字线)的表面的各个面积。电干扰的产生是一个问题，因为电干扰可改变存储在存储单元内的数据。

对于上述问题所建议的解决方法是使用具有“T”形横截面的浮置栅电极。参照图3，浮置栅电极41包括下多晶硅图形42和上多晶硅图形44。图3的浮置栅电极41的高度大于图2所示的存储器件的浮置栅电极40的高度，但是上多晶硅图形44比下多晶硅图形42要窄，以及相邻上多晶硅图形44之间的间隔相对大，这可以减小电干扰。然而，当形成图3所示的存储器件时，会发生许多问题。

图4A和4B是说明用于形成图3所示的传统非易失性存储器件的方法的截面图。

参照图4A和4B，限定有源区15的器件隔离层20形成在半导体衬底上，该半导体衬底具有单元区A和外围区B。在有源区15上形成栅绝缘层30和35以及下多晶硅图形42和47。邻近于器件隔离层20的上侧壁形成覆盖下多晶硅图形42和47的上表面的边缘的模制隔片75。上多晶硅图形44和49形成在模制隔片75之间露出的部分下多晶硅图形42和47上。因此，在单元区A中形成浮置栅电极41，并且在外围区B中形成外围电路栅极图形45。由于单元区A中的模制隔片75之间的间隔相对窄，不能一致地形成上多晶硅图形44。例如，当形成上多晶硅图形44时，可以在上多晶硅图形44内形成例如空隙的缺陷。随着设计规则减小，上述的问题频繁出现。此外，由于外围区B中的柱形隔片75之间的间隔是大的，上多晶硅图形49形成为具有“U”形。即，上多晶硅图形49的边缘部分比上多晶硅图形49的中心部分要厚。

参照图4B，在蚀刻(即，凹陷)器件隔离层20之后，在半导体衬底10上形成初级栅绝缘层51(未示出)和控制栅导电层61(未示出)。随后，执行用于构图控制栅导电层61和初级栅绝缘层51的蚀刻工序，以形成控制栅电极和栅间绝缘层。当执行蚀刻工序时，外围区B中的下多晶硅图形47被过量地蚀刻，因此可以蚀刻有源区15(即，可在有源区15中形成凹陷)。即，由于上多晶硅图形49的边缘部分比上多晶硅图形49的中心部分要厚，当蚀刻上多晶硅图形49时，在上多晶硅图形49的边缘部分被完全蚀刻掉之前，上多晶硅图形49的中心部分完全被蚀刻掉。因此，设置在上多晶硅图形49的中心部分之下的部分下多晶硅图形47被过量地蚀刻，因此可以蚀刻在下多晶硅图形47的被蚀刻部分之下设置的有源区15(即，在有源区15内可形成凹陷)。

上述的问题可以负面地影响半导体器件的操作性能和可靠性。

发明内容

本发明的实施例提供具有相对高集成度和改进的可靠性的半导体器件，以及制造该半导体器件的方法。

在一个实施例中，本发明提供半导体器件，其包括具有下硅图形和上硅图形并且设置在半导体衬底的有源区上的第一栅电极，其中上硅图形具有与下硅图形相同的晶体结构，并且由器件隔离层限定有源区。该半导体器件还包括设置在有源区和第一栅电极之间的栅绝缘层。

在另一实施例中，本发明提供半导体器件，包括设置在半导体衬底的单元区中的存储单元晶体管。存储单元晶体管包括浮置栅电极，其设置在半导体衬底的第一有源区上并包括第一下硅图形和第一上硅图形，其中第一上硅图形具有与第一下硅图形相同的晶体结构，并且由器件隔离层限定第一有源区。该存储单元晶体管还包括设置在第一有源区和浮置栅电极之间的第一栅绝缘层；设置在浮置栅电极、第一有源区和器件隔离层上的控制栅电极；以及设置在浮置栅电极和控制栅电极之间的栅间绝缘层。半导体器件还包括设置在半导体衬底的外围区中的外围电路晶体管。外围电路晶体管包括外围电路栅电极，其设置在半导体衬底的第二有源区上并包括第二下硅图形和第二上硅图形，其中第二上硅图形具有与第二下硅图形相同的晶体结构。外围电路晶体管还包括设置在第二有源区和外围电路栅电极之间的第二栅绝缘层。

在还一个实施例中，本发明提供用于形成半导体器件的方法，该方法包括通过在半导体衬底上形成下硅图形，在半导体衬底上形成栅电极、形成具有设置为高于下硅图形的上表面的上表面的器件隔离层、以及通过选择性外延生长，从下硅图形生长上硅图形。该方法还包括在栅电极的第一侧上以及在半导体衬底的有源区中形成源区/漏区。

在还一个实施例中，本发明提供一种形成半导体器件的方法，该方法包括，通过在半导体衬底上形成第一和第二下硅图形，在半导体衬底的单元区中形成浮置栅电极，并在半导体衬底的外围区中形成外围电路栅电极，其中在单元区中形成第一下硅图形，并且在外围区中形成第二下硅图形；以及通过选择性的外延生长，分别从第一和第二下硅图形生长第一和第二上硅图形。该方法还包括，蚀刻器件隔离层、在半导体衬底上顺序形成初级栅间绝缘层和控制栅导电层；以及构图设置在外围区中的至少一部分控制栅导电层以及设置在外围区中的至少一部分初级栅间绝缘层，以形成控制栅电极和栅间绝缘层。

附图说明

在此将参照附图说明本发明的实施例，在附图中，在通篇中相同的参考标号指示相同的元件。在附图中，可以为了清楚起见放大层和区域的厚度。在附图中：

图1是传统MOS晶体管的原理性截面图；

图2和3是另一传统非易失性存储器件的原理性截面图；

图4A和4B是截面图，说明用于形成图3所示的非易失性存储器件的方法；

图5是根据本发明的实施例的半导体器件的原理性截面图；

图6是根据本发明的另一实施例的半导体器件的原理性截面图；

图7是根据本发明的另一实施例的半导体器件的原理性截面图；

图8A至8E是根据本发明的另一实施例，说明形成半导体器件的方法的截面图；

图9A至9G是根据本发明的另一实施例，说明形成半导体器件的方法的截面图；

图10A和10B是是根据本发明的另一实施例，说明形成半导体器件的方法的截面图；

图11A和11B是是根据本发明的另一实施例，说明形成半导体器件的方法的截面图；

图12A至12G是是根据本发明的另一实施例，说明形成半导体器件的方法的截面图；以及

图13A和13B是是根据本发明的另一实施例，说明形成半导体器件的方法的截面图。

具体实施方式

尽管在此元件的名字使用术语“第一”和“第二”，以此方式所使用的这些术语仅仅用于区分不同的名字相似的元件，因此是可以互换的。同样，当将第一元件称为在第二元件“上”、“之上”等(包括“设置在其上”，“设置在之上”)时，第一元件可以直接在第二元件之上或者可以存在中间元件(例如，层)。此外，尽管在图中示出多个元件，为了描述的方便，所示的实施例的说明仅仅旨在一个这种元件。同样，在此将有源区描述为由沟槽和/或对应的器件隔离层所限定。

此外，在说明书中说明的硅图形可以是单晶硅或者多晶硅。因此，如在此使用，“选择性外延生长”可以指示从另一多晶硅生长多晶硅，或者从单晶硅生长多晶硅。

现在，将说明根据本发明的实施例的半导体器件的结构。

图5是根据本发明的实施例的半导体器件的原理性截面图。作为根据本发明实施例的例子，图5说明包括MOS晶体管的半导体器件。参照图5，限定有源区115的器件隔离层120设置在半导体衬底110的预设区域中。栅电极136邻近于器件隔离层120的上侧壁部分，并设置在有源区115上。在有源区115和栅电极136之间设置栅绝缘层130。此外，源区/漏区(未示出)分别设置在栅电极136的两侧上和有源区115中。

栅电极136包括下硅图形132和通过选择性的外延生长，从下硅图形132形成的上硅图形134。由于上硅图形134从下硅图形132生长(即，通过选择性外延生长)，上硅图形134具有与下硅图形132相同的晶体结构。此外，上硅图形134可以比下硅图形132要厚。

在图5所示的实施例中，栅电极136可形成为具有较少的缺陷，例如在栅电极136之内生成的空隙，即使当由于设计规则的减小，器件隔离层120之间的距离(即，栅电极136的宽度)减小时。同样，即使当高宽比增大时，栅电极136可以具有一致的晶体结构。

图6是根据本发明的另一实施例的半导体器件的原理性截面图。作为根据本发明的实施例的例子，图6说明闪存器件。参照图6，限定第一和第二有源区115的器件隔离层120设置在包括单元区A和外围区B的半导体衬底110上。

在单元区A中设置存储单元晶体管170，以及在外围区B中设置外围电路晶体管180。存储单元晶体管170包括在第一有源区115上顺序层叠的栅绝缘层130、浮置栅电极140、栅间绝缘层150以及控制栅电极160。

外围电路晶体管180包括在第二有源区115上顺序层叠的栅绝缘层135和外围电路栅电极145。同样，在第一和第二有源区115的每一个的一部分上设置源区/漏区(未示出)。源区/漏区设置在浮置栅电极140的两侧上以及外围电路栅电极145的两侧上。

栅绝缘层130和135用作隧道绝缘层，当在控制栅电极160和半导体衬底110的沟道区之间施加相对高的电场时，电子通过该隧道绝缘层移动。栅绝缘层130和135可以是例如硅氧化物层。栅间绝缘层150防止在编程期间，从沟道区注入浮置栅电极140的电荷移动到控制栅电极160。栅间绝缘层150可以是例如氧化物层、氮化物层或者包括其组合的多层。即，栅间绝缘层150可以具有氧化物层-氮化物层-氧化物层的多层结构。同样，栅间绝缘层150可以从例如具有相对高的介电常数的氧化铝的材料形成，以获得浮置栅电极140和控制栅电极160之间相对高的耦合比。控制栅电极160在第一有源区115和器件隔离层120上延伸，并用作字线。作为例子，控制栅电极160可以从硅或者包括硅和硅化物材料(在下文中可以简单地称为“硅化物”)的多层而形成。由相同的控制栅电极160控制在字线方向上通过器件隔离层120彼此隔离的浮置栅电极140。然而，沿着位线方向(例如，其直接延伸到图6的页面)设置的浮置栅电极140，即，形成在相同第一有源区115上的浮置栅电极140，每个由不同的控制栅电极160来控制。

浮置栅电极140用于电荷存储元件，并且包括第一下硅图形142和第一上硅图形144。外围电路栅电极145包括第二下硅图形147和第二上硅图形149。通过选择性外延生长，分别从第一和第二下硅图形142和147生长第一和第二上硅图形144和149。因此，第一上硅图形144具有与第一下硅图形142相同的晶体结构，并且第二上硅图形149具有和第二下硅图形147相同的晶体结构。在图6所示的实施例中，浮置栅电极140具有翻转的“T”形截面，但是浮置栅电极140不限制于具有这种截面。浮置栅电极140的截面可以具有各种形状的任何一种。

在图6中，第一下硅图形142示为具有与第一有源区115相同的宽度，在该第一有源区115上形成第一下硅图形142，以及第二下硅图形147示为具有与第二有源区115相同的宽度，在该第二有源区115上形成第二下硅图形147。然而，第一和第二下硅图形142和147不限制于这些宽度。即，第一和第二下硅图形142和147的每一个可以宽于有源区115，在该有源区115上形成第一和第二下硅图形142和147。如果第一和第二下硅图形142和147的每一个具有等于有源区115的宽度的宽度，在该有源区115上形成第一和第二下硅图形142和147，那么图6所示的半导体器件的集成度增加。当第一和第二下硅图形142和147的每一个比有源区115要宽时，在该有源区115上形成第一和第二下硅图形142和147，当形成包括这些元件的半导体器件时，第一下硅图形142可以保护栅绝缘层130不受蚀刻损坏，因此控制栅电极160的下表面可以形成为低于浮置栅电极140的下表面。因此，浮置栅电极140和控制栅电极160之间的耦合比增大。

第一下硅图形142可以比第一上硅图形144要宽，以及第二下硅图形147可以与第二上硅图形149宽度相同或者比第二上硅图形149要宽。同样，第一上硅图形144可以比第一下硅图形142要厚，并且第二上硅图形149可以比第二下硅图形147要厚。如在此使用，元件的“宽度”是沿着基本上平行于衬底的工作表面对方向的元件的尺寸，在该衬底上形成该元件，并且元件在其中说明元件的图的左侧和右侧之间水平低延伸。此外，如在此使用，元件的“厚度”是沿着基本上垂直于衬底的工作表面的方向的元件的尺寸，在该衬底上形成该元件。同样，术语“水平的”和“垂直的”是相对于所描述的结构的定向所说明的正交的方向，如当说明结构时所参照的附图中所示。如在此使用，“垂直的”是指基本上垂直于所示的衬底的工作表面的方向，以及“水平的”是指基本上平行于所示的衬底的工作平面的方向，并在附图的左侧和右侧之间延伸。此外，如在此使用，术语“高于”、“上”和“下”是对应于垂直方向的相对术语。

由于第一上硅图形144的厚度增加，浮置栅电极140和控制栅电极160之间的耦合比增大，但是在第一上硅图形144和相邻的浮置栅电极140之间产生电干扰，这可导致包括第一上硅图形144的半导体器件失效。因此，第一上硅图形144优选地形成为具有相对小的宽度和相对大的厚度。在图6所示的实施例中，可以通过使用选择性外延生长工序形成第一上硅图形144，而形成具有相对小和相对大的厚度的第一上硅图形144。

此外，第二上硅图形149可以形成在第二下硅图形147上，而不必执行单独的、额外的工序。第二上硅图形149可以基本上防止由于在形成控制栅电极160中所执行的蚀刻工序期间，在过量地蚀刻第二下硅图形147之后蚀刻第二有源区115，凹陷(pit)被蚀刻入在第二下硅图形147之下设置的部分第二有源区115。

在图6所示的实施例中，图6的半导体器件还可包括设置在第一下硅图形142和栅间绝缘层150的上表面之间的缓冲绝缘层图形(未示出)以及设置在第一下硅图形142和栅间绝缘层150的侧壁之间设置的缓冲隔片(未示出)。缓冲绝缘层图形设计为防止第一下硅图形142被蚀刻所损坏，以及缓冲隔片设计为防止栅绝缘层130被蚀刻所损坏。当描述形成根据本发明的实施例的半导体器件的方法时，将随后描述缓冲绝缘层图形和缓冲隔片的形成。

图7是根据本发明的另一实施例的半导体器件的原理性截面图。参照图7，将不再次描述与图6所示的实施例的元件相同或相似的图7所示的实施例的元件。而是，将参照图7说明图6和7的实施例之间的差异。

参照图7，与图6所示的实施例不同，浮置栅电极140具有“L”形状的横截面(图7所示的半导体器件的其他浮置栅电极140可具“」”形状)。第一上硅图形144设置在第一下硅图形142的上表面的一侧上。因此，如图7所示，对于与图7所示的两个浮置栅电极140相同的在字线方向(即，参照图7，基本上平行于衬底的工作表面并在附图的左侧和右侧之间延伸的方向)中彼此相邻的两个浮置栅电极140，最接近于并且朝向第二浮置栅电极140的第一浮置栅电极140(在图7的左侧示出)的表面面积相对小，以及最接近于并朝向第一浮置栅电极140的第二浮置栅电极140的表面面积相对大。即，最接近于并朝向第二浮置栅电极140的第一浮置栅电极140的侧面包括第一浮置栅电极140的仅第一下硅图形142的侧面，以及最接近于并朝向第一浮置栅电极140的第二浮置栅电极140的侧面包括第二浮置栅电极140的第一下硅图形142的侧面和第一上硅图形144的侧面。以此方式形成，在字线方向上相邻的相邻栅电极140之间的寄生电容可以被减小，以及浮置栅电极140和控制栅电极160之间的耦合比可以增大。在图7中，在形成“L”形的浮置栅电极140的第一侧上设置第一上硅图形144。然而，当在相反于浮置栅电极140的第一侧上设置第一上硅图形144时，浮置栅电极140形成“」”形状。同样在图7所示的实施例中(尽管未示出)，沿着第一有源区115的方向(即，沿着基本上平行于衬底的工作表面并且延伸进入图7的页面的方向)彼此邻近所设置的浮置栅电极140在具有“L”形状的浮置栅电极140和具有“」”形状的浮置栅电极140之间交替，使得在第一有源区115的方向中邻近的浮制栅电极140之间，最小化寄生电容，在该第一有源区115上形成浮置栅电极140。

参照图7，第二上硅图形149的宽度等于第二下硅图形147的宽度。因此，在形成控制栅电极160中所执行的蚀刻工序期间，第二上硅图形149可以更有效地防止在过度地蚀刻第二下硅图形147之后，凹陷被蚀刻进入设置在第二下硅图形147之下的部分第二有源区115。

现在将描述根据本发明的实施例的形成半导体器件的方法。

图8A至8E是根据本发明的另一实施例，说明形成半导体器件的方法的截面图。作为根据本发明的实施例的例子，图8A至8E说明MOS晶体管的形成。

参照图8A，在半导体衬底110上形成初始栅绝缘层131、下硅图形133和沟槽掩模216。通过公知的薄膜形成工序，形成初始栅绝缘层131、下硅图形133和沟槽掩模216。此外，可以从硅氧化物材料(在下文中，其可以简单地称为“硅氧化物”)形成初始栅绝缘层131，可以从单晶硅或多晶硅形成下硅图形133，以及可以从硅氮化物材料(在下文中，其可以简单地称为“硅氮化物”)形成沟槽掩模216。

参照图8B，使用沟槽掩模216作为蚀刻掩模，通过在半导体衬底110上执行蚀刻工序，形成限定有源区115的沟槽120t。蚀刻工序还形成设置在有源区115上的栅绝缘层130和下硅图形132。

参照图8C，在形成填充沟槽120t的初始器件隔离层之后，执行用于露出沟槽掩模210的上表面的平整化工序，以形成器件隔离层120。

参照图8D，执行蚀刻工序来除去沟槽掩模216，并形成露出下硅图形132的间隙区210g。下硅图形132的上表面形成为低于器件隔离层120的上表面。在用于除去沟槽掩模216的蚀刻工序中，使用在沟槽掩模216和器件隔离层120之间具有蚀刻选择性的蚀刻配方，选择性地除去沟槽掩模216，并且均匀地形成间隙区210g。因此，分别从相对于彼此具有蚀刻选择性的材料形成沟槽掩模216和器件隔离层120。例如，可以从硅氮化物形成沟槽掩模216，并且从硅氧化物形成器件隔离层120。

参照图8E，在通过选择性外延生长，从下硅图形132生长初始上硅图形，而形成填充间隙区210g的初始上硅图形之后，执行露出器件隔离层120的上表面的平整化工序，以形成上硅图形134。一旦形成上硅图形134，已经形成包括下硅图形132和上硅图形134的栅电极136。随后，一旦在栅电极136的两侧上并且在有源区115中分别形成源区/漏区(未示出)，完成晶体管。

根据图8A至8E所示的实施例，栅电极可以形成为具有较少的缺陷，例如在形成栅电极时在栅电极内形成的空隙，即使当设计规则减小时。即，可以一致地形成具有相对高的高宽比的栅电极(即，具有相对大的厚度和相对小的宽度)。

图9A至9E是根据本发明的另一实施例，说明形成半导体器件的方法的截面图。作为根据本发明的实施例的例子，图9A至9E说明闪存器件的形成。

参照图9A，在包括单元区A和外围区B的半导体衬底110上形成初始栅绝缘层131、下硅图形141和沟槽掩模210。通过公知的薄膜形成工序，形成初始栅绝缘层131、下硅图形141和沟槽掩模210。此外，可以从硅氧化物形成初始栅绝缘层131，可以从单晶硅或多晶硅形成下硅图形141，以及可以从硅氮化物形成沟槽掩模210。

参照图9B，使用沟槽掩模210作为蚀刻掩模，通过在半导体衬底110上执行蚀刻工序，在半导体衬底110中形成限定第一和第二有源区115的沟槽120t。蚀刻工序还形成设置在单元区A中的第一有源区115上的栅绝缘层130和第一下硅图形132，并且形成设置在外围区B中的第二有源区115上的第二栅绝缘层135和第二下硅图形147。

参照图9C，在形成填充沟槽120t的初始器件隔离层之后，执行用于露出沟槽掩模210的上表面的平整化工序，以形成器件隔离层120。

可以通过公知的薄膜形成工序，从硅氧化物形成器件隔离层120。在形成器件隔离层120之前，可以在半导体衬底110上形成热氧化物层(未示出)，以基本上矫正当执行用于形成沟槽120t的蚀刻工序时，对于形成沟槽120t的内侧壁的部分半导体衬底110的蚀刻损坏。同样，可以在热氧化物层之上形成用于防止杂质穿透进入第一和第二有源区115的衬垫(liner)层。

可以使用化学机械抛光(CMP)技术来执行平整化工序，该化学机械抛光技术使用在初始器件隔离层和沟槽掩模210之间具有蚀刻选择性的浆料。

参照图9D，在通过执行蚀刻工序除去沟槽掩模210之后，在半导体衬底110上形成模制层220。在用于除去沟槽掩模210的蚀刻工序期间，可以使用在沟槽掩模210和器件隔离层120之间具有蚀刻选择性的蚀刻配方选择性地除去沟槽掩模210。因此，可以分别从相对于彼此具有蚀刻选择性的材料来形成沟槽掩模210和器件隔离层120。例如，可以从硅氮化物形成沟槽掩模210，并且从硅氧化物形成器件隔离层120。

在第一和第二下硅图形142和147以及器件隔离层120上，以保形的方式模制层220。可以从相对于第一和第二下硅图形142和147具有蚀刻选择性的材料形成模制层220。例如，模制层220可以是从包括硅氮化物层、硅氮氧化物层、硅氧化物层和金属氮化物层的组中选择的至少一个层。在图9A至9G所示的实施例中，由于模制层220的厚度是至少贡献于确定随后形成的浮置栅电极140的形状的处理参数，可以精确地控制模制层220的厚度。为了精确地控制模制层220的厚度，可以使用低压CVD或原子层淀积(ALD)技术，以形成模制层220。

参照图9E，蚀刻模制层220，直到露出第一和第二下硅图形142和147的上表面。例如回蚀工序的各向异性蚀刻工序可以用于蚀刻模制层220，直到露出第一和第二下硅图形142和147的上表面。在图9A至9G所示的实施例中，使用各向异性蚀刻工序，并且通过各向异性蚀刻工序，在器件隔离层120的上侧壁上形成覆盖第一和第二下硅图形142和147的上边缘的模制隔片225。随后，在通过从由模制隔片225露出的部分第一和第二下硅图形142和147生长初级硅图形而形成初级硅图形之后(通过选择性外延生长工序)，可以执行用于露出模制隔片225的平整化工序，以形成第一和第二上硅图形144和149。

当从多晶硅形成第一和第二下硅图形142和147时，可以在说明为示例性条件的下面的条件下执行选选择性的外延生长工序。处理温度可以在600-650℃的范围内，以及处理压力可以在15-25Pa的范围内。同样，作为处理气体的SiH₄和Cl₂的流量可以分别在80-90sccm和30-40sccm的范围内。通过选择性外延生长工序，在单元区A中形成具有翻转的“T”形截面并包括第一下硅图形142和第一上硅图形144的浮置栅电极140。在外围区B中形成包括第二下硅图形147和第二上硅图形149的外围电路栅电极145。

根据图9A至9G所示的实施例，由于使用模制隔片225作为模子形成第一上硅图形144，第一上硅图形144自动地在第一下硅图形142的中心位置对准。同样，由于使用选择性外延生长(即，外延生长技术)，即使当模制隔片225之间的间隔是窄的时，可以一致地形成第一上硅图形144。即，根据图9A至9G所示的实施例，减少了例如第一上硅图形144内的空隙的缺陷。同样，可以在外围区B中的第二下硅图形147上形成第二上硅图形149，而不必执行单独的额外的工序。此外，第二上硅图形149可以基本上防止在设置在第二下硅图形147之下设置的部分第二有源区115中蚀刻凹陷。

参照图9F，使用第一和第二上硅图形144和149以及第一和第二下硅图形142和147作为蚀刻掩模，通过执行蚀刻工序，蚀刻器件隔离层120。通过该蚀刻工序，将器件隔离层120的上表面蚀刻(降低)到第一和第二下硅图形142和147的下表面(即，被蚀刻，使得器件隔离层120的上表面基本上与第一和第二下硅图形142和147的下表面水平)。器件隔离层120的上表面越被蚀刻，在后续的工序期间所形成的浮置栅电极和控制栅电极之间的耦合比越大，然而，当器件隔离层120被蚀刻得更低时，蚀刻工序可导致对于第一和第二栅绝缘层130和135的损坏。因此，优选地考虑到这些考虑因素而确定用于蚀刻器件隔离层120的蚀刻工序的条件。

在图9A至9G所示的实施例中，当蚀刻(例如，凹陷)器件隔离层120时，除去模制隔片225。因此，露出没有分别被第一和第二上硅图形144和149覆盖的第一和第二下硅图形142和147的部分上表面。替换地，可以通过执行额外的工序而不是通过蚀刻器件隔离层120的工序而除去模制隔片225。

参照图9G，在半导体衬底110上形成每个覆盖浮置栅电极140和外围电路栅电极145的初级栅间绝缘层151和控制栅导电层161。

可以使用公知的薄膜形成工序形成初级栅间绝缘层151和控制栅导电层161。初级栅间绝缘层151可以是氧化物层-氮化物层-氧化物层的多层或者铝氧化物层。控制栅导电层161可以从硅形成，或者可以是硅和硅化物的层叠结构。

随后，执行蚀刻工序以构图控制栅导电层161和初级栅间绝缘层151，以在浮置栅电极140上形成控制栅电极160(即，字线)和栅间绝缘层150，并除去在外围区B中设置的外围电路栅电极145上所形成的部分图形控制栅导电层161和初级栅间绝缘层151。同样，执行离子注入工序以分别在浮置栅电极140的两侧上以及在第一有源区115中形成源区/漏区，并分别在外围电路栅电极145的两侧上以及第二有源区115中形成源区/漏区。

在图9A至9G所示的实施例中，可以通过各种方法中的任何一种形成外围电路栅电极145。例如，控制栅导电层161，其在随后的工序中被构图，可以通过在形成控制栅导电层161之前除去在外围区B上形成的部分初级栅间绝缘层151，或者使用压接(butting)接触而将外围电路栅电极145连接到控制栅导电层161，而连接到外围电路栅电极145。

根据图9A至9G所示的实施例，在第二下硅图形147上形成的第二上硅图形149可以基本上防止设置在第二下硅图形147之下的部分第二有源区115在蚀刻工序期间被蚀刻(即，基本上防止在蚀刻工序期间，在设置在第二下硅图形147之下的部分第二有源区115中形成凹陷)。

图10A和10B是是根据本发明的另一实施例，说明形成半导体器件的方法的截面图。

参照图10A和10B，通过在形成初级栅间绝缘层151之前不完全除去图9E的模制隔片225，但在第一和第二下硅图形142和147上留下部分模制隔片225(其中每个部分具有预设厚度)，而形成缓冲绝缘层图形227。在用于构图控制栅导电层161、初级栅间绝缘层151和浮置栅电极140的至少一个的蚀刻工序期间，缓冲绝缘层图形227保护设置在缓冲绝缘层图形227之下的第二下硅图形147和/或第一下硅图形142。

在图10A和10B所示的实施例中，由于浮置栅电极140和外围电路栅电极145的每一个的截面具有翻转的“T”形，浮置栅电极140的中心部分比浮置栅电极140的每个边缘要厚等于第一上硅图形144的高度的量，以及外围电路栅电极145的中心部分比外围电路栅电极145的每个边缘要厚等于第二上硅图形149的高度的量。然而，在没有形成第一上硅图形144的第一下硅图形142的上部分上，以及在没有形成第二上硅图形149的第二下硅图形147的上部分上所形成的缓冲绝缘层图形227，用作蚀刻停止层，以当在用于构图控制栅导电层161和初级栅间绝缘层151的蚀刻工序期间蚀刻第一上硅图形144和/或第二上硅图形149时，保护第一下硅图形142和/或第二下硅图形147。因此，没有除去浮置栅电极140的最薄部分和/或外围电路栅电极145的最薄部分(即，外围电路栅电极145的边缘部分)，因此在上述的蚀刻工序期间，没有蚀刻设置在浮置栅电极140之下的部分第一有源区115和/或设置在外围电路栅电极145之下的部分第二有源区115(即，在该区域中没有形成凹陷)。

图11A和11B是根据本发明的另一实施例，说明形成半导体器件的方法的截面图。

参照图9F，蚀刻器件隔离层120，然而，它没有被蚀刻到露出第一栅绝缘层130或第二栅绝缘层135的深度。参照图11A和11B，在执行图9F的蚀刻之后，在半导体衬底110上以保形的方式形成覆盖浮置栅电极140的缓冲绝缘层230。随后，各向异性地蚀刻缓冲绝缘层230，直到露出第一和第二上硅图形144和149的上表面。缓冲绝缘层230可以是选自包括硅氧化物层、硅氮化物层、硅氮氧化物层和金属氮化物层的组的一种。

因此，在第一和第二下硅图形142和147的上表面上形成缓冲绝缘层图形232，以及在第一和第二下硅图形142和147的侧壁上形成缓冲隔片234。然后，蚀刻器件隔离层120(即，凹陷)，使得器件隔离层120的第一部分的上表面设置为低于浮置栅电极140的底表面并且低于外围电路栅电极145的底表面，其中器件隔离层120的第一部分设置在缓冲隔片234之间，如图11B所示。然后在半导体衬底110上形成初级栅间绝缘层151和控制栅导电层161，包括在缓冲绝缘层图形232和缓冲隔片234上。随后，缓冲绝缘层图形232插入第一和第二下硅图形142和147的上表面以及初级栅间绝缘层151之间。随后，构图初级栅间绝缘层151和控制栅导电层161，以形成在第一有源区115和部分器件隔离层120之上延伸的字线。用于形成字线的工序和先前描述的实施例中的相同。由于蚀刻器件隔离层120使得器件隔离层120的第一部分的上表面设置为低于浮置栅电极140的底表面，形成并构图初级栅间绝缘层151和控制栅导电层161以形成包括控制栅电极160并在第一有源区115和部分器件隔离层120之上延伸的字线形成了与图6的控制栅电极160相似的控制栅电极160，但是具有设置在浮置栅电极140的底(即，下)表面之下的至少部分下表面。

与图10A和10B中所示的实施例相似，当使用缓冲绝缘层图形232时，可以基本上防止当在用于形成浮置栅电极140和/或控制栅电极160的蚀刻工序期间蚀刻第一上硅图形144和/或第二上硅图形149时，第一下硅图形142和/或第二下硅图形147被蚀刻的问题。同样，缓冲隔片234插入第一和第二下硅图形142和147以及栅间绝缘层151的侧壁之间，因此可以基本上避免当蚀刻初级栅间绝缘层151和控制栅导电层161时，露出第一栅绝缘层130和/或第二栅绝缘层135的问题。同样，在图11A和11B中所示的实施例中，在形成初级栅间绝缘层151之前，可以使用在缓冲隔片234和器件隔离层120之间具有蚀刻选择性的蚀刻配方除去缓冲隔片234。

图12A至12G是是根据本发明的另一实施例，说明形成半导体器件的方法的截面图。

参照图12A，在半导体衬底110的预设区域上形成沟槽掩模218。沟槽掩模218可以是包括焊盘(pad)氧化物层212和掩模氮化物层214的多层。同样，沟槽掩模218还可进一步包括形成在掩模氮化物层214上的硅氮化物层(例如，中温氧化物(MTO)层)和抗反射层。此外，可以以各种方式改变沟槽掩模218的类型、厚度和层叠次序。

通过使用沟槽掩模210作为蚀刻掩模执行蚀刻工序，形成限定半导体衬底110的第一和第二有源区115的沟槽120t。可以使用采用在半导体衬底110和沟槽淹模218之间具有蚀刻选择性的蚀刻配方的各向异性蚀刻半导体衬底110来执行该蚀刻工序。

参照图12B，在形成填充沟槽120t的初级器件隔离层之后，执行用于露出沟槽掩模218的平整化工序，以形成器件隔离层120。

参照图12C，执行蚀刻工序以除去沟槽掩模218并形成露出第一和第二有源区115的上表面的间隙区214g。该蚀刻工序可包括使用在器件隔离层120和掩模氮化物层214之间具有蚀刻选择性的蚀刻配方除去掩模氮化物层214，以及使用在半导体衬底110和焊盘氧化物层212之间具有蚀刻选择性的蚀刻配方除去焊盘氧化物层212。

此外，可以水平地蚀刻器件隔离层120的露出侧壁，同时除去焊盘氧化物层212，由此使得每个区域214g宽于有源区115，在该有源区115上设置每个区域214g。根据图12A至12G所示的实施例，由于从与焊盘氧化物层212相同的材料(即，硅氧化物)形成器件隔离层120，可以扩展间隙区214g的各个宽度而不必执行单独的工序。扩展间隙区214g的宽度不仅仅使得浮置栅电极140(将随后形成)比另外所形成的更宽，而且减小了在后续的蚀刻(即，凹陷)器件隔离层120的上表面的工序期间，损坏第一和第二栅绝缘层130和135的问题。将随后形成的浮置栅电极140是非易失性存储器件的浮置栅电极。

一旦已经形成(即，完成)间隙区214g，在第一有源区115的部分露出上表面上形成第一栅绝缘层130，并且在第一有源区115的部分露出上表面上形成第二栅绝缘层135。可以通过热氧化工序，从具有高介电常数的硅氧化物或者金属绝缘体形成第一和第二栅绝缘层130和135。

参照图12D，在形成填充扩展的间隙区214g的初级器件隔离层之后，执行用于露出器件隔离层120的上表面的平整化工序，以形成第一和第二下硅层141和146。第一和第二下硅层141和146的每一个可以由单晶硅或者多晶硅形成。由于每个间隙区214g被加宽，第一和第二下硅层141和146的每一个要宽于有源区115，在该有源区115上设置第一和第二下硅层141和146。

可以使用公知的薄膜形成工序，例如CVD工序来形成第一和第二下硅层141和146。在平整化工序期间，可以采用使用在器件隔离层120和初级器件隔离层之间具有蚀刻选择性的蚀刻配方的CVD技术。在平整化工序期间使用的浆料优选地包括能够向浆料提供对于硅的蚀刻速度大于对于硅氧化物层的蚀刻速率的蚀刻特性的材料。

参照图12E，执行蚀刻工序以除去第一和第二下硅图形141和146的上部，并且在设置在第一有源区115之上的间隙区214g中形成第一下硅图形142，以及在设置在第二有源区115之上的间隙区214g中形成第二下硅图形147。该蚀刻工序可以是采用在器件隔离层120和第一和第二下硅图形141和146之间具有蚀刻选择性的蚀刻配方的各向异形蚀刻工序。蚀刻第一和第二下硅层141和146的每一个，使得其上表面设置在器件隔离层120的上表面之下以及在其中设置有其的间隙区214g的底表面之上。因此，对于第一和第二下硅图形142和147的每一个，在间隙区214g的下部中形成下硅图形，并且在该间隙区214g中露出器件隔离层120的上侧壁。

随后，在半导体衬底110上以保形的方式形成模制层220，在该半导体衬底110上形成第一和第二下硅图形142和147。可以从相对于第一和第二下硅图形142和147具有蚀刻选择性的材料形成模制层220。例如，模制层220可以是选自包括硅氮化物层、硅氮氧化物层、硅氧化物层和金属氮化物层的组的至少一种。由于根据本发明的至少一个实施例，模制层220的厚度是确定随后所形成的浮置栅电极的形状的处理参数，优选地精确地控制模制层220的厚度。为此目的，可以使用低压CVD或者原子层淀积(ALD)技术。此外，优选地精确地控制第一和第二下硅层141和146的每一个的厚度，由于第一和第二下硅层141和146的每一个被蚀刻到的深度以及器件隔离层120的露出侧壁的高度是影响随后所形成的浮置栅电极的形状的处理参数。

参照图12F，蚀刻模制层220，直到露出第一和第二下硅图形142和147的上表面。例如回蚀工序的各向异性蚀刻工序可用于蚀刻模制层220。通过各向异性蚀刻工序，形成覆盖下硅图形142和147的上边缘的模制隔片225。每个模制隔片225还相邻于器件隔离层120的上侧壁。随后，在从由模制隔片225(即，之间)所露出的部分下硅图形142和147生长(通过选择性外延生长工序)初级硅图形之后，执行用于露出模制隔片225的平整化工序，以形成第一和第二上硅图形144和149。通过上述工序，在单元区A中形成具有翻转“T”形截面并包括第一下硅图形142和第二上硅图形144的浮置栅电极140，并且在外围区B中形成包括第二下硅图形147和第二上硅图形149的外围电路栅电极145。

参照图12G，通过使用第一和第二上硅图形144和149以及第一和第二下硅图形142和147作为蚀刻掩模来执行蚀刻工序，蚀刻(即，凹陷)器件隔离层120。

根据图12A至12G所示的实施例，由于由第一和第二下硅图形142和147保护第一和第二栅绝缘层130和135，蚀刻器件隔离层120的上表面，使得其低于第一和第二栅绝缘层130和135的上表面。使用上述的结构，在后续的工序中形成的浮置栅电极和控制栅电极的耦合比将增大，并且相邻浮置栅电极之间的寄生电容将增大。

图13A和13B是是根据本发明的另一实施例，说明形成半导体器件的方法的截面图。可以在图13A和13B中所示的实施例中使用与对应于上述实施例的用于形成第一和第二下硅图形142和147的上述工序相似的工序。例如，可以在形成中间结构例如图9C中所示的中间结构之后，执行参照图13A和13B所述的方法，但是除去沟槽掩模210。因此，参照图13A和13B所示的实施例，仅仅描述用于形成第一和第二上硅图形144和149的工序。

参照图13A，在半导体衬底110上形成模制掩模240，在该半导体衬底110上形成第一和第二下硅图形142和147。通过半导体衬底110的单元区A中的模制掩模240露出第一下硅图形142的部分上表面。在半导体衬底110的外围区B中露出第二下硅图形147的全部上表面。

参照图13B，在从第一和第二下硅图形142和147的露出部分生长初级上硅图形之后，执行用于露出器件隔离层120的上表面的平整化工序，以形成第一和第二上硅图形144和149。同样，平整化工序形成隔片245，其中每个隔片邻近于器件隔离层120的上侧壁。

根据图13A和13B所示的实施例，第二上硅图形149可以形成为具有与第二下硅图形147相同的宽度。因此，当执行用于形成控制栅电极的随后蚀刻工序时，形成在第二下硅图形147上的第二上硅图形149可以基本上防止蚀刻设置在第二下硅图形147之下的部分第二有源区115(即，防止在其中形成凹陷)。同样，由于使用外延生长技术(即，选择性外延生长)，即使当器件隔离层120和部分模制掩模240之间的间隔相对窄(见图13A)时，可以一致地形成第一上硅图形144。根据图13A和13B所示的实施例，使得可以最小化相邻浮置栅电极140之间的寄生电容，在字线方向(即，在图13B的左侧和右侧之间水平延伸的方向)中对齐的浮置栅电极140具有相同形状(即，“L”形截面或者“」”形截面)，但是在其中第一有源区115延伸的方向中对齐(即，在垂直于图13B的页面的方向中延伸)的浮置栅电极140在具有“L”形截面的浮置栅电极140和具有“」”形截面的浮置栅电极140之间交替。

根据本发明的实施例，根据本发明的实施例，通过在设置在外围区中的第二下硅图形之上的第二上硅图形，减小了通过用于形成控制栅电极所执行的蚀刻工序，在设置在外围区中的第二下硅图形之下的第二有源区中蚀刻凹陷的问题。

同样，根据本发明的实施例，可以使用外延生长技术(例如，选择性外延生长)一致地形成上硅图形。因此，即使当设计规则减小时，可以以基本上防止当形成上硅图形时在上硅图形内形成例如空隙的缺陷的方式，形成上硅图形。

因此，可以改进根据本发明的实施例的半导体器件的可靠性和操作性能。

尽管在此描述了本发明的实施例，本领域技术人员可以改变上述实施例而不偏离所附权利要求所限定的本发明的范围。

Claims (19)

1.一种半导体器件，包括：

存储单元晶体管，设置在半导体衬底的单元区中，该存储单元晶体管包括：

浮置栅电极，设置在半导体衬底的第一有源区上并包括第一下硅图形和第一上硅图形，其中第一上硅图形具有与第一下硅图形相同的晶体结构，并且由器件隔离层限定第一有源区；

设置在第一有源区和浮置栅电极之间的第一栅绝缘层；

设置在浮置栅电极、第一有源区和器件隔离层上的控制栅电极；以及

设置在浮置栅电极和控制栅电极之间的栅间绝缘层；以及

设置在半导体衬底的外围区中的外围电路晶体管，该外围电路晶体管包括：

外围电路栅电极，设置在半导体衬底的第二有源区上并包括第二下硅图形和第二上硅图形，其中第二上硅图形具有与第二下硅图形相同的晶体结构；以及

设置在第二有源区和外围电路栅电极之间的第二栅绝缘层。

2.如权利要求1的半导体器件，其中第一下硅图形比第一上硅图形要宽，并且第二下硅图形与第二上硅图形相同宽度或者比第二上硅图形要宽。

3.如权利要求1的半导体器件，其中第一下硅图形与第一有源区相同宽度或者比第一有源区要宽，并且第二下硅图形与第二有源区相同宽度或者比第二有源区要宽。

4.如权利要求1的半导体器件，还包括缓冲绝缘层图形，设置在第一下硅图形的上表面和栅间绝缘层之间。

5.如权利要求4的半导体器件，还包括缓冲隔片，设置在第一下硅图形的侧壁和栅间绝缘层之间。

6.如权利要求1的半导体器件，其中控制栅电极的至少部分下表面设置为低于浮置栅电极的下表面。

7.一种形成半导体器件的方法，该方法包括：

通过下面的步骤，在半导体衬底的单元区中形成浮置栅电极，并在半导体衬底的外围区中形成外围电路栅电极：

在半导体衬底上形成第一和第二下硅图形，其中在单元区中形成第一下硅图形，并且在外围区中形成第二下硅图形；以及

形成具有设置为高于第一下硅图形的上表面以及高于第二下硅图形的上表面的上表面的器件隔离层；

通过选择性外延生长，分别从第一和第二下硅图形生长第一和第二上硅图形；

蚀刻器件隔离层；

在半导体衬底上顺序形成初级栅间绝缘层和控制栅导电层；以及

构图设置在外围区中的至少一部分控制栅导电层以及设置在外围区中的至少一部分初级栅间绝缘层，以形成控制栅电极和栅间绝缘层。

8.如权利要求7的方法，其中：

形成第一和第二下硅图形包括：

在半导体衬底上形成初级栅绝缘层和下硅层；

在下硅层上形成沟槽掩模；以及

使用沟槽掩模作为蚀刻掩模，蚀刻下硅层、初级栅绝缘层和半导体衬底，以形成限定半导体衬底的第一和第二有源区的沟槽，以形成每个设置在第一有源区上的第一栅绝缘层和第一下硅图形，以及形成每个设置在第二有源区上的第二栅绝缘层和第二下硅图形；以及

形成所述器件隔离层包括：

形成填充沟槽的初级器件隔离层；以及

执行平整化工序，以露出沟槽掩模并且由此形成器件隔离层，其中器件隔离层的上侧壁设置为邻近于部分沟槽掩模的侧壁；以及

所述方法进一步包括除去沟槽掩模以露出器件隔离层的上侧壁。

9.如权利要求8的方法，其中从至少第一材料形成沟槽掩模，并且从至少第二材料形成器件隔离层，其中第一和第二材料相对于彼此具有蚀刻选择性。

10.如权利要求7的方法，其中形成第一和第二下硅图形包括：

在半导体衬底上形成沟槽掩模；

使用沟槽掩模作为蚀刻掩模蚀刻半导体衬底，以形成限定第一和第二有源区的沟槽；

形成填充沟槽的初级器件隔离层；

执行露出沟槽掩模的平整化工序，以形成具有邻近于部分沟槽掩模的侧壁的上侧壁的器件隔离层；

除去沟槽掩模以形成露出第一有源区的上表面的第一间隙区以及露出第二有源区的上表面的第二间隙区；

在第一有源区上形成第一栅绝缘层；

在第二有源区上形成第二栅绝缘层；

形成填充第一和第二间隙区的初级下硅层；

执行露出器件隔离层的平整化工序，以形成第一和第二下硅层；以及

蚀刻第一和第二下硅层以露出器件隔离层的上侧壁。

11.如权利要求10的方法，其中形成沟槽掩模包括顺序地形成硅氧化物层和硅氮化物层。

12.如权利要求11的方法，其中：

除去沟槽掩模包括顺序地除去硅氮化物层和硅氧化物层；以及

除去硅氧化物层包括蚀刻器件隔离层的上侧壁，使得第一间隙区宽于第一有源区，在该第一有源区上设置该第一间隙区，并且使得第二间隙区宽于第二有源区，在该第二有源区上设置该第二间隙区，同时除去硅氧化物层。

13.如权利要求7的方法，还包括：

在形成第一和第二下硅图形之后：

在半导体衬底上形成模制层；以及

蚀刻模制层，以形成邻近于器件隔离层的上侧壁的模制隔片，其中模制隔片露出第一下硅图形的部分上表面以及第二下硅图形的部分上表面，

其中分别从第一和第二下硅图形生长第一和第二上硅图形包括，分别从第一下硅图形的上表面的露出部分以及从第二下硅图形的上表面的露出部分生长第一和第二上硅图形。

14.如权利要求13的方法，其中从至少第一材料形成器件隔离层，并且从至少第二材料形成模制层，其中第一和第二材料相对于彼此具有蚀刻选择性。

15.如权利要求14的方法，其中蚀刻器件隔离层还仅仅蚀刻每个模制隔片的一部分，由此在第一和第二下硅图形上形成缓冲绝缘层图形。

16.如权利要求13的方法，其中蚀刻器件隔离层还完全地除去模制隔片。

17.如权利要求7的方法，还包括形成露出第一和第二下硅图形的每一个的至少部分上表面的模制掩模，其中分别从第一和第二下硅图形生长第一和第二上硅图形包括从通过模制掩模所露出的第一和第二下硅图形的每一个的至少部分上表面生长第一和第二上硅图形。

18.如权利要求17的方法，其中模制掩模露出第一下硅图形的部分上表面以及第二下硅图形的全部上表面。

19.如权利要求7的方法，还包括：

在形成浮置栅电极之后但是形成初级栅间绝缘层之前：

在半导体衬底上形成缓冲绝缘层；以及

蚀刻缓冲绝缘层，以在第一和第二下硅图形的至少一个的每一个的上表面上形成缓冲绝缘层图形，并形成邻近于第一和第二下硅图形的至少一个的每一个的侧壁的缓冲隔片。

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