JP2005285818A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 STI溝のアスペクト比が高くなってもトンネル絶縁膜にプロセスダメージを与えずにSTIを行える半導体メモリセルを提供すること。
【解決手段】 半導体装置は、基板と、第１及び第２の溝内に設けられ、基板表面よりも上に突出している第１絶縁膜と、基板上の半導体メモリセルとを備え、チャネル幅方向では第１の溝上の第１の絶縁膜と第２の溝上の第１絶縁膜の間隔は基板表面位置よりも該表面より上の位置での方が広く、半導体メモリセルは、第１の溝と第２の溝の間の基板上に設けられた第２絶縁膜と、第２の絶縁膜の上方に設けられた制御ゲート電極と、制御ゲート電極と第２絶縁膜の間に設けられチャネル幅方向の寸法に関し制御ゲート電極と対向する上面側の方が第２絶縁膜と対向する下面側よりも大きく、チャネル幅方向に関し第１及び第２の溝に対してのずれ量が略等しい浮遊ゲート電極と、浮遊ゲート電極と制御ゲート電極の間に設けられた第３絶縁膜とを備える。
【選択図】 図１７
【解決手段】 半導体装置は、基板と、第１及び第２の溝内に設けられ、基板表面よりも上に突出している第１絶縁膜と、基板上の半導体メモリセルとを備え、チャネル幅方向では第１の溝上の第１の絶縁膜と第２の溝上の第１絶縁膜の間隔は基板表面位置よりも該表面より上の位置での方が広く、半導体メモリセルは、第１の溝と第２の溝の間の基板上に設けられた第２絶縁膜と、第２の絶縁膜の上方に設けられた制御ゲート電極と、制御ゲート電極と第２絶縁膜の間に設けられチャネル幅方向の寸法に関し制御ゲート電極と対向する上面側の方が第２絶縁膜と対向する下面側よりも大きく、チャネル幅方向に関し第１及び第２の溝に対してのずれ量が略等しい浮遊ゲート電極と、浮遊ゲート電極と制御ゲート電極の間に設けられた第３絶縁膜とを備える。
【選択図】 図１７
Description
本発明は、電気的に書き換え可能な半導体メモリセルを備えた半導体装置およびその製造方法に関する。
半導体記憶装置の一つとして、不揮発性半導体メモリがある。近年、不揮発性半導体メモリは、データ格納用のデバイスとしての需要が高くなってきている。浮遊ゲート（ＦＧ）電極を用いた代表的な電気的に書き換え可能な不揮発性メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られている。
これらのフラッシュメモリの記憶容量を増大させるために、素子の微細化が進行している。しかし、素子の微細化により、素子構造のアスペクトが大きくなったり、隣接するＦＧ間干渉に影響が生じたり、あるいはプロセス上のばらつきがＦＧ電極への電子の注入され方に影響を与えたりと、いろいろな問題が出てきている。
特に、素子構造のアスペクトが大きくなることで、いろいろな問題が起きている。そのため、素子構造のアスペクトを低く抑える工夫が試みられようとしている。特に、Shallow Trench Isolation（ＳＴＩ）構造においては、トンネル酸化膜と浮遊ゲート（ＦＧ）電極を先に形成してからＳＴＩ領域に形成した溝内に絶縁膜が埋め込まれた構造が用いられている（特許文献１）。
図１８−図２０に、従来のＮＡＮＤ型フラッシュメモリのメモリセルの断面図を示す。
図１８はビット線方向の断面図、図１９はワード線方向の断面図、図２０は図１８の一点破線で囲まれた領域の拡大図である。これらの図において、３１０はシリコン基板、３１１はゲート絶縁膜、３１２はトンネル絶縁膜、３１３はＦＧ電極、３１４は埋込み型の素子分離絶縁膜、３１５はインターポリ絶縁膜、３１６は制御ゲート（ＣＧ）電極、３１７は低濃度のソース／ドレイン拡散層、３１８は側壁絶縁膜、３１９は高濃度のソース／ドレイン拡散層、３２０は層間絶縁膜、３２１はプラグ、３２２はビット線を示している。
上記従来のメモリセル構造では、トンネル絶縁膜３１２とＦＧ電極３１３が素子分離絶縁膜３１４（ＳＴＩ）より先に形成され、素子分離絶縁膜３１４（ＳＴＩ）の形成後にＦＧ電極３１３の側面が露出されることにより、ＦＧ電極３１３とＣＧ電極３１６との間の結合容量の増加が図られている。しかし、上記メモリセル構造には以下のような問題がある。
素子の微細化が進むと、ＳＴＩ溝のアスペクトが高くなり、ＳＴＩ溝内を素子分離絶縁膜３１４で埋め込むことが困難になる。例えば、従来のＨＤＰ（high Density Plasma）−ＣＶＤプロセスを用いて、ＳＴＩ溝内をＳｉＯ2 膜（素子分離絶縁膜３１４）で埋め込むことは困難である。
このため、ＳＴＩ溝内を絶縁膜で埋め込むプロセスとして、シリコン基板上にポリシラザンなどの溶液を塗布することでＳＴＩ溝内を該溶液で埋め込み、その後、高温処理により上記溶液をＳｉＯ2 膜に変えるプロセスが提案されている（特許文献２）。
しかし、ＳＴＩ溝の形成時に行われるプラズマを用いたシリコン基板３１０のエッチングや、素子分離絶縁膜３１４の形成時に行われる高温水蒸気酸化などにより、先に形成されているトンネル絶縁膜３１２の信頼性が、プラズマ雰囲気や酸化雰囲気中の水素により劣化することが知られている。
このため、素子分離絶縁膜３１４の形成条件を最適化したり、ＳＴＩ形成時の温度を低温化したりなどのプロセス条件の最適化が行われている。しかし、なかなか良いプロセス条件を捜すのが困難な状況である。
トンネル絶縁膜３１２の信頼性劣化は、フラッシュメモリなどで製品の動作不良を起こす原因となるので、大きな問題となっている。
これに対して、トンネル絶縁膜３１２およびＦＧ電極３１３の形成工程が、素子分離（ＳＴＩ）の形成工程の後に行われるプロセスが既に提案されている。このプロセスには上記問題はない。しかし、このプロセスを実施するには、素子分離絶縁膜３１４（ＳＴＩ）とＦＧ電極３１３との高精度な合わせ（ＯＬ）が必要となる。しかし、このような高精度なＯＬを実施することは困難である。
特開平０８−０１７９４８号公報
特願平１０−１１６４２７号公報
本発明は、上記事情を考慮してなされたもので、その目的とするところは、素子分離溝のアスペクト比が高くなっても、浮遊ゲート電極下の絶縁膜（トンネル絶縁膜）にプロセスダメージを与えることなく、素子分離を容易に行える、電気的に書き換え可能な半導体メモリセルを備えた半導体装置およびその製造方法を提供することにある。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられた第１の素子分離領域であって、前記半導体基板の表面に設けられた第１および第２の溝、および、該第１および第２の溝内に設けられ、かつ、前記半導体基板の前記表面よりも上に突出している第１の絶縁膜を備えた第１の素子分離領域と、前記半導体基板上に設けられ、電気的に書き換え可能な半導体メモリセルとを具備してなる半導体装置であって、前記半導体メモリセルのチャネル幅方向に関し、前記第１の溝上の前記第１の絶縁膜と前記第２の溝上の前記第１の絶縁膜との間隔は、前記半導体基板の前記表面の位置よりも該表面より上の位置での方が広く、前記半導体メモリセルは、前記第１の溝と前記第２の溝との間の前記半導体基板の前記表面上に設けられた第２の絶縁膜と、前記第２の絶縁膜の上方に設けられた制御ゲート電極と、前記制御ゲート電極と前記第２の絶縁膜との間に設けられた浮遊ゲート電極であって、前記チャネル幅方向の寸法に関し、前記制御ゲート電極と対向する上面側の方が前記第２の絶縁膜と対向する下面側よりも大きく、かつ、前記チャネル幅方向に関し、前記第１および第２の溝に対してのずれ量が略等しい浮遊ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電極との間に設けられた第３の絶縁膜とを具備してなることを特徴とする。
本発明に係る半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜および前記半導体基板をエッチングすることにより、前記第１の絶縁膜を貫通し、前記半導体基板の途中の深さまで達する第１および第２の溝を形成する工程と、前記第１および第２の溝内を第２の絶縁膜で埋め込む工程と、前記第１の絶縁膜を薬液処理により除去する工程と、前記第１の絶縁膜を除去して露出した前記第１の溝と前記第２の溝との間の前記半導体基板の表面上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に浮遊ゲート電極を形成する工程であって、前記第２の絶縁膜の上面と略同じ高さになるように浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極上に第４の絶縁膜を形成する工程と、前記第４の絶縁膜上に制御ゲート電極を形成する工程とを有することを特徴とする。
また、本発明に係る他の半導体装置の製造方法は、半導体基板の第１の領域、第２の領域および第３の領域上に第１の絶縁膜を形成する工程と、「前記第３の領域内に酸化抑制領域を形成する工程と、前記第２および第３の領域内の前記第１の絶縁膜を除去する工程と、前記第１、第２および第３の領域内を酸化することにより、前記第１の領域、前記第２の領域、前記第３の領域の順で膜厚が薄くなる膜厚分布を有する第２の絶縁膜を形成する工程であって、前記第１の領域内の前記第２の絶縁膜は前記第１の絶縁膜を含む工程と、前記第２の絶縁膜上に第1のゲート電極を形成する工程と、前記第２の領域の前記第１のゲート電極上に第３の絶縁膜を形成する工程と、前記第２の領域の前記第３の絶縁膜上と、前記第１の領域および前記第３の領域の前記第１のゲート電極上に第２のゲート電極を形成する工程とを有することを特徴とする。
また、本発明に係る他の半導体装置の製造方法は、半導体基板の第１の領域、第２の領域および第３の領域上に第１の絶縁膜を形成する工程と、前記第３の領域内に酸化抑制領域を形成する工程と、前記第２の領域内の前記第１の絶縁膜および前記半導体基板をエッチングすることにより、前記第１の絶縁膜を貫通し、前記半導体基板の途中の深さまで達する第１および第２の溝を形成する工程と、前記第１および第２の溝内を第２の絶縁膜で埋め込む工程と、前記第２および第３の領域内の前記第１の絶縁膜を薬液処理により除去する工程と、前記第１、第２および第３の領域内を酸化することにより、前記第１の領域、前記第２の領域、前記第３の領域の順で膜厚が薄くなる膜厚分布を有する第３の絶縁膜を形成する工程であって、前記第１の領域内の前記第３の絶縁膜は前記第１の絶縁膜を含む工程と、前記第３の絶縁膜上に第１のゲート電極を形成する工程であって、前記第２の領域内において前記第２の絶縁膜の上面と略同じ高さになるように第１のゲート電極を形成する工程と、前記第２の領域の前記第１のゲート電極上に第４の絶縁膜を形成する工程と、前記第２の領域の前記第４の絶縁膜上と、前記第１の領域および前記第３の領域の前記第１のゲート電極上に第２のゲート電極を形成する工程とを有することを特徴とする。
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
本発明によれば、素子分離溝のアスペクト比が高くなっても、浮遊ゲート電極下の絶縁膜（トンネル絶縁膜）にプロセスダメージを与えることなく、素子分離を容易に行える、電気的に書き換え可能な半導体メモリセルを備えた半導体装置およびその製造方法を実現できるようになる。
以下、図面を参照しながら本発明の実施形態を説明する。
図１（ａ）および（ｂ）は、本発明の一実施形態に係るＮＡＮＤフラッシュメモリを示す図である。図１（ａ）はＮＡＮＤ型フラッシュメモリのメモリセルの平面図、図１（ｂ）は上記メモリセルの等価回路図である。
図１（ａ）および（ｂ）において、Ｍ１−Ｍ８は不揮発性メモリセル部、Ｓ１およびＳ２は選択トランジスタ部、ＣＧ１−ＣＧ８は制御ゲート、ＳＧ１およびＳＧ２は選択ゲート、ＢＬ１およびＢＬ２はビット線、Ｖssはソース電圧を示している。
図２は図１（ａ）のＢ−Ｂ’断面図、図３（ａ）は図１（ａ）のＡ−Ａ’断面図の一部、図３（ｂ）は図２の一部を拡大した断面図である。ただし、ワード線とビット線までの配線層とを示してあり、コンタクトと、メタル配線部以上の配線層と、パッシベーション層とは図面では省略されている。
図中、１０１はＰ型のシリコン基板、１０４は素子分離溝（ＳＴＩ溝）を埋め込むための素子分離絶縁膜、１０５はトンネル絶縁膜、１０８は電極（メモリセル部ではＦＧ電極、制御回路部では第１のゲート電極）、１０９はＦＧ電極とＣＧ電極との間に設けられたインターポリ絶縁膜、１１０は電極（メモリセル部ではＣＧ電極（ワード線）、制御回路部では第２のゲート電極）、１１１はゲートキャップ絶縁膜、１１２は低濃度のソース／ドレイン拡散層（ｎ- 型層）、１１３は側壁絶縁膜、１１４は高濃度のソース／ドレイン拡散層（ｎ+ 型層）、１１５は層間絶縁膜、１１６はビット線コンタクトへの埋め込み層（プラグ）、１１７はビット線、１１８は層間絶縁膜を表している。
図３（ａ）に示すように、記憶素子（メモリセル）部のＦＧ電極１０８は、シリコン基板１０１の表面に形成された第１の素子分離領域（ＳＴＩ）によって電気的に分離されている。
第１の素子分離領域は、シリコン基板１０１の表面に形成された複数の溝（ＳＴＩ溝）とこれらの溝内に設けられ、かつ、シリコン基板１０１の表面よりも上に突出した素子分離絶縁膜１０４とによって構成されている。素子分離絶縁膜１０４は、シリコン基板１０１の表面よりも３０ｎｍ程度上に突出している。
本実施形態では、素子分離絶縁膜１０４はシリコン酸化膜であるが、他の絶縁膜も使用可能である。また、図示されていない周辺回路も同様に第２の素子分離領域（ＳＴＩ）によって電気的に分離されている。
ＣＧ電極１１０は、インターポリ絶縁膜１０９を介して、ＦＧ電極１０８上に形成されている。選択トランジスタ部のＦＧ電極１０８上には、インターポリ絶縁膜１０９を介せずに、ゲート電極１１０が形成されている。
また、ＦＧ電極１０８はＡＡ（Active Area）領域に形成されている。ＦＧ電極１０８の平面形状はほぼ４角形である。ＦＧ電極１０８の２辺はＳＴＩ領域と自己整合的に形成されている。そのため、チャネル幅方向について、ＦＧ電極１０８のＳＴＩ溝に対するずれ量は略等しくなる。ＦＧ電極１０８の残りの２辺はＣＧ電極１１０と自己整合的に形成されている。したがって、チャネル長方向について、ＦＧ電極１０８のＣＧ電極１０８に対するずれ量は略等しくなる。
素子分離領域（ＳＴＩ）は、トンネル絶縁膜１０５およびＦＧ電極１０８より先に形成されている。素子分離領域が先に形成されることにより、高温プロセスを用いて素子分離絶縁膜１０４を形成しても、トンネル絶縁膜１０５およびＦＧ電極１０８は悪影響を受けない。高温プロセスを用いて素子分離絶縁膜１０４を形成することにより、素子分離絶縁膜１０４の形状の劣化は防止される。
また、ＦＧ電極１０８とＣＧ電極１１０との間のインターポリ絶縁膜１０９として、ｈｉｇｈ−ｋ膜が用いられている。そのため、ＦＧ電極１０８の側壁上にＣＧ電極１１０を形成しなくても、ＦＧ電極１０８とＣＧ電極１１０との間の容量は増加する。
次に、本実施形態のＮＡＮＤフラッシュメモリの製造方法について、図４（ａ）−（ｇ）から図１３（ａ）−（ｇ）を参照して説明する。各図（ａ）は図１の一部の平面図、各図（ｂ）は各図（ａ）のＡ−Ａ’断面図、各図（ｃ）は各図（ａ）のＢ−Ｂ’断面図、各図（ｄ）は同一チップに形成される制御回路部の高電圧回路部の一例の平面図、各図（ｅ）は各図（ｄ）のＣ−Ｃ’断面図、各図（ｆ）は各図（ｄ）のＤ−Ｄ’断面図、各図（ｇ）はトンネル絶縁膜より薄いゲート絶縁膜が用いられた周辺回路部のロジック回路部である。
まず、図４（ａ）−（ｇ）に示すように、Ｐ型のシリコン基板１０１が用意され、その後、リソグラフィプロセス、イオン注入プロセスおよびアニールプロセスを用いて、シリコン基板１０１の表面にＰウェルおよびＮウェル（図示せず）が所望の位置に選択的に形成される。
次いで、シリコン基板１０１の表面上に膜厚が例えば４０ｎｍ程度のシリコン酸化膜１０２Ｔが形成される。シリコン酸化膜１０２Ｔが形成されるシリコン基板１０１の表面は、高電圧回路部のゲート絶縁膜が形成される領域である。その後、リソグラフィプロセスと薬液エッチングプロセスを用いて、メモリセル領域および周辺回路ロジック部のシリコン酸化膜１０２Ｔが除去され、シリコン基板１０１の表面が露出される。次に、例えば３ｎｍ程度の熱酸化膜１０２が形成される。
次いで、薄いゲート絶縁膜を形成したい所望の領域に、例えば、窒素イオンが注入される。上記イオン注入の目的は、後の工程でトンネル絶縁膜が形成されるときに、薄い酸化膜が形成されるようにするためである。このためには、例えば、レジスト膜（図示せず）をマスクにして、ドーズ量１×１０14ｃｍ2 −５×１０15ｃｍ2 程度の条件で、イオン注入プロセスにより、シリコン基板１０１の表面近傍に窒素イオンを注入することにより、シリコン基板１０１の表面に窒素を含んだ領域（酸化抑制領域）２００が形成される。
また、熱酸化膜１０２を形成する前に、イオン注入プロセス以外の方法で、シリコン基板１０１の表面上に薄い酸化抑制領域２００を形成しても構わない。例えば、酸化を抑制することができる膜を堆積しても構わない。該膜は、例えば、酸化を抑制することができる程度の窒素濃度を持った膜である。
その後、全面上に例えば４５ｎｍ程度のシリコン窒化膜（Ｓｉ3 Ｎ4 膜）１０３がＬＰ−ＣＶＤプロセスにより形成される。シリコン窒化膜１０３上には厚さが例えば２００ｎｍのＣＶＤ−ＳｉＯ2 膜（不図示）が堆積される。次に、フォトリソグラフィプロセスおよびＲＩＥプロセスにより、図示しないレジストパターンをマスクにして、上記ＣＶＤ−ＳｉＯ2 膜、シリコン窒化膜１０３、熱酸化膜１０２，１０２Ｔ、シリコン基板１０１が順次エッチングされ、ＳＴＩ溝が形成される。図では簡単のため４つのＳＴＩ溝（第１−第４の溝）だけに参照符号Ｔ１−Ｔ４が付されている。
ＳＴＩ溝の深さは、例えば、シリコン基板１０１の表面から２００ｎｍ程度の深さである。ＳＴＩ溝の幅は、例えば、７０ｎｍ（メモリセル部）程度である。もちろん、ＳＴＩ溝は素子分離のための溝であるので、種々の幅のＳＴＩ溝がシリコン基板１０１の表面に形成されている。
ここでは、シリコン窒化膜（Ｓｉ3 Ｎ4 膜）１０３上に形成したＣＶＤ−ＳｉＯ2 膜が、シリコン基板１０１のエッチングマスク部材として用いられた例を示している。このようにすると、シリコン基板１０１のエッチング時におけるシリコン窒化膜１０３の膜減りは小さくなる。
また、ここでは、ＳＴＩ溝として、深さ方向に溝幅がわずかに小さくなるようなテーパ角を有する側壁を持った溝を例にあげたが、垂直に近い側壁を有する溝を用いても構わない。さらに、ＳＴＩ溝の底部のコーナーに半径５ｎｍ程度のラウンド形状を持たせても良い（図示せず）。
このような形状を有するＳＴＩ溝にすると、埋め込み性が良くなる。すなわち、ＳＴＩ溝の内部は、絶縁膜（素子分離絶縁膜）により容易に埋め込まれる。また、ＳＴＩ溝の底コーナーのストレス集中が緩和される。さらに、後の工程で、溝の側面を含む電極の加工が容易になるというメリットがある。
シリコン基板１０１の表面に形成されたＳＴＩ溝の側面が通常の熱酸化法を用いて酸化され、その結果、ＳＴＩ溝の側面上に膜厚３ｎｍ程度の熱酸化膜（図示せず）が形成される。
ここで、熱酸化法の代わりに、酸素ラジカルを用いた酸化法により、ＳＴＩ溝の側面を酸化すると、シリコン（Ｓｉ）の面方位の影響を受けることなく、シリコン酸化膜が形成される。したがって、ＳＴＩ溝の側面上には、均一で高品質のシリコン酸化膜が形成される。また、ＩＳＳＧ（In-Situ Steam Generation）法を用いて、ＳＴＩ溝の側面を酸化しても構わない。
次いで、リソグラフィプロセスで形成したレジストパターン（図示せず）をマスクに用いて、イオン注入プロセスにより、所望領域のトランジスタの素子分離領域中に不純物イオンが注入され、その後、素子分離領域中に注入された不純物イオンの活性化アニールが行われる。その結果、所望の領域にトランジスタの素子分離領域のフィールド反転防止不純物層（図示せず）が形成される。
次いで、ＳＴＩ溝内が埋め込まれるように、全面に絶縁膜（素子分離絶縁膜）１０４が堆積され、その後、シリコン窒化膜１０３の表面と素子分離絶縁膜１０４の表面とがほぼ同じ高さになるように、ＣＭＰプロセスにより、素子分離絶縁膜１０４がエッチバックされる。
ここで、ＳＴＩ溝のアスペクト比が高い場合には、素子分離絶縁膜１０４として、ＨＤＰ−ＣＶＤ−ＳｉＯ2 膜を用いたり、あるいは、ポリシラザンを原料とする塗布膜を用いると良い。広いＳＴＩ幅に対応したＳＴＩ溝と狭いＳＴＩ幅に対応したＳＴＩ溝とを同時に均一に埋め込むことがポイントである。
微細化が進むと、アスペクト比が高くなるために、ＳＴＩ溝を絶縁膜で埋め込むことが困難になってくる。したがって、ＨＤＰ−ＣＶＤ−ＳｉＯ2 膜の単独では、ＳＴＩ溝内を良好に埋め込むことは困難になる。このような場合には、新しい埋め込み技術であるハイブリッドＳＴＩ埋め込み技術を用いると良い。以下、ハイブリッドＳＴＩ埋め込み技術についてさらに説明する。
ハイブリッドＳＴＩ埋め込み技術では、図１４（ａ）に示すように、ＳＴＩ溝の下部内がＨＤＰ−ＣＶＤ−ＳｉＯ2 膜１０４Ａで埋め込まれ、ＳＴＩ溝の上部内が塗布技術を用いて形成されたＳｉＯ2 膜１０４Ｂで埋め込まれる。
ＳＴＩ溝の上部内の埋め込みは、例えば過水素化シラザン重合体（ポリシラザン）からなる膜（以下、ＰＳＺ膜という。）が、例えば４００ｎｍ程度の膜厚でもって、ＳＴＩ溝を含む領域上に塗布法により形成されることにより行われる。
ＰＳＺ膜の形成後、１５０℃程度で溶媒が揮発されるベーク処理が３分程行われる。塗布技術による埋め込み特性は良好である。そのため、幅７０ｎｍ程度の細いＳＴＩ溝内はボイドが無いＰＳＺ膜で埋め込まれる。
次に、ＰＳＺ膜がＳｉＯ2 膜１０４Ｂに変換される。この工程は、次の化学式（１）で説明できる。
ＳｉＨ2 ＮＨ＋２Ｏ→ＳｉＯ2 ＋ＮＨ3 ・・・（１）
すなわち、ＰＳＺ膜からＳｉＯ2 膜１０４Ｂへの変換は、ＰＳＺ膜と水蒸気（Ｈ2 Ｏ＋Ｏ2 ）の分解によって生成される酸素（Ｏ）とが反応して、ＳｉＯ2 とＮＨ3 （アンモニアガス）とが生成されることで生じる。
すなわち、ＰＳＺ膜からＳｉＯ2 膜１０４Ｂへの変換は、ＰＳＺ膜と水蒸気（Ｈ2 Ｏ＋Ｏ2 ）の分解によって生成される酸素（Ｏ）とが反応して、ＳｉＯ2 とＮＨ3 （アンモニアガス）とが生成されることで生じる。
このとき、素子形成領域のシリコン基板１０１の表面は、シリコン窒化膜１０３で覆われているので、素子形成領域のシリコン基板１０１の表面は酸化されない。
上記化学反応を起こさせるには、例えば、２００℃から６００℃程度の水蒸気雰囲気での燃焼酸化を３０分程度行えば良い。例えば、４００℃で３０分間程度の燃焼酸化を行えば、ＰＳＺ膜中においてＳｉ−Ｎ結合からＳｉ−Ｏ結合への変換が促進される。その結果、各種溝幅をもつＳＴＩ溝に埋め込まれたＰＳＺ膜は、ＳＴＩ溝の底まで完全にＳｉＯ2 膜に変換される。
上記燃焼酸化の工程において、４００℃程度の水蒸気を含む雰囲気で３０分程度の酸化工程を行い、その後、上記雰囲気を酸素雰囲気に切り替え、さらに８００℃程度の高温まで温度を上げて、上記酸素雰囲気で３０分程度の酸化工程を行うという、いわゆる２段階酸化法を用いても良い。
このような２段階酸化法を用いると、ＰＳＺ膜からＳｉＯ2 膜１０４Ｂへの変換の効率は高くなる。変換の効率が高くなると、ＰＳＺ膜中に残留しているカーボン（Ｃ）などの不純物が取り除かれる。
２段階酸化法は、ＰＳＺ膜をＳｉＯ2 膜へ変換するのに特に有効な方法である。ＰＳＺ膜からＳｉＯ2 膜への変換が始まる温度（例えば４００℃程度の温度）で、水蒸気雰囲気においてＰＳＺ膜を一定の時間保持することが重要である。
また、水蒸気雰囲気の作り方であるが、水素燃焼酸化による高濃度の水蒸気を用いる方法やＷＶＧ（Water Vapor Genetaror）が、ＰＳＺ膜をＳｉＯ2 膜へ変換するのに適している。水分濃度は８０％以上のほうが望ましい。
次に、窒素等の不活性ガス雰囲気において、７００−１０００℃中の任意の温度、例えば、８５０℃程度の温度で３０分程度の熱処理が行われる。該熱処理（緻密化処理）により、ＳｉＯ2 膜１０４Ｂ（ＰＳＺ膜から変換されたＳｉＯ2 膜）中に残留しているＮＨ3 やＨ2 Ｏが放出され、ＳｉＯ2 膜１０４Ｂが緻密化される。その結果、ＳｉＯ2 膜１０４Ｂ中のリーク電流は低減される。
また、８００℃程度の酸素雰囲気中での熱処理が行われた場合、ＳｉＯ2 膜１０４Ｂ中の炭素（カーボン：Ｃ）等の不純物濃度が低減される。その結果、リーク電流がさらに低減され、また、ＳｉＯ2 膜１０４Ｂ膜とシリコン基板１０１との界面における固定電荷が低減される。ＳｉＯ2 膜１０４Ｂの緻密化工程中で用いられる熱処理としては、通常の炉による熱処理以外に、ＲＴＡ（Rapid Thermal Anealing）やＲＴＯ（Rapid Thermal Oxidation）等の熱処理も用いることができる。ＲＴＡを用いた場合、通常の炉による熱処理を用いた場合に比べて、より高温かつ短時間の高温熱処理工程を行うことができる。
次に、図１４（ｂ）に示すように、ＣＭＰプロセスを用いて、ＳｉＯ2 膜１０４Ａおよび１０４Ｂが平坦化され、かつ、シリコン窒化膜１０４Ａの表面が露出される。ＣＭＰプロセスによる平坦化の後に、８５０℃のＮ2 雰囲気で熱処理を行っても良い。
塗布膜単独でＳＴＩ溝を埋め込んでも構わない。また、この他に、埋め込む順番を変えても構わない。例えば、図１５（ａ）および１５（ｂ）に示すように、ＳＴＩ溝内にＰＳＺ膜などの塗布膜が形成され、その後、適切な熱処理が行われ、ＰＳＺ膜がＳｉＯ2 膜１０４Ｂに変換され、さらに、ＳＴＩ溝内が埋め込まれるように、ＳｉＯ2 膜１０４Ｂ上にＨＤＰ−ＣＶＤ−ＳｉＯ2 膜１０４Ａが形成される。その後、ＣＭＰプロセス法等により表面が平坦化される。
ＳＴＩ溝幅が１１０ｎｍから７０ｎｍ、５０ｎｍ、さらに４０ｎｍへと微細化するに従って、ＨＤＰ−ＳｉＯ２膜によるＳＴＩ溝の埋め込みが難しくなる。微細なＳＴＩ溝をどのように埋め込んでいくかは重要な製造プロセス上の問題である。
また、ポリシラザン膜やＯ3 ／ＴＥＯＳ−ＣＶＤ−ＳｉＯ2 膜などをＳＴＩ溝内に埋め込み、その後、例えば９００℃程度の水蒸気酸化を行うことで形成された酸化膜は、ＳＴＩ溝の側面の酸化膜を兼ねることもできる。
このようにすると、ＡＡ幅の低下を減少できる。さらに、高温での熱処理によりＳＴＩ溝内に埋め込まれた素子分離絶縁膜１０４の膜質が向上する。絶縁膜の膜質が向上すると、例えばこの後の薬液エッチング工程における素子分離絶縁膜１０４の膜減りが防止される。
また、ＳＴＩ溝内に絶縁膜を埋め込む前に、例えば図１４および図１５に点線で示すように、シリコン窒化膜１０３の上面を５ｎｍ程度後退させる、いわゆるシリコン窒化膜１０３の「ｐｕｌｌ−ｂａｃｋ」を行っても良い。シリコン窒化膜１０３のエッチングは、例えば、１６０℃程度の熱リン酸溶液を用いて行われる。
次いで、図５（ａ）−（ｇ）に示すように、熱リン酸溶液を用いてシリコン窒化膜１０３が除去され、その後、希ＨＦ溶液などを用いて熱酸化膜１０２が除去される。この薬液処理により、高電圧回路部内の厚いシリコン酸化膜１０２Ｔもエッチングされる。その結果、上記薬液処理後のシリコン酸化膜１０２Ｔの膜厚は３５ｎｍ程度となる。
また、希ＨＦ溶液などを用いて熱酸化膜１０２を除去するときに、シリコン酸化膜である絶縁膜（素子分離絶縁膜）１０４が等方的にエッチングされる。
したがって、メモリセル部では、実際には、図１６（ａ）に示すように、メモリセルのチャネル幅方向に関し、ＳＴＩ溝Ｔ１（第１の溝）上の素子分離絶縁膜１０４（第１の絶縁膜）とＳＴＩ溝Ｔ２（第２の溝）上の素子分離絶縁膜１０４（第１の絶縁膜）との間隔は、シリコン基板１０１の表面の位置よりも該表面より上の位置での方が広くなる。図１６（ａ）では、上に行くほど（基板表面から離れるほど）上記間隔の幅は広くなっている。
同様に、周辺回路部では、図１６（ｂ）に示すように、ＭＯＳトランジスタのチャネル幅方向に関し、ＳＴＩ溝Ｔ３（第３の溝）上の素子分離絶縁膜１０４（第２の絶縁膜）とＳＴＩ溝Ｔ４（第４の溝）上の素子分離絶縁膜１０４（第２の絶縁膜）との間隔は、シリコン基板１０１の表面の位置よりも該表面より上の位置での方が広くなる。図１６（ｂ）では、上に行くほど（基板表面から離れるほど）上記間隔の幅は広くなっている。
また、図１６（ａ）および１６（ｂ）に、図１４（ａ）および１４（ｂ）に示した、「ｐｕｌｌ−ｂａｃｋ」を適用すると、図１６（ｃ）および１６（ｄ）に示すように、シリコン基板１０１の側面を露出させずに済む。このような形状の方では、素子領域のシリコン基板１０１のエッジ部が素子分離絶縁膜１０４で覆われ、素子領域のシリコン基板１０１のエッジ部にはトンネル絶縁膜１０６は形成されない。そのため、「ｐｕｌｌ−ｂａｃｋ」を適用した構造は、メモリの信頼性をさらに向上することができる。
次いで、図６（ａ）−（ｇ）に示すように、熱酸化等の酸化プロセスにより、メモリセル部（第２の領域）のトンネル絶縁膜１０５、制御回路部（第３の領域）のロジック部の薄いゲート絶縁膜１０６および高電圧回路部（第１の領域）の厚いゲート絶縁膜１０７が形成される。
トンネル絶縁膜１０５の酸化膜膜厚を８ｎｍ程度とすると、薄いゲート絶縁膜１０６の膜厚は、シリコン基板１０１の表面に酸化抑制層２００があるので、酸化膜膜厚は３ｎｍから５ｎｍになる。薄いゲート絶縁膜１０６の膜厚は、シリコン基板１０１の表面の窒素濃度で調整することができる。トンネル絶縁膜１０５として、シリコン酸化膜とシリコン窒化膜を含む積層膜、あるいは、シリコン酸化膜を窒化した膜を用いても構わない。また、厚いゲート絶縁膜１０７の膜厚は、トンネル絶縁膜１０５の形成時にシリコン酸化膜１０２Ｔの酸化膜厚（３５ｎｍ）が増加するので、４０ｎｍ程度となる。
このように本実施形態によれば、一度の酸化プロセスにより、膜厚の異なる３種類のゲート絶縁膜１０５，１０６，１０７が形成される。したがって、本実施形態によれば、プロセスの増加や複雑化を招くことなく、膜厚の異なる３種類のゲート絶縁膜１０５，１０６，１０７を形成できるようになる。
また、ＳＴＩが形成された後にトンネル絶縁膜１０５、ＦＧ電極１０８が形成されることにより、トンネル絶縁膜１０５およびＦＧ電極１０８の形成工程は、ＳＴＩプロセス条件（例えば形成温度、雰囲気など）に制限を課さない。このため、良好なＳＴＩが実現される。したがって、ＳＴＩプロセスに起因する製品の動作不良は防止される。
さらに、ＳＴＩが形成された後にトンネル絶縁膜１０５が形成されることにより、トンネル絶縁膜１０５はＳＴＩプロセスに起因するプロセスダメージを受けない。これにより、信頼性の高いトンネル絶縁膜１０５が実現される。このため、フラッシュメモリの書き換え回数の制限が増加する。
次いで、図７（ａ）−（ｇ）に示すように、ＬＰ−ＣＶＤプロセスを用いて、全面上にメモリセル部のＦＧ電極および制御回路部のゲート電極の一部となる第１の多結晶シリコン膜１０８を堆積する。第１の多結晶シリコン膜１０８の膜厚は、例えば４０ｎｍ程度で有る。
ここで、ＳＴＩ溝内に埋め込んだ素子分離絶縁膜１０４は、シリコン基板１０１の表面から約３０ｎｍ程度高く段差を持つように形成されている。そのため、上記段差が第１の多結晶シリコン膜１０８により完全に埋め込まれるように、第１の多結晶シリコン膜１０８の膜厚を設定することが望ましい。
次いで、図８（ａ）−（ｇ）に示すように、ＣＭＰプロセスを用いて、全面を平坦化する。その結果、シリコン基板１０１の表面上には、絶縁膜１０５−１０７を介して、ＦＧ電極１０８および制御回路部のゲート電極の一部１０８が形成される。メモリセル部のＦＧ電極１０８と周辺回路部のゲート電極１０８（第１のゲート電極）とは同一層となる。
本実施形態では、ＳＴＩが形成された後にＦＧ電極１０８となる多結晶シリコン膜は形成される。そのため、ＳＴＩプロセスに係わる酸化工程による、上記多結晶シリコン膜のグレインの成長は起こらない。その結果、良好な表面モフォロジーが維持されたＦＧ電極１０８が実現される。これにより、ＦＧ電極１０８の表面の凸凹によるインターポリ絶縁膜１０９のリーク電流は小さくなる。リーク電流が小さくなることにより、製品の歩留まりは向上する。
次いで、図９（ａ）−（ｇ）に示すように、露出したＦＧ電極１０８を含む領域上にインターポリ絶縁膜１０９が形成される。
インターポリ絶縁膜１０９として、ＯＮＯ（酸化膜−シリコン窒化膜−酸化膜）、あるいはＡＬＤ−ＣＶＤプロセスにより形成されたＡｌ2 Ｏ3 （アルミナ）膜などのｈｉｇｈ−ｋ絶縁膜を用いることができる。Ａｌ2 Ｏ3 （アルミナ）膜の膜厚は、例えば１４ｎｍ程度である。
その後、ＦＧ構造を持つメモリセルとなる領域以外の、例えば選択トランジスタや制御回路等の領域のインターポリ絶縁膜１０９は、通常のリソグラフィにより形成したレジスト膜（図示せず）をマスクに用いたエッチングプロセスにより選択的に除去される。
ここでは、ｈｉｇｈ−ｋ絶縁膜の例として、Ａｌ2 Ｏ3 膜をあげたが、Ａｌ2 Ｏ3 膜中のリーク電流は、Ａｌ2 Ｏ3 膜を形成した後に熱処理を行うことにより、抑制される。
また、ｈｉｇｈ−ｋ膜として単層膜ではなく、Ｓｉ3 Ｎ4 （２ｎｍ）／Ａｌ2 Ｏ3 （１２ｎｍ）膜、Ｓｉ3 Ｎ4 （１．５ｎｍ）／Ａｌ2 Ｏ3 （１３ｎｍ）／Ｓｉ3 Ｎ4 （１．５ｎｍ）膜、あるいはＡｌ2 Ｏ3 （２ｎｍ）／ＨｆＯ2 ／Ａｌ2 Ｏ3 膜などの積層膜を用いることもできる。上記括弧内の値は膜厚を示している。
また、Ｓｉ3 Ｎ4 の代わりに比誘電率が５．５から６．０程度のＳｉＯＮ膜（例えば１．５ｎｍ程度）を用いても構わない。このような多層構造を採用することにより、インターポリ絶縁膜の絶縁耐圧は向上される。
インターポリ絶縁膜としては上述したものの他に、以下に述べるようなものが使用できる。
まずは、Ａｌ2 Ｏ3 膜の代わりにハフニウム酸化膜（ＨｆＯ2 膜）を使用できる。ＨｆＯ2 膜の誘電率は２０程度ある。そのため、ＨｆＯ2 膜の面積が小さくても、大きな容量が確保することが可能となる。この他に、単独（単層）のＳｉ3 Ｎ4 膜の場合（誘電率８程度）、Ｓｉ3 Ｎ4 （２ｎｍ程度）／Ｔａ2 Ｏ5 （２０ｎｍ程度）／Ｓｉ3 Ｎ4 （２ｎｍ程度）膜、Ｓｉ3 Ｎ4 （２ｎｍ程度）／ＳｒＴｉＯ3 （３０ｎｍ程度）／Ｓｉ3 Ｎ4 （２ｎｍ程度）膜、ＨｆＯ2 （１０ｎｍ程度）／ＡＬＤ−Ａｌ2 Ｏ3 （３ｎｍ程度）、Ｓｉ3 Ｎ4 （２ｎｍ程度）／Ｎｂが添加されたＴａ2 Ｏ5 （２０ｎｍ程度）／Ｓｉ3 Ｎ4 （２ｎｍ程度）膜、Ｓｉ3 Ｎ4 （２ｎｍ程度）／Ｔｉが添加されたＴａ2 Ｏ5 （２０ｎｍ程度）／Ｓｉ3 Ｎ4 （２ｎｍ程度）膜、Ｓｉ3 Ｎ4 （２ｎｍ程度）／バリウムストロンチウムチタン酸化物（Ｂａ，Ｓｒ）ＴｉＯ3 （２０ｎｍ程度）／Ｓｉ3 Ｎ4 （２ｎｍ程度）膜、ＨｆＯ2 （１０ｎｍ）／Ａｌ2 Ｏ3 （５ｎｍ）／ＳｉＯＮ（１ｎｍ）膜等がある。このようにインターポリ絶縁膜としてｈｉｇｈ−ｋ絶縁膜を各種組み合わせて用いることができる。このようにすると、ＣＧ−ＦＧ間の結合容量を増大させることができる。
次いで、図１０（ａ）−（ｇ）に示すように、全面上にＣＧ電極および第２のゲート電極となる第２の多結晶シリコン膜１１０が形成される。第２の多結晶シリコン膜の膜厚は、例えば、膜厚４０ｎｍ程度である。図には直接示されていないが、選択トランジスタ領域、制御回路部および高電圧回路部などのメモリセル部以外の領域のインターポリ絶縁膜１０９は除去されているので、第１の多結晶シリコン膜１０８と第２の多結晶シリコン膜１１０は電気的に低い抵抗で接続される。ＣＧ電極および第２のゲート電極となる導電膜として、金属シリサイド膜を用いても構わない。金属シリサイド膜中の金属は、例えば、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）またはチタン（Ｔｉ）である。
次いで、図１１（ａ）−（ｇ）に示すように、メモリセル部、高電圧回路部および制御回路部の領域等中のトランジスタのゲート電極となる第２の多結晶シリコン膜１１０の上に、酸化膜（ＳｉＯ2 膜）あるいはシリコン窒化膜（Ｓｉ3 Ｎ4 膜）などのゲートキャップ絶縁膜１１１が形成される。ゲートキャップ絶縁膜１１１の膜厚は、例えば３０ｎｍ程度である。
その後、通常のリソグラフィプロセスを用いて形成したレジスト膜（図示せず）をマスクにして、ＲＩＥプロセスにより、ゲートキャップ絶縁膜１１１、ゲート電極１１０、インターポリ絶縁膜１０９、浮遊ゲート電極１０８が順次エッチングされる。上記ＲＩＥプロセスにおいて使用されるエッチングガス等のエッチング条件は、エッチングされる対象によって適宜変更される。
次に、ゲート電極１１０の側壁に酸化膜（図示せず）が形成され、その後、トランジスタのソース／ドレイン拡散層１１２が、例えばイオン注入プロセスと活性化アニールプロセスにより形成される。ソース／ドレイン拡散層１１２は、ここではＮ- 型層（エクステンション層）である。同様にして、ＰチャネルＭＯＳＦＥＴ領域にはｐ- 型ソース／ドレイン拡散層が形成される。
次いで、図１２（ａ）−（ｇ）に示すように、側壁絶縁膜１１３となるシリコン窒化膜が全面上に形成され、その後、通常のＲＩＥプロセスを用いて上記シリコン窒化膜がエッチングされることにより、ゲート電極の側壁に側壁絶縁膜１１３が形成される。
次いで、通常のリソグラフィプロセスにより形成されたレジスト膜（図示せず）をマスクに用いて、イオン注入プロセスにより、不純物イオンがシリコン基板１０１の表面に注入され、その後、上記不純物イオンがアニールプロセスにより活性化されることにより、ソース／ドレイン拡散層１１４が形成される。ソース／ドレイン拡散層１１４は、ここではＮ+ 型層である。同様にして、ＰチャネルＭＯＳＦＥＴ領域にはｐ+ 型ソース／ドレイン拡散層が形成される。
このとき、ＣＧ電極１１０同士の距離が６０ｎｍ以下の場合、図１２（ａ）−（ｇ）に示すように、メモリセル間の隙間は側壁絶縁膜１１３で完全に埋め込まれる。そのため、次の工程で、メモリセル間の基板表面には高濃度のソース／ドレイン拡散層１１４は形成されない。
本実施形態では、ゲート電極の材料として多結晶シリコンの例を示して説明したが、もちろんポリサイド膜（例えばＷＳｉ2 ／多結晶シリコン膜、ＣｏＳｉ2 ／多結晶シリコン膜などの積層膜）、あるいはポリメタル膜（例えばＷ／ＷＮ／多結晶シリコン膜など）の積層膜を用いても構わない。
ここでは、図示はしていないが、制御回路部のトランジスタのパンチスルーを防止するために、ハロー注入（halo implant）プロセスを行っても構わない。なお、ゲート電極の長さが狭くなると、ハローイオン注入プロセスにより形成された層同士が重なるような形状になってくる。そのような場合でも、イオン注入量を最適化することにより、良好なトランジスタ特性は実現される。
次いで、図１３（ａ）−（ｇ）に示すように、ＣＶＤプロセスを用いて、全面上に層間絶縁膜１１５が形成される。その後、ビット線コンタクトプラグ層１１６、ビット線１１７、層間絶縁膜１１８、コンタクトプラグ１１９、配線層１２０が順次形成される。そして、パッシベーション膜（不図示）、パッド（不図示）などが形成され、半導体記憶装置が完成する。
素子分離絶縁膜１０４の正確な断面形状は、図１６（ａ）および１６（ｂ）に示した通りなので、素子分離絶縁膜１０４の等方エッチング量を増やした場合、図１３（ｂ）および１３（ｇ）の正確な断面形状は、図１７（ａ）および１７（ｂ）に示す通りとなる。
図１７（ａ）に示すように、トンネル絶縁膜１０５は、図１６（ａ）の工程で露出されたシリコン基板１０１の表面上に設けられている。すなわち、ＳＴＩ溝Ｔ１，Ｔ２で規定されたシリコン基板１０１の表面（主面）の上、および、該表面（主面）下のシリコン基板１０１の側面であって、素子分離絶縁膜１０４で覆われていない側面の上に、トンネル絶縁膜１０５は設けられることになる。
ＦＧ電極および第１のゲート電極１０８は、図１６（ａ）の工程で絶縁膜１０２，１０３を除去して生じた凹部を埋め込むように設けられている。そのため、電極１０８は、上記チャネル幅方向の寸法に関し、上部の方が下部よりも大きくなる。その結果、周辺回路部においては、図１７（ｂ）に示すように、第１のゲート電極１０８と第２のゲート電極１１０とのコンタクト面積が増加するので、これらのゲート電極１０８，１１０間のコンタクト抵抗は減少する。これにより、周辺回路の動作速度の高速化が図られる。例えば、ロジック回路の動作速度の高速化が図られる。
また、図１７（ａ）および１７（ｂ）に、図１５（ａ）および１５（ｂ）に示した、「ｐｕｌｌ−ｂａｃｋ」を適用すると、図１７（ｃ）および１７（ｄ）に示すように、シリコン基板１０１の側面を露出させずに済む。このような形状の方では、素子領域のシリコン基板１０１のエッジ部が素子分離絶縁膜１０４で覆われ、素子領域のシリコン基板１０１のエッジ部にはトンネル絶縁膜１０６は形成されない。そのため、「ｐｕｌｌ−ｂａｃｋ」を適用した構造は、メモリの信頼性をさらに向上することができる。
ＦＧ電極１０８のメモリセルのチャネル幅方向は、ＣＧ電極１１０と対向する上面側の方が、トンネル絶縁膜１０５と対向する下面側よりも大きいので、メモリセルのカップリング比が上がる。これにより、メモリセルの微細化および動作電圧の低減化が図られ、さらに、メモリセル間の特性のばらつきが低減化される。
また、ＦＧ電極１０８の２辺はＳＴＩ領域と自己整合的に形成され、ＦＧ電極１０８の残りの２辺はＣＧ電極１１０と自己整合的に形成されていることも、メモリセルの微細化およびメモリセル間の特性のばらつきの低減化に寄与する。
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、本発明をＮＡＮＤ型の半導体記憶装置に適用した場合について説明したが、本発明はＮＯＲ型の半導体記憶装置にも適用できる。ＮＯＲ型の半導体記憶装置の製造方法は、トランジスタの接続関係を除いて、基本的には、ＮＡＮＤ型の半導体記憶装置の製造方法と同じである。このため、ＮＯＲ型フラッシュメモリの場合にも本実施形態と同じような効果を期待できる。
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
１０１…シリコン基板、１０２…熱酸化膜、１０２Ｔ…シリコン窒化膜、１０３…シリコン窒化膜、１０４…素子分離絶縁膜、１０４Ａ…ＨＤＰ−ＣＶＤ−ＳｉＯ2 膜、１０４Ｂ…ＳｉＯ2 膜、１０５…トンネル絶縁膜、１０６…薄いゲート絶縁膜、１０７…厚いゲート絶縁膜、１０８…ＦＧ電極および第１のゲート電極、１０９…インターポリ絶縁膜、１１０…ＣＧ電極および第２のゲート電極、２００…酸化抑制層、Ｔ１〜Ｔ４…第１の溝〜第４の溝。
Claims (5)
- 半導体基板と、
前記半導体基板上に設けられた第１の素子分離領域であって、前記半導体基板の表面に設けられた第１および第２の溝、および、該第１および第２の溝内に設けられ、かつ、前記半導体基板の前記表面よりも上に突出している第１の絶縁膜を備えた第１の素子分離領域と、
前記半導体基板上に設けられ、電気的に書き換え可能な半導体メモリセルと
を具備してなる半導体装置であって、
前記半導体メモリセルのチャネル幅方向に関し、前記第１の溝上の前記第１の絶縁膜と前記第２の溝上の前記第１の絶縁膜との間隔は、前記半導体基板の前記表面の位置よりも該表面より上の位置での方が広く、
前記半導体メモリセルは、
前記第１の溝と前記第２の溝との間の前記半導体基板の前記表面上に設けられた第２の絶縁膜と、
前記第２の絶縁膜の上方に設けられた制御ゲート電極と、
前記制御ゲート電極と前記第２の絶縁膜との間に設けられた浮遊ゲート電極であって、前記チャネル幅方向の寸法に関し、前記制御ゲート電極と対向する上面側の方が前記第２の絶縁膜と対向する下面側よりも大きく、かつ、前記チャネル幅方向に関し、前記第１および第２の溝に対してのずれ量が略等しい浮遊ゲート電極と、
前記浮遊ゲート電極と前記制御ゲート電極との間に設けられた第３の絶縁膜と
を具備してなることを特徴とする半導体装置。 - 前記半導体基板上に設けられた第２の素子分離領域と、ＭＯＳトランジスタを備えた周辺回路部とをさらに備え、
前記第２の素子分離領域は、前記半導体基板の前記表面に設けられた第３および第４の溝、および、該第３および第４の溝内に設けられ、かつ、前記半導体基板の前記表面よりも上に突出している第４の絶縁膜を備え、
前記ＭＯＳトランジスタのチャネル幅方向に関し、前記第３の溝上の前記第４の絶縁膜と前記第４の溝上の前記第４の絶縁膜との間隔は、前記半導体基板の前記表面の位置よりも該表面より上の位置での方が広く、
前記ＭＯＳトランジスタは、
前記第３の溝と前記第４の溝内との間の前記半導体基板の前記表面上に設けられた第５の絶縁膜と、
前記第５の絶縁膜上に設けられた第１のゲート電極であって、前記チャネル幅方向の寸法に関し、上部の方が下部よりも大きい第１のゲート電極と、
前記第１のゲート電極上に設けられた第２のゲート電極とを備えていることを特徴とする請求項１に記載の半導体装置。 - 半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜および前記半導体基板をエッチングすることにより、前記第１の絶縁膜を貫通し、前記半導体基板の途中の深さまで達する第１および第２の溝を形成する工程と、
前記第１および第２の溝内を第２の絶縁膜で埋め込む工程と、
前記第１の絶縁膜を薬液処理により除去する工程と、
前記第１の絶縁膜を除去して露出した前記第１の溝と前記第２の溝との間の前記半導体基板の表面上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に浮遊ゲート電極を形成する工程であって、前記第２の絶縁膜の上面と略同じ高さになるように浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜上に制御ゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板の第１の領域、第２の領域および第３の領域上に第１の絶縁膜を形成する工程と、
前記第３の領域内に酸化抑制領域を形成する工程と、
前記第２および第３の領域内の前記第１の絶縁膜を除去する工程と、
前記第１、第２および第３の領域内を酸化することにより、前記第１の領域、前記第２の領域、前記第３の領域の順で膜厚が薄くなる膜厚分布を有する第２の絶縁膜を形成する工程であって、前記第１の領域内の前記第２の絶縁膜は前記第１の絶縁膜を含む工程と、
前記第２の絶縁膜上に第1のゲート電極を形成する工程と、
前記第２の領域の前記第１のゲート電極上に第３の絶縁膜を形成する工程と、
前記第２の領域の前記第３の絶縁膜上と、前記第１の領域および前記第３の領域の前記第１のゲート電極上に第２のゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板の第１の領域、第２の領域および第３の領域上に第１の絶縁膜を形成する工程と、
前記第３の領域内に酸化抑制領域を形成する工程と、
前記第２の領域内の前記第１の絶縁膜および前記半導体基板をエッチングすることにより、前記第１の絶縁膜を貫通し、前記半導体基板の途中の深さまで達する第１および第２の溝を形成する工程と、
前記第１および第２の溝内を第２の絶縁膜で埋め込む工程と、
前記第２および第３の領域内の前記第１の絶縁膜を薬液処理により除去する工程と、
前記第１、第２および第３の領域内を酸化することにより、前記第１の領域、前記第２の領域、前記第３の領域の順で膜厚が薄くなる膜厚分布を有する第３の絶縁膜を形成する工程であって、前記第１の領域内の前記第３の絶縁膜は前記第１の絶縁膜を含む工程と、
前記第３の絶縁膜上に第１のゲート電極を形成する工程であって、前記第２の領域内において前記第２の絶縁膜の上面と略同じ高さになるように第１のゲート電極を形成する工程と、
前記第２の領域の前記第１のゲート電極上に第４の絶縁膜を形成する工程と、
前記第２の領域の前記第４の絶縁膜上と、前記第１の領域および前記第３の領域の前記第１のゲート電極上に第２のゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
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