JP3914142B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、フローティングゲート電極とコントロールゲート電極とを有するＭＯＳ型トランジスタをメモリセルとして使用した不揮発性半導体記憶装置としては、ＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型などのセルアレイ構造を有するフラッシュメモリが知られている（例えば、特許文献１参照）。以下、ＮＡＮＤ型フラッシュメモリを例に、従来の技術について説明する。
【０００３】
図２２は、ＮＡＮＤ型フラッシュメモリのセルアレイ構造の一部を示す断面図である。
【０００４】
シリコン基板１１内には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁層１６が形成される。素子分離絶縁層１６は、シリコン基板１１の上面から突出しており、この突出部は、凸部となっている。素子分離絶縁層１６の上面は、平坦である。
【０００５】
素子分離絶縁層１６の凸部により形成された凹部、即ち、素子分離絶縁層１６の間のシリコン基板１１上には、トンネル酸化膜１２及びフローティングゲート電極（下部）１３ａが形成される。素子分離絶縁層１６の上面とフローティングゲート電極１３ａの上面は、ほぼ一致している。
【０００６】
フローティングゲート電極１３ａ上には、フローティングゲート電極（上部）１３ｂが形成される。フローティングゲート電極１３ｂの端部は、素子分離絶縁層１６上に存在する。フローティングゲート電極１３ａ，１３ｂは、全体として、いわゆるガルウイング状を有する。
【０００７】
フローティングゲート電極１３ｂの上面及び側面は、絶縁層１７により覆われている。絶縁層１７は、例えば、ＯＮＯ構造を有する。絶縁層１７上には、コントロールゲート電極１８が形成される。コントロールゲート電極１８は、それが延びる方向に配置されるメモリセルに共通となっている。
【０００８】
このようなセルアレイ構造において、フローティングゲート電極１３ｂの間のスペースは、スリット構造と呼ばれる。スリット構造は、コントロールゲート電極１８が延びる方向に隣接するフローティングゲート電極１３ｂ同士を、互いに電気的に切断すると共に、フローティングゲート電極１３ａ，１３ｂとコントロールゲート電極１８とが対向する面積を増やす役割を有する。
【０００９】
つまり、フローティングゲート電極１３ｂの上面及び側面を絶縁層１７で覆うことにより、フローティングゲート電極１３ａ，１３ｂとコントロールゲート電極１８との間の容量を増やすことができるため、フローティングゲート電極１３ａ，１３ｂ内に、長期間、電荷を保持することが可能となる。
【００１０】
フローティングゲート電極１３ａ，１３ｂに対する電子の注入は、例えば、コントロールゲート電極１８に高い書き込み電位Ｖｐｇｍを与え、シリコン基板１１に接地電位Ｖｇｎｄを与えることにより実行される。この時、ＦＮトンネル現象により、電子は、シリコン基板１１からフローティングゲート電極１３ａ，１３ｂに移動する。
【００１１】
図２３は、コントロールゲート電極とフローティングゲート電極との間のキャパシタ容量をＣｉｐ、フローティングゲート電極とシリコン基板との間のキャパシタ容量をＣｔｏｘとした場合のメモリセルの等価回路を示している。
【００１２】
例えば、図２２のデバイス構造において、コントロールゲート電極１８、絶縁層１７及びフローティングゲート電極１３ａ，１３ｂは、キャパシタとみなすことができ、また、フローティングゲート電極１３ａ，１３ｂ、トンネル酸化膜１２及びシリコン基板１１も、キャパシタとみなすことができる。
【００１３】
つまり、図２３に示すように、メモリセルは、コントロールゲート電極ＣＧとシリコン基板との間に、２つのキャパシタＣｉｐ，Ｃｔｏｘが直列接続された構造と等価である。
【００１４】
コントロールゲート電極に書き込み電位Ｖｃｇ（＝Ｖｐｇｍ）を与えたときのフローティングゲート電極の電位Ｖｆｇは、ＣｉｐとＣｔｏｘとの容量結合により決定され、次の式で表される。
Ｖｆｇ ＝ Ｃｒ × （Ｖｃｇ−Ｖｔ＋Ｖｔ０）
Ｃｒ ＝ Ｃｉｐ／（Ｃｉｐ＋Ｃｔｏｘ）
但し、Ｖｔは、現在のセルトランジスタの閾値、Ｖｔ０は、フローティングゲート電極に電荷が全く入っていない状態における閾値（中性閾値）を表している。
【００１５】
Ｖｆｇが大きいほど、トンネル酸化膜には高電界がかかり、フローティングゲート電極に対する電荷の注入が起こり易くなる。
【００１６】
さらに、上記式によれば、Ｖｃｇが一定の場合、Ｖｆｇは、容量比Ｃｒに比例して、大きくなることが分かる。つまり、容量比Ｃｒを大きくすれば、書き込み電位Ｖｃｇを小さくしても、電荷の移動に十分な大きさのＶｆｇを得ることができ、結果として、書き込み電位の低減を実現できる。
【００１７】
容量比Ｃｒを大きくするには、ＣｉｐをＣｔｏｘに対してできるだけ大きくすればよい。
【００１８】
キャパシタの容量は、対向電極間の薄膜の誘電率ε及び対向電極の面積Ｓに比例し、対向電極間の距離ｄに反比例する。
【００１９】
このため、例えば、図２２のデバイス構造においては、フローティングゲート電極１３ａ，１３ｂとコントロールゲート電極１８との間に配置されるゲート間絶縁層１７には、高誘電率であること、薄いこと、さらに、両ゲート電極１３ａ，１３ｂに広い範囲で接することなどが要求される。
【００２０】
しかし、トンネル酸化膜１２は、高電界に対してトンネル電流が流れやすいことを目的に形成されるため、非常に薄くなるのに対し、ゲート間絶縁層１７は、トンネル電流によるリークを防がなければならないため、トンネル酸化膜１２に比べ、非常に厚くなる。
【００２１】
つまり、容量比Ｃｒを大きくするためには、ゲート間絶縁層１７の誘電率を大きくし、かつ、ゲート間絶縁層１７がフローティングゲート／コントロールゲート電極１３ａ，１３ｂ，１８に接する面積を大きくして、Ｃｉｐを大きくする他はない。
【００２２】
Ｃｉｐを大きくするためのゲート間絶縁層１７の構造としては、従来より、トンネル酸化膜１２を構成する材料（例えば、ＳｉＯ２ ）よりも大きな誘電率を実現するいわゆるＯＮＯ構造が知られている。ＯＮＯ構造は、ＳｉＮをＳｉＯ２ で挟み込んだ構造を有している。
【００２３】
フローティングゲート電極１３ａ，１３ｂとコントロールゲート電極１８とが対向する部分の面積を増やす構造としては、例えば、フローティングゲート電極１３ａ，１３ｂの上面のみならず、その側面上にも、ゲート間絶縁層１７を配置する技術が知られている。
【００２４】
しかし、微細加工の進行に伴い、書き込み電位Ｖｃｇの低減は、駆動回路の縮小にとって非常に重要な問題となっている。なぜなら、上述したように、書き込み電位Ｖｃｇを低減するためには、Ｃｉｐを増大させなければならない。最も単純にＣｉｐを増大する方法は、例えば、フローティングゲート電極１３ａ，１３ｂの厚さを増加し、フローティングゲート電極１３ａ，１３ｂの側壁面積を増やすことにある。
【００２５】
ところが、フローティングゲート電極１３ａ，１３ｂの厚さを増加させた場合、スリット構造の深さも増大することになり、スリット加工時に必要となるマスク層の厚さが大きくなる。また、フローティングゲート電極１３ａ，１３ｂの加工時に、素子分離絶縁層（ＳＴＩ）１６の間のスペースに、フローティングゲート電極１３ａ，１３ｂの残渣が発生するなどの問題が生じる。
【００２６】
また、ＯＮＯ膜よりも高誘電率を有する材料を使用してＣｉｐを増大させるという方法も考えられる。しかし、そのような高誘電率を有する材料は、段差のある下地に対して、被覆性（カバレージ）が悪いものが多い。特に、図２２の例では、フローティングゲート電極１３ｂの角（スリット部分）における膜質劣化が重大な問題として発生している。
【００２７】
また、高誘電率を有する材料は、セルアレイ構造を実現するための他の材料に対して、選択エッチングのエッチング選択比を十分に大きくできない。これは、ゲート加工などを困難なものにすることを意味している。
【００２８】
【特許文献１】
特開平１１−１６３３０４号公報
【００２９】
【発明が解決しようとする課題】
このように、従来のセルアレイ構造では、メモリセルの微細化が進行するなかで、加工上の問題などを発生させることなく、フローティングゲート電極とコントロールゲート電極との間の容量を増大することができない。このため、高集積化と書き込み電位の低減とを同時に実現できない問題があった。
【００３０】
本発明は、このような問題を解決するためになされたもので、その目的は、ゲート間絶縁層の誘電率を高くすること、及び、その厚さを薄くすることにより、フローティングゲート電極とコントロールゲート電極との間の容量を増大させ、もって、高集積化と書き込み電位の低減とを同時に実現することにある。
【００３１】
【課題を解決するための手段】
本発明の例に関わる不揮発性半導体記憶装置は、半導体基板と、前記半導体基板から突出した上面が平坦な凸部を有する第１絶縁層と、前記凸部により形成される凹部内に配置され、上面が前記第１絶縁層の上面に一致するフローティングゲート電極と、前記第１絶縁層の上面上及び前記フローティングゲート電極の上面上に配置される第２絶縁層と、前記第２絶縁層上に配置されるコントロールゲート電極とを備え、前記凹部の前記コントロールゲート電極が延びる方向の側面は、傾斜面を有し、前記凹部の前記コントロールゲート電極が延びる方向の幅は、最上部において最も広く、前記第２絶縁層は、酸化シリコンより高い誘電率を持った材料から構成される。
【００３３】
本発明の例に関わる不揮発性半導体記憶装置の製造方法は、半導体基板上に第１導電層を形成する工程と、前記第１導電層上に第１マスク層を形成する工程と、前記第１マスク層をマスクにして、前記第１導電層及び前記半導体基板をエッチングし、トレンチを形成する工程と、前記トレンチを完全に満たす第１絶縁層を形成する工程と、少なくとも前記第１マスク層の上面が露出する程度まで前記第１絶縁層を研磨する工程と、前記第１マスク層を除去して前記第１導電層上に凹部を形成する工程と、前記第１絶縁層の角部の丸め処理を実行して前記凹部の側面を傾斜面とする工程と、前記凹部内に上面が前記第１絶縁層の上面に一致する第２導電層を形成する工程と、前記第１絶縁層の上面上及び前記第２導電層の上面上に第２絶縁層を形成する工程と、前記第２絶縁層上に第３導電層を形成する工程とを備える。
【００３４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の例に関わる不揮発性半導体記憶装置及びその製造方法について詳細に説明する。
【００３５】
１． 第１参考例
A. セルアレイ構造
図１は、第１参考例に関わるＮＡＮＤ型フラッシュメモリのセルアレイ構造の一部を示す断面図である。
【００３６】
シリコン基板１１内には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁層１６が形成される。素子分離絶縁層１６は、シリコン基板１１の上面から突出しており、この突出部は、凸部となっている。素子分離絶縁層１６の上面は、平坦である。
【００３７】
素子分離絶縁層１６の凸部により形成された凹部、即ち、素子分離絶縁層１６の間のシリコン基板１１上には、トンネル酸化膜１２及びフローティングゲート電極１３が形成される。素子分離絶縁層１６の上面とフローティングゲート電極１３の上面とは、ほぼ一致している。
【００３８】
フローティングゲート電極１３の側面は、素子分離絶縁層１６により覆われている。ゲート間絶縁層１７は、フローティングゲート電極１３上及び素子分離絶縁層１６上に形成される。ゲート間絶縁層１７は、フローティングゲート電極１３に対しては、その上面のみに接触している。
【００３９】
ゲート間絶縁層１７上には、コントロールゲート電極１８が形成される。コントロールゲート電極１８は、それが延びる方向に配置されるメモリセルに共通となっている。
【００４０】
このようなセルアレイ構造によれば、フローティングゲート電極１３の側面は、素子分離絶縁層１６により覆われ、ゲート間絶縁層１７は、フローティングゲート電極１３に対しては、その上面のみに接触している。また、素子分離絶縁層１６上にフローティングゲート電極１３のスリット構造が存在しない。
【００４１】
従って、メモリセルの微細化を実現できると共に、加工上の問題、例えば、フローティングゲート電極１３の残渣の発生をなくすことができる。
【００４２】
また、ゲート間絶縁層１７は、フローティングゲート電極１３に対しては、その上面のみに接触している。つまり、ゲート間絶縁層１７の下地は、平坦であるため、例えば、ペロブスカイト構造のような角部での被覆性に劣る材料を、ゲート間絶縁層１７として使用できるようになる。
【００４３】
具体的には、ゲート間絶縁層１７としては、ＳｉＯ２ 、ＯＮＯ膜、さらには、これらよりも高い誘電率を有する材料（単層、積層のいずれでもよい）、例えば、Ａｉ２Ｏ３、ＳｉＯ２−Ａｌ２Ｏ３−ＳｉＯ２、ＳｉＯ２−ＳｉＮ−Ａｌ２Ｏ３などを使用できる。
【００４４】
ゲート間絶縁層１７の下地が平坦なため、ゲート間絶縁層１７は、均一、かつ、均質に形成できる。また、ゲート間絶縁層１７自体も、平坦なため、例えば、ゲートパターンニング時においては、ゲート間絶縁層１７を容易にエッチングすることができる。このため、ゲート間絶縁層１７は、例えば、Ａｌ２Ｏ３などといった非常に難エッチング性の材料から構成できる。
【００４５】
本例では、フローティングゲート電極１３の側面は、キャパシタの電極として利用していないため、フローティングゲート電極１３とコントロールゲート電極１８とが対向する部分の面積は、従来よりも減少している。
【００４６】
しかし、ゲート間絶縁層１７の下地が平坦であることから、ゲート間絶縁層１７を構成する材料に関して、高誘電率の観点からの材料の選択肢を広げることができる。また、当然に、フローティングゲート電極１３の角部での膜質が劣化することもないため、スリット構造を採用するメモリに比べ、ゲート間絶縁層１７の薄型化が可能になる。
【００４７】
このようなことから、最終的には、フローティングゲート電極１３とコントロールゲート電極１８との間の容量を増大させ、もって、高集積化と書き込み電位の低減とを同時に実現することができる。
【００４８】
B. 製造方法
次に、図１のセルアレイ構造の製造方法について説明する。
図２乃至図７は、図１のセルアレイ構造を実現するための製造方法の各工程を示している。
【００４９】
まず、図２に示すように、ＣＶＤ(Chemical Vapor Deposition)法により、シリコン基板１１上に、トンネル酸化膜１２、フローティングゲート電極の元になる導電層１３及びマスク層１４を、順次、形成する。導電層１３は、例えば、不純物を含んだ導電性ポリシリコンから構成され、マスク層１４は、例えば、ＳｉＯ２ から構成される。
【００５０】
次に、図３に示すように、ＰＥＰ(Photo Engraving Process)により、レジストパターンを形成し、このレジストパターンをマスクにして、マスク層１４をパターニングする。この後、レジストパターンは、除去される。そして、マスク層１４をマスクにして、ＲＩＥにより、導電層１３、トンネル酸化膜１２及びシリコン基板１１を、順次、エッチングする。その結果、シリコン基板１１内には、トレンチ１５が形成される。
【００５１】
次に、図４に示すように、ＣＶＤ法により、トレンチ１５を完全に満たし、かつ、導電層１３及びマスク層１４を完全に覆い尽くす絶縁層１６を形成する。本例では、絶縁層１６は、例えば、マスク層１４と同じ材料、ＳｉＯ２ から構成される。
【００５２】
次に、図５に示すように、ＣＭＰ(chemical Mechanical Polishing)法により、マスク層１４及び絶縁層１６を研磨し、ＳＴＩ構造の素子分離絶縁層１６を形成する。ここで、マスク層１４は、ＣＭＰにより完全に除去し、絶縁層１６は、その上面が導電層１３の上面にほぼ一致する程度まで、研磨する。
【００５３】
次に、図６に示すように、ＣＶＤ法により、導電層１３上及び素子分離絶縁層１６上に、ゲート間絶縁層１７及びコントロールゲート電極の元になる導電層１８を、順次、形成する。ゲート間絶縁層１７は、高誘電率を有する絶縁層から構成される。導電層１８は、例えば、不純物を含んだ導電性ポリシリコンから構成される。
【００５４】
最後に、図７に示すように、ＰＥＰにより、レジストパターンを形成し、このレジストパターンを用いて、ゲート加工を行う。即ち、レジストパターンをマスクにして、ＲＩＥにより、導電層１８をエッチングして、コントロールゲート電極を形成する。続けて、ゲート間絶縁層１７、導電層１３及びトンネル酸化膜１２をエッチングして、フローティングゲート電極を形成する。
【００５５】
以上の工程により、図１のセルアレイ構造が完成する。
【００５６】
C. まとめ
このようなセルアレイ構造及びその製造方法によれば、フローティングゲート電極の側面は、素子分離絶縁層により覆われ、ゲート間絶縁層は、フローティングゲート電極に対しては、その上面のみに接触している。また、素子分離絶縁層上にフローティングゲート電極のスリット構造が存在しない。
【００５７】
従って、ゲート間絶縁層を高誘電率の材料から構成でき、かつ、ゲート間絶縁層を薄膜化できるため、フローティングゲート電極とコントロールゲート電極との間の容量を増大させ、高集積化と書き込み電位の低減とを同時に実現することができる。
【００５８】
２． 第２参考例
A. セルアレイ構造
図８は、第２参考例に関わるＮＡＮＤ型フラッシュメモリのセルアレイ構造の一部を示す断面図である。
【００５９】
シリコン基板１１内には、ＳＴＩ構造の素子分離絶縁層１６が形成される。素子分離絶縁層１６は、シリコン基板１１の上面から突出しており、この突出部は、凸部となっている。素子分離絶縁層１６の上面は、平坦である。
【００６０】
素子分離絶縁層１６の凸部により形成された凹部、即ち、素子分離絶縁層１６の間のシリコン基板１１上には、トンネル酸化膜１２及びフローティングゲート電極１３Ａ，１３Ｂが形成される。素子分離絶縁層１６の上面とフローティングゲート電極１３Ａ，１３Ｂの上面とは、ほぼ一致している。
【００６１】
本例では、素子分離絶縁層１６の凸部により形成された凹部の幅は、一定ではなく、その凹部の最上部において最も広くなっている。結果として、フローティングゲート電極１３Ａ，１３Ｂとコントロールゲート電極１８とが対向する部分の面積は、フローティングゲート電極１３Ａ，１３Ｂとシリコン基板１１とが対向する部分の面積よりも大きくなる。
【００６２】
フローティングゲート電極１３Ａ，１３Ｂの側面は、素子分離絶縁層１６により覆われている。ゲート間絶縁層１７は、フローティングゲート電極１３Ａ，１３Ｂ上及び素子分離絶縁層１６上に形成される。ゲート間絶縁層１７は、フローティングゲート電極１３Ａ，１３Ｂに対しては、その上面のみに接触している。
【００６３】
本例では、フローティングゲート電極１３Ａ，１３Ｂは、２つの層を積み重ねた形となっているが、３つ以上の層を積み重ねてもよい。
【００６４】
ゲート間絶縁層１７上には、コントロールゲート電極１８が形成される。コントロールゲート電極１８は、それが延びる方向に配置されるメモリセルに共通となっている。
【００６５】
このようなセルアレイ構造によれば、フローティングゲート電極１３Ａ，１３Ｂは、積層構造を有している。また、フローティングゲート電極１３Ａ，１３Ｂが形成される凹部は、最上部が最も広い。
【００６６】
さらに、フローティングゲート電極１３Ａ，１３Ｂの側面は、素子分離絶縁層１６により覆われ、ゲート間絶縁層１７は、フローティングゲート電極１３Ａ，１３Ｂに対しては、その上面のみに接触している。また、素子分離絶縁層１６上にフローティングゲート電極１３Ａ，１３Ｂのスリット構造が存在しない。
【００６７】
従って、第１例と同様に、フローティングゲート電極１３Ａ，１３Ｂとコントロールゲート電極１８との間の容量を増大させ、高集積化と書き込み電位の低減とを同時に実現することができる。
【００６８】
また、第２例では、フローティングゲート電極１３Ａ，１３Ｂが積層構造を有し、フローティングゲート電極１３Ａ，１３Ｂが形成される凹部は、最上部が最も広くなっているため、加工上の問題、特に、フローティングゲート電極１３Ｂの被覆性及び残渣の問題を解消できる。
【００６９】
また、ゲート間絶縁層１７は、フローティングゲート電極１３に対しては、その上面のみに接触している。つまり、ゲート間絶縁層１７の下地は、平坦であるため、第１例と同様に、例えば、ペロブスカイト構造のような角部での被覆性に劣る材料を、ゲート間絶縁層１７として使用できるようになる。
【００７０】
ゲート間絶縁層１７の下地が平坦なため、ゲート間絶縁層１７は、均一、かつ、均質に形成できる。また、ゲート間絶縁層１７自体も、平坦なため、例えば、ゲートパターンニング時においては、ゲート間絶縁層１７を容易にエッチングすることができる。このため、ゲート間絶縁層１７については、第１例と同様に、非常に難エッチング性の材料から構成できる。
【００７１】
本例においても、フローティングゲート電極１３Ａ，１３Ｂの側面は、キャパシタの電極として利用していないため、フローティングゲート電極１３Ａ，１３Ｂとコントロールゲート電極１８とが対向する部分の面積は、従来よりも減少している。
【００７２】
しかし、ゲート間絶縁層１７の下地が平坦であることから、ゲート間絶縁層１７を構成する材料に関して、高誘電率の観点からの材料の選択肢を広げることができる。また、当然に、フローティングゲート電極１３Ａ，１３Ｂの角部での膜質が劣化することもないため、スリット構造を採用するメモリに比べ、ゲート間絶縁層１７の薄型化が可能になる。
【００７３】
また、フローティングゲート電極１３Ａ，１３Ｂが形成される凹部は、最上部が最も広いため、フローティングゲート電極１３Ａ，１３Ｂとコントロールゲート電極１８とが対向する面積を増やすことができる。
【００７４】
このようなことから、最終的には、フローティングゲート電極１３Ａ，１３Ｂとコントロールゲート電極１８との間の容量を増大させ、もって、高集積化と書き込み電位の低減とを同時に実現することができる。
【００７５】
B. 製造方法
次に、図８のセルアレイ構造の製造方法について説明する。
図９乃至図１５は、図８のセルアレイ構造を実現するための製造方法の各工程を示している。
【００７６】
まず、図９に示すように、ＣＶＤ法により、シリコン基板１１上に、トンネル酸化膜１２、フローティングゲート電極の元になる導電層１３Ａ及びマスク層１４を、順次、形成する。導電層１３Ａは、例えば、不純物を含んだ導電性ポリシリコンから構成され、マスク層１４は、例えば、ＳｉＮから構成される。
【００７７】
次に、図１０に示すように、ＰＥＰにより、レジストパターンを形成し、このレジストパターンをマスクにして、マスク層１４をパターニングする。この後、レジストパターンは、除去される。そして、マスク層１４をマスクにして、ＲＩＥにより、導電層１３Ａ、トンネル酸化膜１２及びシリコン基板１１を、順次、エッチングする。その結果、シリコン基板１１内には、トレンチ１５が形成される。
【００７８】
次に、図１１に示すように、ＣＶＤ法により、トレンチ１５を完全に満たし、かつ、導電層１３Ａ及びマスク層１４を完全に覆い尽くす絶縁層１６を形成する。本例では、絶縁層１６は、例えば、マスク層１４と異なる材料、ＳｉＯ２ から構成される。
【００７９】
次に、図１２に示すように、ＣＭＰ法により、絶縁層１６を研磨し、ＳＴＩ構造の素子分離絶縁層１６を形成する。ここで、マスク層１４は、ＣＭＰにおけるストッパとして機能する。絶縁層１６は、少なくともマスク層１４の上面が露出する程度まで、研磨する。実際は、図示するように、絶縁層１６の上面がマスク層１４の上面よりも少し低い位置になった時点で、絶縁層１６の研磨を止めるようにする。
【００８０】
この後、マスク材１４を除去する。マスク材１４を除去すると、導電層１３Ａ上には、凹部が形成される。
【００８１】
次に、図１３に示すように、導電層１３Ａ上の凹部の幅を広げる処理を実行する。例えば、ウェットエッチングなどの等方エッチングにより、絶縁層１６をエッチングし、導電層１３Ａ上の凹部の幅を広げる。その結果、凹部の幅は、導電層１３Ａの幅よりも広くなる。
【００８２】
次に、図１４に示すように、ＣＶＤ法により、凹部を完全に満たし、かつ、素子分離絶縁層１６を完全に覆い尽くす導電層１３Ｂを形成する。本例では、導電層１３Ｂは、例えば、導電層１３Ａと同じ材料、不純物を含んだ導電性ポリシリコンから構成される。そして、ＣＭＰ法により、導電層１３Ｂを研磨し、導電層１３Ｂを凹部内のみに残す。ここで、導電層１３Ｂは、その上面が素子分離絶縁層１６の上面とほぼ一致する程度になるまで、研磨される。素子分離絶縁層１６は、ＣＭＰにおけるストッパとして機能する。
【００８３】
なお、この研磨で、仮に、導電層１３Ｂを削り過ぎても、既に、導電層１３Ａを形成しているため、フローティングゲート電極としては、最低、導電層１３Ａの厚さ分は、保証される。
【００８４】
この後、ＣＶＤ法により、導電層１３Ａ，１３Ｂ上及び素子分離絶縁層１６上に、ゲート間絶縁層１７及びコントロールゲート電極の元になる導電層１８を、順次、形成する。ゲート間絶縁層１７は、高誘電率を有する絶縁層から構成される。導電層１８は、例えば、不純物を含んだ導電性ポリシリコンから構成される。
【００８５】
最後に、図１５に示すように、ＰＥＰにより、レジストパターンを形成し、このレジストパターンを用いて、ゲート加工を行う。即ち、レジストパターンをマスクにして、ＲＩＥにより、導電層１８をエッチングして、コントロールゲート電極を形成する。続けて、ゲート間絶縁層１７、導電層１３Ａ，１３Ｂ及びトンネル酸化膜１２をエッチングして、フローティングゲート電極を形成する。
【００８６】
以上の工程により、図８のセルアレイ構造が完成する。
【００８７】
C. まとめ
このようなセルアレイ構造及びその製造方法によれば、第１参考例と同様の効果を得ることができる。即ち、フローティングゲート電極とコントロールゲート電極との間の容量を増大させ、高集積化と書き込み電位の低減とを同時に実現することができる。さらに、フローティングゲート電極を多層構造とすることで、加工上の問題を解消でき、かつ、フローティングゲート電極の厚さの最低値を保証できる。また、フローティングゲート電極が形成される凹部は、最上部が最も広いため、フローティングゲート電極とコントロールゲート電極とが対向する面積を増やすことができる。
【００８８】
３． 実施例
A. セルアレイ構造
図１５は、実施例に関わるＮＡＮＤ型フラッシュメモリのセルアレイ構造の一部を示す断面図である。
【００８９】
本例のデバイス構造は、第２参考例のデバイス構造の変形例である。本例のデバイス構造の特徴は、第２参考例と比べると、素子分離絶縁層の凸部により形成される凹部の形が異なっている点にある。その他の点については、第２参考例と全く同じである。
【００９０】
即ち、第２参考例では、図８に示すように、素子分離絶縁層１６の凸部により形成される凹部の側面の形状は、階段状になっている。これに対し、実施例では、図１５に示すように、素子分離絶縁層１６の凸部により形成される凹部の側面の一部は、傾斜面となっている。
【００９１】
その結果、素子分離絶縁層１６の凸部により形成される凹部は、最上部が最も広くなる。フローティングゲート電極１３Ａ，１３Ｂとコントロールゲート電極１８とが対向する面積が大きくなり、両ゲート電極の間におけるキャパシタ容量を増大できる。
【００９２】
本例のデバイス構造においても、第２参考例のデバイス構造と同様の効果を得ることができる。
【００９３】
B. 製造方法
次に、図１６のセルアレイ構造の製造方法について説明する。
図１７乃至図２０は、図１６のセルアレイ構造を実現するための製造方法の各工程を示している。
【００９４】
まず、図１７に示すように、ＣＭＰにより、ＳＴＩ構造の素子分離絶縁層１６を形成する工程までを、上述の第２参考例と同様の方法により実行する（図９乃至図１２を参照）。
【００９５】
この後、マスク材１４を除去する。マスク材１４を除去すると、導電層１３Ａ上には、凹部が形成される。
【００９６】
次に、図１８に示すように、導電層１３Ａ上の凹部の幅を広げる処理を実行する。例えば、選択エッチングによる絶縁層１６の角部の丸め処理（テーパ加工）を実行し、導電層１３Ａ上の凹部の幅を広げる。その結果、凹部の側面は、傾斜面となり、凹部の幅は、最上部において最も広くなる。
【００９７】
次に、図１９に示すように、ＣＶＤ法により、凹部を完全に満たし、かつ、素子分離絶縁層１６を完全に覆い尽くす導電層１３Ｂを形成する。本例では、導電層１３Ｂは、例えば、導電層１３Ａと同じ材料、不純物を含んだ導電性ポリシリコンから構成される。そして、ＣＭＰ法により、導電層１３Ｂを研磨し、導電層１３Ｂを凹部内のみに残す。ここで、導電層１３Ｂは、その上面が素子分離絶縁層１６の上面とほぼ一致する程度になるまで、研磨される。素子分離絶縁層１６は、ＣＭＰにおけるストッパとして機能する。
【００９８】
この後、ＣＶＤ法により、導電層１３Ａ，１３Ｂ上及び素子分離絶縁層１６上に、ゲート間絶縁層１７及びコントロールゲート電極の元になる導電層１８を、順次、形成する。ゲート間絶縁層１７は、高誘電率を有する絶縁層から構成される。導電層１８は、例えば、不純物を含んだ導電性ポリシリコンから構成される。
【００９９】
最後に、図２０に示すように、ＰＥＰにより、レジストパターンを形成し、このレジストパターンを用いて、ゲート加工を行う。即ち、レジストパターンをマスクにして、ＲＩＥにより、導電層１８をエッチングして、コントロールゲート電極を形成する。続けて、ゲート間絶縁層１７、導電層１３Ａ，１３Ｂ及びトンネル酸化膜１２をエッチングして、フローティングゲート電極を形成する。
【０１００】
以上の工程により、図１６のセルアレイ構造が完成する。
【０１０１】
C. まとめ
このようなセルアレイ構造及びその製造方法によれば、第１参考例及び第２参考例と同様の効果を得ることができる。即ち、フローティングゲート電極とコントロールゲート電極との間の容量を増大させ、高集積化と書き込み電位の低減とを同時に実現することができる。さらに、フローティングゲート電極を多層構造とすることで、加工上の問題を解消でき、かつ、フローティングゲート電極の厚さの最低値を保証できる。また、フローティングゲート電極が形成される凹部は、最上部が最も広いため、フローティングゲート電極とコントロールゲート電極とが対向する面積を増やすことができる。
【０１０２】
４． 適用例
本発明の例に関わる不揮発性半導体記憶装置を使用したアプリケーションの一例を説明する。
【０１０３】
図２１は、メモリカードの一例を示すブロック図である。
【０１０４】
メモリカード９７には、主記憶であるメモリチップ（Flash memory）９２と、メモリチップ９２を制御するコントローラチップ（controller）９１とが含まれている。コントローラチップ９１に含まれるいくつかの回路ブロックのうち、特に、主記憶に関係する回路ブロックのみを説明する。
【０１０５】
主記憶に関係する回路ブロックとしては、例えば、シリアル／パラレル及びパラレル／シリアルインターフェース（Serial/Parallel and Parallel/Serial Interface）９３、ページバッファ（Page Buffer）９４、メモリインターフェース（Memory Interface）９５が含まれる。
【０１０６】
インターフェース９３は、データをメモリチップ９２に書き込む際、例えば、シリアルな入力データ（Input data）を、パラレルな内部データに変換する。変換されたパラレルな内部データは、ページバッファ９４に入力され、ここに蓄積される。蓄積された内部データは、メモリインターフェース９５を介して、メモリチップ９２に書き込まれる。
【０１０７】
また、データを、メモリカード９７から読み出す際には、メモリチップル９２から読み出したデータを、メモリインターフェース９５を介して、ページバッファ９４に入力し、ここに蓄積する。蓄積された内部データは、インターフェース９３に入力され、ここでパラレルな内部データが、シリアルな出力データ（Output data）に変換されて、メモリカード９７の外に出力される。
【０１０８】
このようなコントローラチップ９１．及びメモリチップ９２が、カード型外装体（Card type Package）に収容、あるいは搭載、あるいは貼り付けられることで、メモリカードとして機能する。
【０１０９】
本発明の例に関わる不揮発性半導体記憶装置は、メモリチップ９２内のメモリ回路９６に使用され、高速な書き込み動作を行いつつ、かつ、高精度な閾値分布幅制御を可能とする。従って、メモリカード９７によれば、メモリカード９７と、これが接続される電子機器との間でのデータのやりとり、特に、電子機器からのデータ書き込みを高速に行える、という利点を得ることができる。この利点故に、本発明の例に関わる不揮発性半導体記憶装置を使用したメモリカード９７は、高速なデータ書き込みを要求される電子機器、例えば、ビデオカメラ、デジタルスチルカメラ、パーソナルデジタルアシスタント等の記録メディアとして有用である。
【０１１０】
５． その他
第１参考例、第２参考例及び実施例によれば、ゲート間絶縁層は、トンネル酸化膜（ＳｉＯ２）よりも高い誘電率を持った材料から構成できる。例えば、ゲート間絶縁層は、酸化アルミニウム、酸化ハフニウム、酸化シリコン及び窒化シリコンのうちの少なくとも１つを含む層から構成できる。
【０１１１】
また、第２参考例及び実施例において、導電層１３Ａ上に凹部（図１３及び図１８）を形成した後、導電層１３Ｂを形成することなく、続けて、ＣＭＰにより、素子分離絶縁層１６を研磨することも可能である。この場合、素子分離絶縁層１６の上面と導電層１３Ａの上面とをほぼ一致させれば、第１参考例のデバイス構造を得ることができる。
【０１１２】
本発明の例は、フローティングゲート電極とコントロールゲート電極とを有するＭＯＳ型トランジスタをメモリセルとする不揮発性半導体記憶装置、例えば、ＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型などのセルアレイ構造を有するフラッシュメモリに適用できる。
【０１１３】
【発明の効果】
以上、説明したように、本発明の例によれば、ゲート間絶縁層の誘電率を高くすること、及び、その厚さを薄くすることにより、フローティングゲート電極とコントロールゲート電極との間の容量を増大させ、もって、メモリセルの高集積化と書き込みパルスの低電圧化とを同時に実現することができる。
【図面の簡単な説明】
【図１】 第１参考例に関わるメモリのセルアレイ構造を示す斜視図。
【図２】図１の構造を実現する製造方法の一工程を示す斜視図。
【図３】図１の構造を実現する製造方法の一工程を示す斜視図。
【図４】図１の構造を実現する製造方法の一工程を示す斜視図。
【図５】図１の構造を実現する製造方法の一工程を示す斜視図。
【図６】図１の構造を実現する製造方法の一工程を示す斜視図。
【図７】図１の構造を実現する製造方法の一工程を示す斜視図。
【図８】 第２参考例に関わるメモリのセルアレイ構造を示す斜視図。
【図９】図８の構造を実現する製造方法の一工程を示す斜視図。
【図１０】図８の構造を実現する製造方法の一工程を示す斜視図。
【図１１】図８の構造を実現する製造方法の一工程を示す斜視図。
【図１２】図８の構造を実現する製造方法の一工程を示す斜視図。
【図１３】図８の構造を実現する製造方法の一工程を示す斜視図。
【図１４】図８の構造を実現する製造方法の一工程を示す斜視図。
【図１５】図８の構造を実現する製造方法の一工程を示す斜視図。
【図１６】 実施例に関わるメモリのセルアレイ構造を示す斜視図。
【図１７】図１６の構造を実現する製造方法の一工程を示す斜視図。
【図１８】図１６の構造を実現する製造方法の一工程を示す斜視図。
【図１９】図１６の構造を実現する製造方法の一工程を示す斜視図。
【図２０】図１６の構造を実現する製造方法の一工程を示す斜視図。
【図２１】本発明の例に関わるメモリの適用例を示す図。
【図２２】従来のメモリのセルアレイ構造の例を示す斜視図。
【図２３】メモリセルアレイの等価回路を示す図。
【符号の説明】
１１ ：シリコン基板、
１２ ：トンネル酸化膜、
１３，１３Ａ，１３Ｂ ：フローティングゲート電極、
１４ ：マスク層、
１５ ：トレンチ、
１６ ：素子分離絶縁層、
１７ ：ゲート間絶縁層、
１８ ：コントロールゲート電極、
１９ ：凹部。
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、フローティングゲート電極とコントロールゲート電極とを有するＭＯＳ型トランジスタをメモリセルとして使用した不揮発性半導体記憶装置としては、ＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型などのセルアレイ構造を有するフラッシュメモリが知られている（例えば、特許文献１参照）。以下、ＮＡＮＤ型フラッシュメモリを例に、従来の技術について説明する。
【０００３】
図２２は、ＮＡＮＤ型フラッシュメモリのセルアレイ構造の一部を示す断面図である。
【０００４】
シリコン基板１１内には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁層１６が形成される。素子分離絶縁層１６は、シリコン基板１１の上面から突出しており、この突出部は、凸部となっている。素子分離絶縁層１６の上面は、平坦である。
【０００５】
素子分離絶縁層１６の凸部により形成された凹部、即ち、素子分離絶縁層１６の間のシリコン基板１１上には、トンネル酸化膜１２及びフローティングゲート電極（下部）１３ａが形成される。素子分離絶縁層１６の上面とフローティングゲート電極１３ａの上面は、ほぼ一致している。
【０００６】
フローティングゲート電極１３ａ上には、フローティングゲート電極（上部）１３ｂが形成される。フローティングゲート電極１３ｂの端部は、素子分離絶縁層１６上に存在する。フローティングゲート電極１３ａ，１３ｂは、全体として、いわゆるガルウイング状を有する。
【０００７】
フローティングゲート電極１３ｂの上面及び側面は、絶縁層１７により覆われている。絶縁層１７は、例えば、ＯＮＯ構造を有する。絶縁層１７上には、コントロールゲート電極１８が形成される。コントロールゲート電極１８は、それが延びる方向に配置されるメモリセルに共通となっている。
【０００８】
このようなセルアレイ構造において、フローティングゲート電極１３ｂの間のスペースは、スリット構造と呼ばれる。スリット構造は、コントロールゲート電極１８が延びる方向に隣接するフローティングゲート電極１３ｂ同士を、互いに電気的に切断すると共に、フローティングゲート電極１３ａ，１３ｂとコントロールゲート電極１８とが対向する面積を増やす役割を有する。
【０００９】
つまり、フローティングゲート電極１３ｂの上面及び側面を絶縁層１７で覆うことにより、フローティングゲート電極１３ａ，１３ｂとコントロールゲート電極１８との間の容量を増やすことができるため、フローティングゲート電極１３ａ，１３ｂ内に、長期間、電荷を保持することが可能となる。
【００１０】
フローティングゲート電極１３ａ，１３ｂに対する電子の注入は、例えば、コントロールゲート電極１８に高い書き込み電位Ｖｐｇｍを与え、シリコン基板１１に接地電位Ｖｇｎｄを与えることにより実行される。この時、ＦＮトンネル現象により、電子は、シリコン基板１１からフローティングゲート電極１３ａ，１３ｂに移動する。
【００１１】
図２３は、コントロールゲート電極とフローティングゲート電極との間のキャパシタ容量をＣｉｐ、フローティングゲート電極とシリコン基板との間のキャパシタ容量をＣｔｏｘとした場合のメモリセルの等価回路を示している。
【００１２】
例えば、図２２のデバイス構造において、コントロールゲート電極１８、絶縁層１７及びフローティングゲート電極１３ａ，１３ｂは、キャパシタとみなすことができ、また、フローティングゲート電極１３ａ，１３ｂ、トンネル酸化膜１２及びシリコン基板１１も、キャパシタとみなすことができる。
【００１３】
つまり、図２３に示すように、メモリセルは、コントロールゲート電極ＣＧとシリコン基板との間に、２つのキャパシタＣｉｐ，Ｃｔｏｘが直列接続された構造と等価である。
【００１４】
コントロールゲート電極に書き込み電位Ｖｃｇ（＝Ｖｐｇｍ）を与えたときのフローティングゲート電極の電位Ｖｆｇは、ＣｉｐとＣｔｏｘとの容量結合により決定され、次の式で表される。
Ｖｆｇ ＝ Ｃｒ × （Ｖｃｇ−Ｖｔ＋Ｖｔ０）
Ｃｒ ＝ Ｃｉｐ／（Ｃｉｐ＋Ｃｔｏｘ）
但し、Ｖｔは、現在のセルトランジスタの閾値、Ｖｔ０は、フローティングゲート電極に電荷が全く入っていない状態における閾値（中性閾値）を表している。
【００１５】
Ｖｆｇが大きいほど、トンネル酸化膜には高電界がかかり、フローティングゲート電極に対する電荷の注入が起こり易くなる。
【００１６】
さらに、上記式によれば、Ｖｃｇが一定の場合、Ｖｆｇは、容量比Ｃｒに比例して、大きくなることが分かる。つまり、容量比Ｃｒを大きくすれば、書き込み電位Ｖｃｇを小さくしても、電荷の移動に十分な大きさのＶｆｇを得ることができ、結果として、書き込み電位の低減を実現できる。
【００１７】
容量比Ｃｒを大きくするには、ＣｉｐをＣｔｏｘに対してできるだけ大きくすればよい。
【００１８】
キャパシタの容量は、対向電極間の薄膜の誘電率ε及び対向電極の面積Ｓに比例し、対向電極間の距離ｄに反比例する。
【００１９】
このため、例えば、図２２のデバイス構造においては、フローティングゲート電極１３ａ，１３ｂとコントロールゲート電極１８との間に配置されるゲート間絶縁層１７には、高誘電率であること、薄いこと、さらに、両ゲート電極１３ａ，１３ｂに広い範囲で接することなどが要求される。
【００２０】
しかし、トンネル酸化膜１２は、高電界に対してトンネル電流が流れやすいことを目的に形成されるため、非常に薄くなるのに対し、ゲート間絶縁層１７は、トンネル電流によるリークを防がなければならないため、トンネル酸化膜１２に比べ、非常に厚くなる。
【００２１】
つまり、容量比Ｃｒを大きくするためには、ゲート間絶縁層１７の誘電率を大きくし、かつ、ゲート間絶縁層１７がフローティングゲート／コントロールゲート電極１３ａ，１３ｂ，１８に接する面積を大きくして、Ｃｉｐを大きくする他はない。
【００２２】
Ｃｉｐを大きくするためのゲート間絶縁層１７の構造としては、従来より、トンネル酸化膜１２を構成する材料（例えば、ＳｉＯ２ ）よりも大きな誘電率を実現するいわゆるＯＮＯ構造が知られている。ＯＮＯ構造は、ＳｉＮをＳｉＯ２ で挟み込んだ構造を有している。
【００２３】
フローティングゲート電極１３ａ，１３ｂとコントロールゲート電極１８とが対向する部分の面積を増やす構造としては、例えば、フローティングゲート電極１３ａ，１３ｂの上面のみならず、その側面上にも、ゲート間絶縁層１７を配置する技術が知られている。
【００２４】
しかし、微細加工の進行に伴い、書き込み電位Ｖｃｇの低減は、駆動回路の縮小にとって非常に重要な問題となっている。なぜなら、上述したように、書き込み電位Ｖｃｇを低減するためには、Ｃｉｐを増大させなければならない。最も単純にＣｉｐを増大する方法は、例えば、フローティングゲート電極１３ａ，１３ｂの厚さを増加し、フローティングゲート電極１３ａ，１３ｂの側壁面積を増やすことにある。
【００２５】
ところが、フローティングゲート電極１３ａ，１３ｂの厚さを増加させた場合、スリット構造の深さも増大することになり、スリット加工時に必要となるマスク層の厚さが大きくなる。また、フローティングゲート電極１３ａ，１３ｂの加工時に、素子分離絶縁層（ＳＴＩ）１６の間のスペースに、フローティングゲート電極１３ａ，１３ｂの残渣が発生するなどの問題が生じる。
【００２６】
また、ＯＮＯ膜よりも高誘電率を有する材料を使用してＣｉｐを増大させるという方法も考えられる。しかし、そのような高誘電率を有する材料は、段差のある下地に対して、被覆性（カバレージ）が悪いものが多い。特に、図２２の例では、フローティングゲート電極１３ｂの角（スリット部分）における膜質劣化が重大な問題として発生している。
【００２７】
また、高誘電率を有する材料は、セルアレイ構造を実現するための他の材料に対して、選択エッチングのエッチング選択比を十分に大きくできない。これは、ゲート加工などを困難なものにすることを意味している。
【００２８】
【特許文献１】
特開平１１−１６３３０４号公報
【００２９】
【発明が解決しようとする課題】
このように、従来のセルアレイ構造では、メモリセルの微細化が進行するなかで、加工上の問題などを発生させることなく、フローティングゲート電極とコントロールゲート電極との間の容量を増大することができない。このため、高集積化と書き込み電位の低減とを同時に実現できない問題があった。
【００３０】
本発明は、このような問題を解決するためになされたもので、その目的は、ゲート間絶縁層の誘電率を高くすること、及び、その厚さを薄くすることにより、フローティングゲート電極とコントロールゲート電極との間の容量を増大させ、もって、高集積化と書き込み電位の低減とを同時に実現することにある。
【００３１】
【課題を解決するための手段】
本発明の例に関わる不揮発性半導体記憶装置は、半導体基板と、前記半導体基板から突出した上面が平坦な凸部を有する第１絶縁層と、前記凸部により形成される凹部内に配置され、上面が前記第１絶縁層の上面に一致するフローティングゲート電極と、前記第１絶縁層の上面上及び前記フローティングゲート電極の上面上に配置される第２絶縁層と、前記第２絶縁層上に配置されるコントロールゲート電極とを備え、前記凹部の前記コントロールゲート電極が延びる方向の側面は、傾斜面を有し、前記凹部の前記コントロールゲート電極が延びる方向の幅は、最上部において最も広く、前記第２絶縁層は、酸化シリコンより高い誘電率を持った材料から構成される。
【００３３】
本発明の例に関わる不揮発性半導体記憶装置の製造方法は、半導体基板上に第１導電層を形成する工程と、前記第１導電層上に第１マスク層を形成する工程と、前記第１マスク層をマスクにして、前記第１導電層及び前記半導体基板をエッチングし、トレンチを形成する工程と、前記トレンチを完全に満たす第１絶縁層を形成する工程と、少なくとも前記第１マスク層の上面が露出する程度まで前記第１絶縁層を研磨する工程と、前記第１マスク層を除去して前記第１導電層上に凹部を形成する工程と、前記第１絶縁層の角部の丸め処理を実行して前記凹部の側面を傾斜面とする工程と、前記凹部内に上面が前記第１絶縁層の上面に一致する第２導電層を形成する工程と、前記第１絶縁層の上面上及び前記第２導電層の上面上に第２絶縁層を形成する工程と、前記第２絶縁層上に第３導電層を形成する工程とを備える。
【００３４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の例に関わる不揮発性半導体記憶装置及びその製造方法について詳細に説明する。
【００３５】
１． 第１参考例
A. セルアレイ構造
図１は、第１参考例に関わるＮＡＮＤ型フラッシュメモリのセルアレイ構造の一部を示す断面図である。
【００３６】
シリコン基板１１内には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁層１６が形成される。素子分離絶縁層１６は、シリコン基板１１の上面から突出しており、この突出部は、凸部となっている。素子分離絶縁層１６の上面は、平坦である。
【００３７】
素子分離絶縁層１６の凸部により形成された凹部、即ち、素子分離絶縁層１６の間のシリコン基板１１上には、トンネル酸化膜１２及びフローティングゲート電極１３が形成される。素子分離絶縁層１６の上面とフローティングゲート電極１３の上面とは、ほぼ一致している。
【００３８】
フローティングゲート電極１３の側面は、素子分離絶縁層１６により覆われている。ゲート間絶縁層１７は、フローティングゲート電極１３上及び素子分離絶縁層１６上に形成される。ゲート間絶縁層１７は、フローティングゲート電極１３に対しては、その上面のみに接触している。
【００３９】
ゲート間絶縁層１７上には、コントロールゲート電極１８が形成される。コントロールゲート電極１８は、それが延びる方向に配置されるメモリセルに共通となっている。
【００４０】
このようなセルアレイ構造によれば、フローティングゲート電極１３の側面は、素子分離絶縁層１６により覆われ、ゲート間絶縁層１７は、フローティングゲート電極１３に対しては、その上面のみに接触している。また、素子分離絶縁層１６上にフローティングゲート電極１３のスリット構造が存在しない。
【００４１】
従って、メモリセルの微細化を実現できると共に、加工上の問題、例えば、フローティングゲート電極１３の残渣の発生をなくすことができる。
【００４２】
また、ゲート間絶縁層１７は、フローティングゲート電極１３に対しては、その上面のみに接触している。つまり、ゲート間絶縁層１７の下地は、平坦であるため、例えば、ペロブスカイト構造のような角部での被覆性に劣る材料を、ゲート間絶縁層１７として使用できるようになる。
【００４３】
具体的には、ゲート間絶縁層１７としては、ＳｉＯ２ 、ＯＮＯ膜、さらには、これらよりも高い誘電率を有する材料（単層、積層のいずれでもよい）、例えば、Ａｉ２Ｏ３、ＳｉＯ２−Ａｌ２Ｏ３−ＳｉＯ２、ＳｉＯ２−ＳｉＮ−Ａｌ２Ｏ３などを使用できる。
【００４４】
ゲート間絶縁層１７の下地が平坦なため、ゲート間絶縁層１７は、均一、かつ、均質に形成できる。また、ゲート間絶縁層１７自体も、平坦なため、例えば、ゲートパターンニング時においては、ゲート間絶縁層１７を容易にエッチングすることができる。このため、ゲート間絶縁層１７は、例えば、Ａｌ２Ｏ３などといった非常に難エッチング性の材料から構成できる。
【００４５】
本例では、フローティングゲート電極１３の側面は、キャパシタの電極として利用していないため、フローティングゲート電極１３とコントロールゲート電極１８とが対向する部分の面積は、従来よりも減少している。
【００４６】
しかし、ゲート間絶縁層１７の下地が平坦であることから、ゲート間絶縁層１７を構成する材料に関して、高誘電率の観点からの材料の選択肢を広げることができる。また、当然に、フローティングゲート電極１３の角部での膜質が劣化することもないため、スリット構造を採用するメモリに比べ、ゲート間絶縁層１７の薄型化が可能になる。
【００４７】
このようなことから、最終的には、フローティングゲート電極１３とコントロールゲート電極１８との間の容量を増大させ、もって、高集積化と書き込み電位の低減とを同時に実現することができる。
【００４８】
B. 製造方法
次に、図１のセルアレイ構造の製造方法について説明する。
図２乃至図７は、図１のセルアレイ構造を実現するための製造方法の各工程を示している。
【００４９】
まず、図２に示すように、ＣＶＤ(Chemical Vapor Deposition)法により、シリコン基板１１上に、トンネル酸化膜１２、フローティングゲート電極の元になる導電層１３及びマスク層１４を、順次、形成する。導電層１３は、例えば、不純物を含んだ導電性ポリシリコンから構成され、マスク層１４は、例えば、ＳｉＯ２ から構成される。
【００５０】
次に、図３に示すように、ＰＥＰ(Photo Engraving Process)により、レジストパターンを形成し、このレジストパターンをマスクにして、マスク層１４をパターニングする。この後、レジストパターンは、除去される。そして、マスク層１４をマスクにして、ＲＩＥにより、導電層１３、トンネル酸化膜１２及びシリコン基板１１を、順次、エッチングする。その結果、シリコン基板１１内には、トレンチ１５が形成される。
【００５１】
次に、図４に示すように、ＣＶＤ法により、トレンチ１５を完全に満たし、かつ、導電層１３及びマスク層１４を完全に覆い尽くす絶縁層１６を形成する。本例では、絶縁層１６は、例えば、マスク層１４と同じ材料、ＳｉＯ２ から構成される。
【００５２】
次に、図５に示すように、ＣＭＰ(chemical Mechanical Polishing)法により、マスク層１４及び絶縁層１６を研磨し、ＳＴＩ構造の素子分離絶縁層１６を形成する。ここで、マスク層１４は、ＣＭＰにより完全に除去し、絶縁層１６は、その上面が導電層１３の上面にほぼ一致する程度まで、研磨する。
【００５３】
次に、図６に示すように、ＣＶＤ法により、導電層１３上及び素子分離絶縁層１６上に、ゲート間絶縁層１７及びコントロールゲート電極の元になる導電層１８を、順次、形成する。ゲート間絶縁層１７は、高誘電率を有する絶縁層から構成される。導電層１８は、例えば、不純物を含んだ導電性ポリシリコンから構成される。
【００５４】
最後に、図７に示すように、ＰＥＰにより、レジストパターンを形成し、このレジストパターンを用いて、ゲート加工を行う。即ち、レジストパターンをマスクにして、ＲＩＥにより、導電層１８をエッチングして、コントロールゲート電極を形成する。続けて、ゲート間絶縁層１７、導電層１３及びトンネル酸化膜１２をエッチングして、フローティングゲート電極を形成する。
【００５５】
以上の工程により、図１のセルアレイ構造が完成する。
【００５６】
C. まとめ
このようなセルアレイ構造及びその製造方法によれば、フローティングゲート電極の側面は、素子分離絶縁層により覆われ、ゲート間絶縁層は、フローティングゲート電極に対しては、その上面のみに接触している。また、素子分離絶縁層上にフローティングゲート電極のスリット構造が存在しない。
【００５７】
従って、ゲート間絶縁層を高誘電率の材料から構成でき、かつ、ゲート間絶縁層を薄膜化できるため、フローティングゲート電極とコントロールゲート電極との間の容量を増大させ、高集積化と書き込み電位の低減とを同時に実現することができる。
【００５８】
２． 第２参考例
A. セルアレイ構造
図８は、第２参考例に関わるＮＡＮＤ型フラッシュメモリのセルアレイ構造の一部を示す断面図である。
【００５９】
シリコン基板１１内には、ＳＴＩ構造の素子分離絶縁層１６が形成される。素子分離絶縁層１６は、シリコン基板１１の上面から突出しており、この突出部は、凸部となっている。素子分離絶縁層１６の上面は、平坦である。
【００６０】
素子分離絶縁層１６の凸部により形成された凹部、即ち、素子分離絶縁層１６の間のシリコン基板１１上には、トンネル酸化膜１２及びフローティングゲート電極１３Ａ，１３Ｂが形成される。素子分離絶縁層１６の上面とフローティングゲート電極１３Ａ，１３Ｂの上面とは、ほぼ一致している。
【００６１】
本例では、素子分離絶縁層１６の凸部により形成された凹部の幅は、一定ではなく、その凹部の最上部において最も広くなっている。結果として、フローティングゲート電極１３Ａ，１３Ｂとコントロールゲート電極１８とが対向する部分の面積は、フローティングゲート電極１３Ａ，１３Ｂとシリコン基板１１とが対向する部分の面積よりも大きくなる。
【００６２】
フローティングゲート電極１３Ａ，１３Ｂの側面は、素子分離絶縁層１６により覆われている。ゲート間絶縁層１７は、フローティングゲート電極１３Ａ，１３Ｂ上及び素子分離絶縁層１６上に形成される。ゲート間絶縁層１７は、フローティングゲート電極１３Ａ，１３Ｂに対しては、その上面のみに接触している。
【００６３】
本例では、フローティングゲート電極１３Ａ，１３Ｂは、２つの層を積み重ねた形となっているが、３つ以上の層を積み重ねてもよい。
【００６４】
ゲート間絶縁層１７上には、コントロールゲート電極１８が形成される。コントロールゲート電極１８は、それが延びる方向に配置されるメモリセルに共通となっている。
【００６５】
このようなセルアレイ構造によれば、フローティングゲート電極１３Ａ，１３Ｂは、積層構造を有している。また、フローティングゲート電極１３Ａ，１３Ｂが形成される凹部は、最上部が最も広い。
【００６６】
さらに、フローティングゲート電極１３Ａ，１３Ｂの側面は、素子分離絶縁層１６により覆われ、ゲート間絶縁層１７は、フローティングゲート電極１３Ａ，１３Ｂに対しては、その上面のみに接触している。また、素子分離絶縁層１６上にフローティングゲート電極１３Ａ，１３Ｂのスリット構造が存在しない。
【００６７】
従って、第１例と同様に、フローティングゲート電極１３Ａ，１３Ｂとコントロールゲート電極１８との間の容量を増大させ、高集積化と書き込み電位の低減とを同時に実現することができる。
【００６８】
また、第２例では、フローティングゲート電極１３Ａ，１３Ｂが積層構造を有し、フローティングゲート電極１３Ａ，１３Ｂが形成される凹部は、最上部が最も広くなっているため、加工上の問題、特に、フローティングゲート電極１３Ｂの被覆性及び残渣の問題を解消できる。
【００６９】
また、ゲート間絶縁層１７は、フローティングゲート電極１３に対しては、その上面のみに接触している。つまり、ゲート間絶縁層１７の下地は、平坦であるため、第１例と同様に、例えば、ペロブスカイト構造のような角部での被覆性に劣る材料を、ゲート間絶縁層１７として使用できるようになる。
【００７０】
ゲート間絶縁層１７の下地が平坦なため、ゲート間絶縁層１７は、均一、かつ、均質に形成できる。また、ゲート間絶縁層１７自体も、平坦なため、例えば、ゲートパターンニング時においては、ゲート間絶縁層１７を容易にエッチングすることができる。このため、ゲート間絶縁層１７については、第１例と同様に、非常に難エッチング性の材料から構成できる。
【００７１】
本例においても、フローティングゲート電極１３Ａ，１３Ｂの側面は、キャパシタの電極として利用していないため、フローティングゲート電極１３Ａ，１３Ｂとコントロールゲート電極１８とが対向する部分の面積は、従来よりも減少している。
【００７２】
しかし、ゲート間絶縁層１７の下地が平坦であることから、ゲート間絶縁層１７を構成する材料に関して、高誘電率の観点からの材料の選択肢を広げることができる。また、当然に、フローティングゲート電極１３Ａ，１３Ｂの角部での膜質が劣化することもないため、スリット構造を採用するメモリに比べ、ゲート間絶縁層１７の薄型化が可能になる。
【００７３】
また、フローティングゲート電極１３Ａ，１３Ｂが形成される凹部は、最上部が最も広いため、フローティングゲート電極１３Ａ，１３Ｂとコントロールゲート電極１８とが対向する面積を増やすことができる。
【００７４】
このようなことから、最終的には、フローティングゲート電極１３Ａ，１３Ｂとコントロールゲート電極１８との間の容量を増大させ、もって、高集積化と書き込み電位の低減とを同時に実現することができる。
【００７５】
B. 製造方法
次に、図８のセルアレイ構造の製造方法について説明する。
図９乃至図１５は、図８のセルアレイ構造を実現するための製造方法の各工程を示している。
【００７６】
まず、図９に示すように、ＣＶＤ法により、シリコン基板１１上に、トンネル酸化膜１２、フローティングゲート電極の元になる導電層１３Ａ及びマスク層１４を、順次、形成する。導電層１３Ａは、例えば、不純物を含んだ導電性ポリシリコンから構成され、マスク層１４は、例えば、ＳｉＮから構成される。
【００７７】
次に、図１０に示すように、ＰＥＰにより、レジストパターンを形成し、このレジストパターンをマスクにして、マスク層１４をパターニングする。この後、レジストパターンは、除去される。そして、マスク層１４をマスクにして、ＲＩＥにより、導電層１３Ａ、トンネル酸化膜１２及びシリコン基板１１を、順次、エッチングする。その結果、シリコン基板１１内には、トレンチ１５が形成される。
【００７８】
次に、図１１に示すように、ＣＶＤ法により、トレンチ１５を完全に満たし、かつ、導電層１３Ａ及びマスク層１４を完全に覆い尽くす絶縁層１６を形成する。本例では、絶縁層１６は、例えば、マスク層１４と異なる材料、ＳｉＯ２ から構成される。
【００７９】
次に、図１２に示すように、ＣＭＰ法により、絶縁層１６を研磨し、ＳＴＩ構造の素子分離絶縁層１６を形成する。ここで、マスク層１４は、ＣＭＰにおけるストッパとして機能する。絶縁層１６は、少なくともマスク層１４の上面が露出する程度まで、研磨する。実際は、図示するように、絶縁層１６の上面がマスク層１４の上面よりも少し低い位置になった時点で、絶縁層１６の研磨を止めるようにする。
【００８０】
この後、マスク材１４を除去する。マスク材１４を除去すると、導電層１３Ａ上には、凹部が形成される。
【００８１】
次に、図１３に示すように、導電層１３Ａ上の凹部の幅を広げる処理を実行する。例えば、ウェットエッチングなどの等方エッチングにより、絶縁層１６をエッチングし、導電層１３Ａ上の凹部の幅を広げる。その結果、凹部の幅は、導電層１３Ａの幅よりも広くなる。
【００８２】
次に、図１４に示すように、ＣＶＤ法により、凹部を完全に満たし、かつ、素子分離絶縁層１６を完全に覆い尽くす導電層１３Ｂを形成する。本例では、導電層１３Ｂは、例えば、導電層１３Ａと同じ材料、不純物を含んだ導電性ポリシリコンから構成される。そして、ＣＭＰ法により、導電層１３Ｂを研磨し、導電層１３Ｂを凹部内のみに残す。ここで、導電層１３Ｂは、その上面が素子分離絶縁層１６の上面とほぼ一致する程度になるまで、研磨される。素子分離絶縁層１６は、ＣＭＰにおけるストッパとして機能する。
【００８３】
なお、この研磨で、仮に、導電層１３Ｂを削り過ぎても、既に、導電層１３Ａを形成しているため、フローティングゲート電極としては、最低、導電層１３Ａの厚さ分は、保証される。
【００８４】
この後、ＣＶＤ法により、導電層１３Ａ，１３Ｂ上及び素子分離絶縁層１６上に、ゲート間絶縁層１７及びコントロールゲート電極の元になる導電層１８を、順次、形成する。ゲート間絶縁層１７は、高誘電率を有する絶縁層から構成される。導電層１８は、例えば、不純物を含んだ導電性ポリシリコンから構成される。
【００８５】
最後に、図１５に示すように、ＰＥＰにより、レジストパターンを形成し、このレジストパターンを用いて、ゲート加工を行う。即ち、レジストパターンをマスクにして、ＲＩＥにより、導電層１８をエッチングして、コントロールゲート電極を形成する。続けて、ゲート間絶縁層１７、導電層１３Ａ，１３Ｂ及びトンネル酸化膜１２をエッチングして、フローティングゲート電極を形成する。
【００８６】
以上の工程により、図８のセルアレイ構造が完成する。
【００８７】
C. まとめ
このようなセルアレイ構造及びその製造方法によれば、第１参考例と同様の効果を得ることができる。即ち、フローティングゲート電極とコントロールゲート電極との間の容量を増大させ、高集積化と書き込み電位の低減とを同時に実現することができる。さらに、フローティングゲート電極を多層構造とすることで、加工上の問題を解消でき、かつ、フローティングゲート電極の厚さの最低値を保証できる。また、フローティングゲート電極が形成される凹部は、最上部が最も広いため、フローティングゲート電極とコントロールゲート電極とが対向する面積を増やすことができる。
【００８８】
３． 実施例
A. セルアレイ構造
図１５は、実施例に関わるＮＡＮＤ型フラッシュメモリのセルアレイ構造の一部を示す断面図である。
【００８９】
本例のデバイス構造は、第２参考例のデバイス構造の変形例である。本例のデバイス構造の特徴は、第２参考例と比べると、素子分離絶縁層の凸部により形成される凹部の形が異なっている点にある。その他の点については、第２参考例と全く同じである。
【００９０】
即ち、第２参考例では、図８に示すように、素子分離絶縁層１６の凸部により形成される凹部の側面の形状は、階段状になっている。これに対し、実施例では、図１５に示すように、素子分離絶縁層１６の凸部により形成される凹部の側面の一部は、傾斜面となっている。
【００９１】
その結果、素子分離絶縁層１６の凸部により形成される凹部は、最上部が最も広くなる。フローティングゲート電極１３Ａ，１３Ｂとコントロールゲート電極１８とが対向する面積が大きくなり、両ゲート電極の間におけるキャパシタ容量を増大できる。
【００９２】
本例のデバイス構造においても、第２参考例のデバイス構造と同様の効果を得ることができる。
【００９３】
B. 製造方法
次に、図１６のセルアレイ構造の製造方法について説明する。
図１７乃至図２０は、図１６のセルアレイ構造を実現するための製造方法の各工程を示している。
【００９４】
まず、図１７に示すように、ＣＭＰにより、ＳＴＩ構造の素子分離絶縁層１６を形成する工程までを、上述の第２参考例と同様の方法により実行する（図９乃至図１２を参照）。
【００９５】
この後、マスク材１４を除去する。マスク材１４を除去すると、導電層１３Ａ上には、凹部が形成される。
【００９６】
次に、図１８に示すように、導電層１３Ａ上の凹部の幅を広げる処理を実行する。例えば、選択エッチングによる絶縁層１６の角部の丸め処理（テーパ加工）を実行し、導電層１３Ａ上の凹部の幅を広げる。その結果、凹部の側面は、傾斜面となり、凹部の幅は、最上部において最も広くなる。
【００９７】
次に、図１９に示すように、ＣＶＤ法により、凹部を完全に満たし、かつ、素子分離絶縁層１６を完全に覆い尽くす導電層１３Ｂを形成する。本例では、導電層１３Ｂは、例えば、導電層１３Ａと同じ材料、不純物を含んだ導電性ポリシリコンから構成される。そして、ＣＭＰ法により、導電層１３Ｂを研磨し、導電層１３Ｂを凹部内のみに残す。ここで、導電層１３Ｂは、その上面が素子分離絶縁層１６の上面とほぼ一致する程度になるまで、研磨される。素子分離絶縁層１６は、ＣＭＰにおけるストッパとして機能する。
【００９８】
この後、ＣＶＤ法により、導電層１３Ａ，１３Ｂ上及び素子分離絶縁層１６上に、ゲート間絶縁層１７及びコントロールゲート電極の元になる導電層１８を、順次、形成する。ゲート間絶縁層１７は、高誘電率を有する絶縁層から構成される。導電層１８は、例えば、不純物を含んだ導電性ポリシリコンから構成される。
【００９９】
最後に、図２０に示すように、ＰＥＰにより、レジストパターンを形成し、このレジストパターンを用いて、ゲート加工を行う。即ち、レジストパターンをマスクにして、ＲＩＥにより、導電層１８をエッチングして、コントロールゲート電極を形成する。続けて、ゲート間絶縁層１７、導電層１３Ａ，１３Ｂ及びトンネル酸化膜１２をエッチングして、フローティングゲート電極を形成する。
【０１００】
以上の工程により、図１６のセルアレイ構造が完成する。
【０１０１】
C. まとめ
このようなセルアレイ構造及びその製造方法によれば、第１参考例及び第２参考例と同様の効果を得ることができる。即ち、フローティングゲート電極とコントロールゲート電極との間の容量を増大させ、高集積化と書き込み電位の低減とを同時に実現することができる。さらに、フローティングゲート電極を多層構造とすることで、加工上の問題を解消でき、かつ、フローティングゲート電極の厚さの最低値を保証できる。また、フローティングゲート電極が形成される凹部は、最上部が最も広いため、フローティングゲート電極とコントロールゲート電極とが対向する面積を増やすことができる。
【０１０２】
４． 適用例
本発明の例に関わる不揮発性半導体記憶装置を使用したアプリケーションの一例を説明する。
【０１０３】
図２１は、メモリカードの一例を示すブロック図である。
【０１０４】
メモリカード９７には、主記憶であるメモリチップ（Flash memory）９２と、メモリチップ９２を制御するコントローラチップ（controller）９１とが含まれている。コントローラチップ９１に含まれるいくつかの回路ブロックのうち、特に、主記憶に関係する回路ブロックのみを説明する。
【０１０５】
主記憶に関係する回路ブロックとしては、例えば、シリアル／パラレル及びパラレル／シリアルインターフェース（Serial/Parallel and Parallel/Serial Interface）９３、ページバッファ（Page Buffer）９４、メモリインターフェース（Memory Interface）９５が含まれる。
【０１０６】
インターフェース９３は、データをメモリチップ９２に書き込む際、例えば、シリアルな入力データ（Input data）を、パラレルな内部データに変換する。変換されたパラレルな内部データは、ページバッファ９４に入力され、ここに蓄積される。蓄積された内部データは、メモリインターフェース９５を介して、メモリチップ９２に書き込まれる。
【０１０７】
また、データを、メモリカード９７から読み出す際には、メモリチップル９２から読み出したデータを、メモリインターフェース９５を介して、ページバッファ９４に入力し、ここに蓄積する。蓄積された内部データは、インターフェース９３に入力され、ここでパラレルな内部データが、シリアルな出力データ（Output data）に変換されて、メモリカード９７の外に出力される。
【０１０８】
このようなコントローラチップ９１．及びメモリチップ９２が、カード型外装体（Card type Package）に収容、あるいは搭載、あるいは貼り付けられることで、メモリカードとして機能する。
【０１０９】
本発明の例に関わる不揮発性半導体記憶装置は、メモリチップ９２内のメモリ回路９６に使用され、高速な書き込み動作を行いつつ、かつ、高精度な閾値分布幅制御を可能とする。従って、メモリカード９７によれば、メモリカード９７と、これが接続される電子機器との間でのデータのやりとり、特に、電子機器からのデータ書き込みを高速に行える、という利点を得ることができる。この利点故に、本発明の例に関わる不揮発性半導体記憶装置を使用したメモリカード９７は、高速なデータ書き込みを要求される電子機器、例えば、ビデオカメラ、デジタルスチルカメラ、パーソナルデジタルアシスタント等の記録メディアとして有用である。
【０１１０】
５． その他
第１参考例、第２参考例及び実施例によれば、ゲート間絶縁層は、トンネル酸化膜（ＳｉＯ２）よりも高い誘電率を持った材料から構成できる。例えば、ゲート間絶縁層は、酸化アルミニウム、酸化ハフニウム、酸化シリコン及び窒化シリコンのうちの少なくとも１つを含む層から構成できる。
【０１１１】
また、第２参考例及び実施例において、導電層１３Ａ上に凹部（図１３及び図１８）を形成した後、導電層１３Ｂを形成することなく、続けて、ＣＭＰにより、素子分離絶縁層１６を研磨することも可能である。この場合、素子分離絶縁層１６の上面と導電層１３Ａの上面とをほぼ一致させれば、第１参考例のデバイス構造を得ることができる。
【０１１２】
本発明の例は、フローティングゲート電極とコントロールゲート電極とを有するＭＯＳ型トランジスタをメモリセルとする不揮発性半導体記憶装置、例えば、ＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型などのセルアレイ構造を有するフラッシュメモリに適用できる。
【０１１３】
【発明の効果】
以上、説明したように、本発明の例によれば、ゲート間絶縁層の誘電率を高くすること、及び、その厚さを薄くすることにより、フローティングゲート電極とコントロールゲート電極との間の容量を増大させ、もって、メモリセルの高集積化と書き込みパルスの低電圧化とを同時に実現することができる。
【図面の簡単な説明】
【図１】 第１参考例に関わるメモリのセルアレイ構造を示す斜視図。
【図２】図１の構造を実現する製造方法の一工程を示す斜視図。
【図３】図１の構造を実現する製造方法の一工程を示す斜視図。
【図４】図１の構造を実現する製造方法の一工程を示す斜視図。
【図５】図１の構造を実現する製造方法の一工程を示す斜視図。
【図６】図１の構造を実現する製造方法の一工程を示す斜視図。
【図７】図１の構造を実現する製造方法の一工程を示す斜視図。
【図８】 第２参考例に関わるメモリのセルアレイ構造を示す斜視図。
【図９】図８の構造を実現する製造方法の一工程を示す斜視図。
【図１０】図８の構造を実現する製造方法の一工程を示す斜視図。
【図１１】図８の構造を実現する製造方法の一工程を示す斜視図。
【図１２】図８の構造を実現する製造方法の一工程を示す斜視図。
【図１３】図８の構造を実現する製造方法の一工程を示す斜視図。
【図１４】図８の構造を実現する製造方法の一工程を示す斜視図。
【図１５】図８の構造を実現する製造方法の一工程を示す斜視図。
【図１６】 実施例に関わるメモリのセルアレイ構造を示す斜視図。
【図１７】図１６の構造を実現する製造方法の一工程を示す斜視図。
【図１８】図１６の構造を実現する製造方法の一工程を示す斜視図。
【図１９】図１６の構造を実現する製造方法の一工程を示す斜視図。
【図２０】図１６の構造を実現する製造方法の一工程を示す斜視図。
【図２１】本発明の例に関わるメモリの適用例を示す図。
【図２２】従来のメモリのセルアレイ構造の例を示す斜視図。
【図２３】メモリセルアレイの等価回路を示す図。
【符号の説明】
１１ ：シリコン基板、
１２ ：トンネル酸化膜、
１３，１３Ａ，１３Ｂ ：フローティングゲート電極、
１４ ：マスク層、
１５ ：トレンチ、
１６ ：素子分離絶縁層、
１７ ：ゲート間絶縁層、
１８ ：コントロールゲート電極、
１９ ：凹部。
Claims (14)
- 半導体基板と、前記半導体基板から突出した上面が平坦な凸部を有する第１絶縁層と、前記凸部により形成される凹部内に配置され、上面が前記第１絶縁層の上面に一致するフローティングゲート電極と、前記第１絶縁層の上面上及び前記フローティングゲート電極の上面上に配置される第２絶縁層と、前記第２絶縁層上に配置されるコントロールゲート電極とを具備し、
前記凹部の前記コントロールゲート電極が延びる方向の側面は、傾斜面を有し、前記凹部の前記コントロールゲート電極が延びる方向の幅は、最上部において最も広く、
前記第２絶縁層は、酸化シリコンより高い誘電率を持った材料から構成されることを特徴とする不揮発性半導体記憶装置。 - 前記フローティングゲート電極と前記コントロールゲート電極とが対向する部分の面積は、前記フローティングゲート電極と前記半導体基板とが対向する部分の面積よりも大きいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記第１絶縁層は、ＳＴＩ構造を有する素子分離絶縁層であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記フローティングゲート電極は、積み重ねた複数の層から構成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記フローティングゲート電極は、その上面のみにおいて前記第２絶縁層と接触していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記第２絶縁層は、酸化アルミニウム、酸化ハフニウム、及び、窒化シリコンのうちの少なくとも１つを含んでいることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記フローティングゲート電極及び前記コントロールゲート電極を有するメモリセルは、ＮＡＮＤ型、ＡＮＤ型、又は、ＮＯＲ型セルアレイを構成することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 半導体基板上に第１導電層を形成する工程と、前記第１導電層上に第１マスク層を形成する工程と、前記第１マスク層をマスクにして、前記第１導電層及び前記半導体基板をエッチングし、トレンチを形成する工程と、前記トレンチを完全に満たす第１絶縁層を形成する工程と、少なくとも前記第１マスク層の上面が露出する程度まで前記第１絶縁層を研磨する工程と、前記第１マスク層を除去して前記第１導電層上に凹部を形成する工程と、前記第１絶縁層の角部の丸め処理を実行して前記凹部の側面を傾斜面とする工程と、前記凹部内に上面が前記第１絶縁層の上面に一致する第２導電層を形成する工程と、前記第１絶縁層の上面上及び前記第２導電層の上面上に第２絶縁層を形成する工程と、前記第２絶縁層上に第３導電層を形成する工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。
- 前記第３導電層をエッチングしてコントロールゲート電極を形成した後、続けて、前記第１及び第２導電層をエッチングしてフローティングゲート電極を形成する工程を具備することを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
- 前記第１マスク層は、前記第１絶縁層の研磨時のストッパとして機能することを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
- 前記第２導電層は、前記凹部を覆うように形成された後に、前記第２導電層の上面と前記第１絶縁層の上面とが一致するまで研磨されることを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
- 前記第１絶縁層は、前記第２導電層の研磨時のストッパとして機能することを特徴とする請求項１１に記載の不揮発性半導体記憶装置の製造方法。
- 前記第１絶縁層の研磨は、前記第１絶縁層の上面が前記第１導電層の上面よりも上部に存在するように実行されることを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
- 前記丸め処理は、選択エッチングによる前記第１絶縁層のエッチング処理であることを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
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