JP2005116970A - 不揮発性半導体記憶装置 - Google Patents

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Makoto Sakuma
誠 佐久間
泰彦 松永
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Abstract

【課題】動作信頼性を向上できる不揮発性半導体記憶装置を提供すること。
【解決手段】第1半導体層と、第1半導体層上にゲート間絶縁膜を介在して形成され且つ第1半導体層と電気的に接続された第2半導体層とを含む積層ゲートと、ソースの表面内及び第2半導体層上に形成されたシリサイド層とを備えた第1MOSトランジスタと、電荷蓄積層と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、ドレインの表面内及び制御ゲート上に形成されたシリサイド層とを備え、ソースが第1MOSトランジスタのドレインに接続された第2MOSトランジスタと、第1MOSトランジスタの積層ゲートの側壁に形成された側壁絶縁膜とを具備し、第1MOSトランジスタの積層ゲートの、ソースに面する側壁に形成された側壁絶縁膜の膜厚は、第1、第2MOSトランジスタの前記積層ゲート間隔の1/2よりも大きい。
【選択図】 図5

Description

この発明は、不揮発性半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するMOSトランジスタを含む不揮発性半導体記憶装置に関する。

従来から、不揮発性半導体メモリとして、NOR型フラッシュメモリやNAND型フラッシュメモリが知られており、広く使用されている。

近年では、NOR型フラッシュメモリとNAND型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている(例えば非特許文献1参照)。このフラッシュメモリは、2つのMOSトランジスタを含むメモリセルを備えている。このようなメモリセルにおいては、不揮発性記憶部として機能する一方のMOSトランジスタが、コントロールゲートとフローティングゲートとを備えた構造を有し、ビット線に接続されている。他方のMOSトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。
Wei-Hua Liu 著、"A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application"、Non-Volatile Semiconductor Memory Workshop 4.1、1997年

しかし、上記従来のフラッシュメモリであると、サリサイド構造を採用した場合に、不要なシリサイド層が形成されてしまい、動作信頼性が十分ではないという問題があった。

この発明は、上記事情に鑑みてなされたもので、その目的は、動作信頼性を向上できる不揮発性半導体記憶装置を提供することにある。

この発明の第1の態様に係る不揮発性半導体記憶装置は第1半導体層と、前記第1半導体層上にゲート間絶縁膜を介在して形成され且つ前記第1半導体層と電気的に接続された第2半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第2半導体層上に形成されたシリサイド層とを備えた第1MOSトランジスタと、前記第1MOSトランジスタに隣接して形成され、電荷蓄積層と、前記電荷蓄積層上に前記ゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、ドレイン領域の表面内及び前記制御ゲート上に形成されたシリサイド層とを備え、ソース領域が前記第1MOSトランジスタのドレイン領域に接続された第2MOSトランジスタと、前記第1MOSトランジスタの前記積層ゲートの側壁に形成された側壁絶縁膜とを具備し、前記第1MOSトランジスタの前記積層ゲートの、ソース領域に面する側壁に形成された前記側壁絶縁膜の膜厚は、前記第1、第2MOSトランジスタの前記積層ゲート間隔の1/2よりも大きく、前記第1MOSトランジスタの前記ドレイン領域及び前記第2MOSトランジスタの前記ソース領域にはシリサイド層が形成されないことを特徴としている。

また、この発明の第2の態様に係る不揮発性半導体記憶装置は、第1半導体層と、前記第1半導体層上にゲート間絶縁膜を介在して形成され且つ前記第1半導体層と電気的に接続された第2半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第2半導体層上に形成されたシリサイド層とを備えた第1MOSトランジスタと、前記第1MOSトランジスタに隣接して形成され、電荷蓄積層と、前記電荷蓄積層上に前記ゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、ドレイン領域の表面内及び前記制御ゲート上に形成されたシリサイド層とを備え、前記ソース領域が前記第1MOSトランジスタの前記ドレイン領域に接続された第2MOSトランジスタと、前記第1、第2MOSトランジスタの前記積層ゲートの側壁に形成された側壁絶縁膜とを具備し、前記側壁絶縁膜は、前記第1、第2MOSトランジスタの積層ゲート間の領域を埋め込み、前記第1MOSトランジスタの前記ドレイン領域及び前記第2MOSトランジスタの前記ソース領域にはシリサイド層が形成されないことを特徴としている。

更に、この発明の第3の態様に係る不揮発性半導体記憶装置は、第1半導体層と、前記第1半導体層上にゲート間絶縁膜を介在して形成され且つ前記第1半導体層と電気的に接続された第2半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第2半導体層上に形成されたシリサイド層とを備えた第1MOSトランジスタと、前記第1MOSトランジスタに隣接して形成され、電荷蓄積層と、前記電荷蓄積層上に前記ゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、前記制御ゲート上に形成されたシリサイド層とを備え、ソース領域が前記第1MOSトランジスタのドレイン領域に接続された第2MOSトランジスタと、前記第2MOSトランジスタに隣接して形成され、第3半導体層と、前記第3半導体層上にゲート間絶縁膜を介在して形成され且つ前記第3半導体層と電気的に接続された第4半導体層とを含む積層ゲートと、ドレイン領域の表面内及び前記第4半導体層上に形成されたシリサイド層とを備え、ソース領域が前記第2MOSトランジスタのドレイン領域に接続された第3MOSトランジスタと、前記第1、第3MOSトランジスタの前記積層ゲートの側壁に形成された側壁絶縁膜とを具備し、前記第1MOSトランジスタの前記積層ゲートの、ソース領域に面する側壁に形成された前記側壁絶縁膜の膜厚、及び前記第3MOSトランジスタの前記積層ゲートの、ドレイン領域に面する側壁に形成された前記側壁絶縁膜の膜厚は、前記第2、第3MOSトランジスタの前記積層ゲート間隔の1/2よりも大きく、且つ前記第1、第2MOSトランジスタの前記積層ゲート間隔の1/2よりも大きく、前記第1MOSトランジスタのドレイン領域及び前記第2MOSトランジスタのソース領域内、並びに前記第2MOSトランジスタのドレイン領域及び前記第3MOSトランジスタのソース領域内にはシリサイド層が形成されないことを特徴としている。

更に、この発明の第4の態様に係る不揮発性半導体記憶装置は、第1半導体層と、前記第1半導体層上にゲート間絶縁膜を介在して形成され且つ前記第1半導体層と電気的に接続された第2半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第2半導体層上に形成されたシリサイド層とを備えた第1MOSトランジスタと、前記第1MOSトランジスタに隣接して形成され、電荷蓄積層と、前記電荷蓄積層上に前記ゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、前記制御ゲート上に形成されたシリサイド層とを備え、ソース領域が前記第1MOSトランジスタのドレイン領域に接続された第2MOSトランジスタと、前記第2MOSトランジスタに隣接して形成され、第3半導体層と、前記第3半導体層上にゲート間絶縁膜を介在して形成され且つ前記第3半導体層と電気的に接続された第4半導体層とを含む積層ゲートと、ドレイン領域の表面内及び前記第4半導体層上に形成されたシリサイド層とを備え、ソース領域が前記第2MOSトランジスタのドレイン領域に接続された第3MOSトランジスタと、前記第1乃至第3MOSトランジスタの前記積層ゲートの側壁に形成された側壁絶縁膜とを具備し、前記側壁絶縁膜は、前記第1、第2MOSトランジスタの積層ゲート間の領域、及び前記第2、第3MOSトランジスタの積層ゲート間の領域を埋め込み、前記第1MOSトランジスタのドレイン領域及び前記第2MOSトランジスタのソース領域内、並びに前記第2MOSトランジスタのドレイン領域及び前記第3MOSトランジスタのソース領域内にはシリサイド層が形成されないことを特徴としている。

更に、この発明の第5の態様に係る不揮発性半導体記憶装置は、第1半導体層と、前記第1半導体層上にゲート間絶縁膜を介在して形成され且つ前記第1半導体層と電気的に接続された第2半導体層とを含む積層ゲートと、ドレイン領域の表面内及び前記第2半導体層上に形成されたシリサイド層とを備えた第1MOSトランジスタと、第3半導体層と、前記第3半導体層上にゲート間絶縁膜を介在して形成され且つ前記第3半導体層と電気的に接続された第4半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第4半導体層上に形成されたシリサイド層とを備えた第2MOSトランジスタと、電荷蓄積層と、前記電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、前記制御ゲート上に形成されたシリサイド層とを備え、前記第1MOSトランジスタのソース領域と前記第2MOSトランジスタのドレイン領域との間に直列接続された複数の第3MOSトランジスタと、前記第1、第2MOSトランジスタの積層ゲートの側壁に形成された側壁絶縁膜とを具備し、前記第1MOSトランジスタのゲート電極の、ドレイン領域に面する側壁に形成された前記側壁絶縁膜の膜厚、及び前記第2MOSトランジスタのゲート電極の、ソース領域に面する側壁に形成された前記側壁絶縁膜の膜厚は、隣接する前記第3MOSトランジスタ同士の前記積層ゲート間距離の1/2よりも大きく、前記第1、第3MOSトランジスタの積層ゲート間距離の1/2よりも大きく、前記第2、第3MOSトランジスタの積層ゲート間距離の1/2よりも大きく、前記第1MOSトランジスタのソース領域、前記第2MOSトランジスタのドレイン領域、並びに前記第3MOSトランジスタのソース領域及びドレイン領域内にはシリサイド層が形成されないことを特徴としている。

更に、この発明の第6の態様に係る不揮発性半導体記憶装置は、第1半導体層と、前記第1半導体層上にゲート間絶縁膜を介在して形成され且つ前記第1半導体層と電気的に接続された第2半導体層とを含む積層ゲートと、ドレイン領域の表面内及び前記第2半導体層上に形成されたシリサイド層とを備えた第1MOSトランジスタと、第3半導体層と、前記第3半導体層上にゲート間絶縁膜を介在して形成され且つ前記第3半導体層と電気的に接続された第4半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第4半導体層上に形成されたシリサイド層とを備えた第2MOSトランジスタと、電荷蓄積層と、前記電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、前記制御ゲート上に形成されたシリサイド層とを備え、前記第1MOSトランジスタのソース領域と前記第2MOSトランジスタのドレイン領域との間に直列接続された複数の第3MOSトランジスタと、前記第1乃至第3MOSトランジスタの積層ゲートの側壁に形成された側壁絶縁膜とを具備し、前記側壁絶縁膜は、隣接する前記第3MOSトランジスタ同士の前記積層ゲート間、前記第1、第3MOSトランジスタの積層ゲート間、前記第2、第3MOSトランジスタの積層ゲート間の領域を埋め込み、前記第1MOSトランジスタのソース領域、前記第2MOSトランジスタのドレイン領域、並びに前記第3MOSトランジスタのソース領域及びドレイン領域内にはシリサイド層が形成されないことを特徴としている。

上記構成の不揮発性半導体記憶装置によれば、フラッシュメモリのメモリセルにおいて、積層ゲートの側壁に形成された側壁絶縁膜の膜厚を、最も大きい積層ゲート間距離の1/2よりも大きくしている。従って、積層ゲート間の領域は、側壁絶縁膜によって完全に埋め込まれる。よって、側壁絶縁膜形成後のサリサイド工程において、積層ゲート間の領域にシリサイド層が形成されることを防止出来る。その結果、フラッシュメモリの動作信頼性を向上できる。

この発明によれば、動作信頼性を向上できる不揮発性半導体記憶装置を提供できる。

以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

この発明の第1の実施形態に係る不揮発性半導体記憶装置について図1を用いて説明する。図1は、本実施形態に係るシステムLSIのブロック図である。図示するように、LSI1は、フラッシュメモリ2及びロジック回路3を備えている。

図2は、フラッシュメモリ2のブロック図である。図示するように、フラッシュメモリ2は、メモリセルアレイ10、カラムデコーダ11、センスアンプ12、第1ロウデコーダ13、第2ロウデコーダ14、及びソース線ドライバ15を備えている。

メモリセルアレイ10は、マトリクス状に配置された複数個((m+1)×(n+1)個、但しm、nは自然数)のメモリセルMCを有している。メモリセルMCの各々は、互いに電流経路が直列接続されたメモリセルトランジスタMTと選択トランジスタSTとを有している。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、メモリセルトランジスタMTのソース領域が選択トランジスタSTのドレイン領域に接続されている。また、列方向で隣接するメモリセルMC同士は、選択トランジスタSTのソース領域、またはメモリセルトランジスタMTのドレイン領域を共有している。

同一行にあるメモリセルMCのメモリセルトランジスタMTの制御ゲートは、ワード線WL0〜WLmのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタSTのゲートは、セレクトゲート線SG0〜SGmのいずれかに接続されている。また、同一列にあるメモリセルMCのメモリセルトランジスタMTのドレインは、ビット線BL0〜BLnのいずれかに共通接続されている。そして、メモリセルMCの選択トランジスタSTのソースはソース線SLに共通接続され、ソース線ドライバ15に接続されている。

カラムデコーダ11は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。そして、カラムアドレスデコード信号に基づいて、ビット線BL0〜BLnのいずれかを選択する。

第1、第2ロウデコーダ13、14は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、第1ロウデコーダ13は、書き込み時においてワード線WL0〜WLmのいずれかを選択する。第2ロウデコーダ14は、読み出し時において、セレクトゲート線SG0〜SGmのいずれかを選択する。

センスアンプ12は、第2ロウデコーダ14及びカラムデコーダ11によって選択されたメモリセルMCから読み出したデータを増幅する。

ソース線ドライバ15は、読み出し時において、ソース線SLに電圧を供給する。

次に、メモリセルアレイ10の平面パターンについて、図3を用いて説明する。図3はメモリセルアレイ10の一部領域の平面図である。

図示するように、半導体基板100中に、第1方向に沿ったストライプ形状の素子領域AAが、第1方向に直交する第2方向に沿って複数形成されている。そして、複数の素子領域AAを跨ぐようにして、第2方向に沿ったストライプ形状のワード線WL0〜WLm及びセレクトゲート線SG0〜SGmが形成されている。そして、ワード線WL0〜WLmと素子領域AAとが交差する領域には、メモリセルトランジスタMTが形成され、セレクトゲート線SG0〜SGmと素子領域AAとが交差する領域には、選択トランジスタSTが形成されている。また、ワード線WL0〜WLmと素子領域AAとが交差する領域には、メモリセルトランジスタMT毎に分離されたフローティングゲート(図示せず)が形成されている。

前述の通り、隣接するメモリセルMC同士は、セレクトゲート線SGまたはワード線WL同士が隣り合っている。なお、8列の素子領域AAを、素子領域群AAGと呼ぶことにする。そして、隣接する素子領域群AAG間において、1列の素子領域AAが形成されている領域をスティッチ領域SA1と呼ぶことにする。素子領域群AAG内に形成されるメモリセルMCは、データの記憶用として用いられる。スティッチ領域SA1内のメモリセルMCは、ダミーのメモリセルであって、データの記憶用としては用いられない。スティッチ領域SA1において、セレクトゲート線SG0〜SGmは、その一部が幅広に形成されている。この領域を、以後シャント領域SA2と呼ぶことにする。選択トランジスタSTは、メモリセルトランジスタMT同様に、制御ゲート及びフローティングゲートを有している。しかし、メモリセルトランジスタMTと異なり、フローティングゲートは、第2方向に沿って隣接する選択トランジスタST同士で共通接続されている。そして、スティッチ領域SA1においてゲート間絶縁膜に形成されたコンタクトホールCH1によって、選択トランジスタSTのフローティングゲートと制御ゲートとが接続されている。

そして、隣接するセレクトゲート線SG間(SG0〜SG1間、SG2〜SG3間、…)には、それぞれ第2方向に沿ったストライプ形状の金属配線層20が形成されている。金属配線層20は、ソース線の一部となるものである。金属配線層20の長手方向(第2方向)は、スティッチ領域SA1で分離されている。すなわち、素子領域群AAG毎に独立した形状を有している。そして金属配線層20は、選択トランジスタSTのソース領域とコンタクトプラグCP1により接続されている。なお、各金属配線層20は、図示せぬ領域にて共通接続されて、更にソース線ドライバ15に接続されている。

また、素子領域群AAG内においては、素子領域AA上に、第1方向に沿ったストライプ形状の金属配線層21が形成されている。金属配線層21は、ビット線BL0〜BLnとして機能するものであり、コンタクトプラグCP2によってメモリセルトランジスタMTのドレイン領域と接続されている。

更に、第2方向に沿ったストライプ形状に、金属配線層22が形成されている。金属配線層22は、1組のワード線及びセレクトゲート線毎(WL0とSG1の1組、WL1とSG1の1組、…毎)に設けられている。そして、図示せぬコンタクトプラグによって、対応するセレクトゲート線に電気的に接続されている。すなわち、各金属配線層22は、セレクトゲート線SG0〜SGmのシャント配線として機能する。また、金属配線層22は、ワード線WLの中央部と、該ワード線WLに対応するセレクトゲート線SGの中央部との間の領域に形成されている。換言すれば、メモリセルMCの中央部を通過する。従って、複数の金属配線層22は、第1方向に沿った互いの間隔が、等間隔となるよう配置されている。

次に、上記構成のフラッシュメモリの断面構造について説明する。図4は図3におけるY1−Y1’線方向に沿った断面図である。

図示するように、半導体基板100の素子領域AA上には、ゲート絶縁膜30が形成され、ゲート絶縁膜30上に、メモリセルトランジスタMT及び選択トランジスタSTのゲート電極が形成されている。メモリセルトランジスタMT及び選択トランジスタSTのゲート電極は、ゲート絶縁膜30上に形成された多結晶シリコン層31、多結晶シリコン層31上に形成されたゲート間絶縁膜32、ゲート間絶縁膜32上に形成された多結晶シリコン層33、及び多結晶シリコン層33上に形成されたシリサイド層34を有している。ゲート間絶縁膜32は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるON膜、NO膜、またはONO膜で形成される。メモリセルトランジスタMTにおいては、多結晶シリコン層31はワード線方向で隣接する素子領域AA間で互いに分離されており、フローティングゲートとして機能する。また、多結晶シリコン層33はコントロールゲート(ワード線WL)として機能する。そして、多結晶シリコン層33は、ワード線方向で隣接する素子領域AA間で共通接続されている。選択トランジスタSTにおいては、シャント領域でゲート間絶縁膜32の一部が除去されており、多結晶シリコン層31、33は電気的に接続されている。そして、多結晶シリコン層31、33が、セレクトゲート線SGとして機能する。選択トランジスタSTにおいては、多結晶シリコン層33及び多結晶シリコン層31は、ワード線方向で隣接する素子領域AA間で分離されておらず、共通接続されている。すなわち、メモリセルトランジスタMTの様に、フローティングゲートがセルごとに分離されているのではなく全て繋がっている。

前述の通り、メモリセルトランジスタMTと選択トランジスタSTとを含むメモリセルMCは、次のような関係を有して形成されている。すなわち、隣接するメモリセルMC、MCは、互いに選択トランジスタST同士、またはメモリセルトランジスタMT同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層34を共有している。従って、隣接する2つのメモリセルMC、MCは、選択トランジスタST同士が隣り合う場合には、2つの選択トランジスタST、STが共有する不純物拡散層34を中心にして、対称に配置されている。逆に、メモリセルトランジスタMT同士が隣り合う場合には、2つのメモリセルトランジスタMT、MTが共有する不純物拡散層34を中心にして、対称に配置されている。

そして隣接するゲート電極間に位置する半導体基板100表面内には、ソース・ドレイン領域として機能する不純物拡散層35が形成されている。不純物拡散層35は、隣接するトランジスタ同士で共用されている。すなわち、隣接する2つの選択トランジスタST間の不純物拡散層35は、2つの選択トランジスタSTのソース領域として機能する。また隣接する2つのメモリセルトランジスタMT間の不純物拡散層35は、2つのメモリセルトランジスタMTのドレイン領域として機能する。更に、隣接するメモリセルトランジスタMTと選択トランジスタSTとの間の不純物拡散層35は、メモリセルトランジスタMTのソース領域及び選択トランジスタのドレイン領域として機能する。そして、メモリセルトランジスタMTのドレイン領域35表面内、及び選択トランジスタSTのソース領域35表面内には、シリサイド層36が形成されている。なお、メモリセルトランジスタMTのソース領域35、及び選択トランジスタSTのドレイン領域35内には、シリサイド層は形成されない。また、メモリセルトランジスタMT及び選択トランジスタのゲート電極(積層ゲート)の側面には、側壁絶縁膜37が形成されている。側壁絶縁膜37は、積層ゲートのソース領域35に面する側及びドレイン領域35に面する側の両方に形成されている。そして、メモリセルトランジスタMTと選択トランジスタSTの積層ゲート間の領域は、側壁絶縁膜37によって埋め込まれている。従って、メモリセルトランジスタMTのソース領域及び選択トランジスタSTのドレイン領域の上面は、側壁絶縁膜37によって被覆されている。

そして、半導体基板100上には、上記メモリセルトランジスタMT、及び選択トランジスタSTを被覆するようにして、層間絶縁膜38が形成されている。層間絶縁膜38中には、2つの選択トランジスタST、STが共有する不純物拡散層(ソース領域)35内に形成されたシリサイド層36に達するコンタクトプラグCP1が形成されている。そして層間絶縁膜38上には、コンタクトプラグCP1に接続される金属配線層20が形成されている。金属配線層20は、ソース線SLとして機能する。また、層間絶縁膜38中には、2つのメモリセルトランジスタMT、MTが共有する不純物拡散層(ドレイン領域)35内に形成されたシリサイド層36に達するコンタクトプラグCP3が形成されている。そして層間絶縁膜38上には、コンタクトプラグCP3に接続される金属配線層39が形成されている。

層間絶縁膜38上には、金属配線層20、39を被覆するようにして、層間絶縁膜40が形成されている。そして、層間絶縁膜40中には、金属配線層39に達するコンタクトプラグCP4が形成されている。そして、層間絶縁膜40上には、複数のコンタクトプラグCP4に共通に接続された金属配線層21が形成されている。金属配線層21は、ビット線BLとして機能する。

層間絶縁膜40上には、金属配線層21を被覆するようにして、層間絶縁膜41が形成されている。そして、層間絶縁膜41上には金属配線層22が形成されている。金属配線層22は、スティッチ領域SA1において、選択トランジスタSTのシリサイド層34に接続されている。そして、層間絶縁膜41上には、金属配線層22を被覆するようにして、層間絶縁膜42が形成されている。

上記構成のメモリセルにおいて、隣接するメモリセルトランジスタMTと選択トランジスタのゲート間の距離と、側壁絶縁膜37の膜厚とは、図5に示すような関係を有している。図5は、図4の拡大図であり、特にメモリセルの断面図を示している。図示するように、積層ゲート間距離をF1、側壁絶縁膜厚をd1とすると、両者の間には、F1<2・d1なる関係がある。換言すれば、d1>F1/2なる関係がある。また、メモリセルトランジスタMTのドレイン領域35及び選択トランジスタSTのソース領域35の表面内には、シリサイド層36が形成されている。従って、メモリセルトランジスタMTのドレイン領域35及び選択トランジスタSTのソース領域35の一部領域の表面は、シリサイド層36の膜厚分だけ、メモリセルトランジスタMT及び選択トランジスタSTのチャネル領域表面よりも低く位置している。他方、メモリセルトランジスタMTのソース領域35及び選択トランジスタSTのドレイン領域35の表面内には、シリサイド層は形成されていない。従って、メモリセルトランジスタMTのソース領域35及び選択トランジスタSTのドレイン領域35の表面は、メモリセルトランジスタMT及び選択トランジスタSTのチャネル領域表面と、同一平面上に存在する。

次に、再び図4を用いてロジック回路3の構成について説明する。ここでは、ロジック回路3内に形成されたMOSトランジスタを例に挙げて説明する。

図示するように、半導体基板100の素子領域AA上には、ゲート絶縁膜50を介在して、MOSトランジスタのゲート電極51が形成されている。ゲート電極51は、メモリセルトランジスタMTや選択トランジスタSTと異なり、単層ゲート構造を有している。そして、ゲート電極51上には、シリサイド層52が形成されている。また、ゲート電極51の側壁には、側壁絶縁膜53が形成されている。半導体基板100表面内には、ソース・ドレイン領域として機能する不純物拡散層54が形成されている。不純物拡散層54の表面内には、シリサイド層55が形成されている。

そして、半導体基板100上には、上記MOSトランジスタを被覆するようにして、層間絶縁膜38が形成されている。層間絶縁膜38中には、シリサイド層55に達するコンタクトプラグCP5が形成されている。そして層間絶縁膜38上には、コンタクトプラグCP5に接続される金属配線層56が形成されている。層間絶縁膜38上には、金属配線層56を被覆するようにして、層間絶縁膜40が形成されている。そして、層間絶縁膜40中には、金属配線層56に達するコンタクトプラグCP6が形成されている。そして、層間絶縁膜40上には、コンタクトプラグCP6に接続された金属配線層57が形成されている。更に、層間絶縁膜40上に、層間絶縁膜41、42が形成されている。

次に、上記構成のフラッシュメモリ2の動作について説明する。
<書き込み動作>
データの書き込みは、いずれかのワード線に接続された全てのメモリセルに対して一括して行われる。そして、メモリセルトランジスタMTのフローティングゲートに電子を注入するか否かで“0”データ、“1”データを書き分ける。電子のフローティングゲートへの注入は、Fowler-Nordheim(FN) tunnelingによって行われる。

以下、書き込み動作の詳細について、図2を用いて説明する。
まず、図2において、図示せぬI/O端子から書き込みデータ(“1”、“0”)が入力される。そして、該書き込みデータが、ビット線毎に設けられたラッチ回路(図示せず)のそれぞれに入力される。ラッチ回路に“1”データが格納されると、ビット線には0Vが与えられ、逆に“0”データが格納されると、ビット線にはVBB(−8V)が与えられる。

そして、第1ロウデコーダ13が、ワード線WL0〜WLmのいずれかを選択する。そして第1ロウデコーダ13は、Vpp(例えば12V)を、選択ワード線に与える。また、第2ロウデコーダ14は、VBB(−8V)を、セレクトゲート線SG0〜SGmに与える。従って、全ての選択トランジスタSTはオフ状態となる。従って、選択トランジスタSTとソース線SLとは電気的に分離される。またメモリセルが形成された半導体基板の電位もVBB(−8V)とされる。

上記の結果、“1”データまたは“0”データに対応する電位が、ビット線BL0〜BLnを介してメモリセルトランジスタMTのドレイン領域に与えられる。すると、選択ワード線WLにはVpp(12V)が印加され、“1”データを書き込むべきメモリセルトランジスタMTのドレイン領域には0Vが印加され、“0”データを書き込むべきメモリセルトランジスタMTのドレイン領域にはVBB(−8V)が印加される。従って、“1”データを書き込むべきメモリセルトランジスタMTでは、ゲート・ドレイン間の電位差(12V)が十分ではないので、フローティングゲートに電子は注入されず、メモリセルトランジスタMTは負の閾値を保持する。他方、“0”データを書き込むべきメモリセルトランジスタMTでは、ゲート・ドレイン間の電位差(20V)が大きいため、フローティングゲートに電子がFN tunnelingによって注入される。その結果、メモリセルトランジスタMTの閾値は正に変化する。

<読み出し動作>
データの読み出しは、いずれかのワード線に接続された複数のメモリセルから一括して読み出す事ができる。

以下、読み出し動作の詳細について、図2を用いて説明する。
まず図2において、第2ロウデコーダ14が、セレクトゲート線SG0〜SGmのいずれかを選択する。選択セレクトゲート線には、“H”レベル(例えばVcc)が与えられる。非選択セレクトゲート線は全て“L”レベル(例えば0V)である。従って、選択セレクトゲート線に接続された選択トランジスタSTはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタSTはオフ状態となる。従って、選択メモリセル内の選択トランジスタSTは、ソース線SLと電気的に接続される。また第1ロウデコーダ13は、全てのワード線WL0〜WLmを“L”レベル(0V)とする。また、ソース線ドライバ15は、ソース線SLの電位を0Vとする。

そして、ビット線BL0〜BLnのそれぞれに、例えば1V程度の電圧が与えられる。すると、“1”データが書き込まれているメモリセルMCのメモリセルトランジスタMTは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線に接続されているメモリセルMCでは、ビット線からメモリセルトランジスタMT及び選択トランジスタSTの電流経路を介して、ソース線SLに向かって電流が流れる。他方、“0”データが書き込まれているメモリセルMCのメモリセルトランジスタMTは、閾値電圧が正であるから、オフ状態である。従って、ビット線からソース線に向かって電流は流れない。

以上の結果、ビット線BL0〜BLnの電位が変化し、その変化量をセンスアンプ12が増幅することによって読み出し動作が行われる。

<消去動作>
データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。従って、図2の例であると、メモリセルアレイ10に含まれる全てのメモリセルが同時に消去される。

図2において、第1ロウデコーダ13は、負電圧VBB(−8V)を、全てのワード線WL0〜WLmに与える。また、半導体基板(ウェル領域)の電位はVpp(12V)とされる。その結果、メモリセルMCのメモリセルトランジスタのフローティングゲートから電子がFN tunnelingによって半導体基板に引き抜かれる。その結果、全てのメモリセルMCの閾値電圧が負となり、データが消去される。

次に、上記構成のシステムLSIの製造方法について、図6乃至図10を用いて説明する。図6乃至図10は、本実施形態に係るシステムLSIの製造工程を順次示す断面図である。なお、メモリセルアレイ領域については、図3におけるY1−Y1’線に沿った方向の断面図が示されている。

まず、半導体基板100中に、STI(Shallow Trench Isolation)法を用いて素子分離領域STIを形成する。その結果、メモリセルアレイ11においては、ストライプ状の素子領域AAが形成される。次に、熱酸化法等により、半導体基板100上にゲート絶縁膜30を例えば膜厚8nmに形成する。引き続き、ゲート絶縁膜30上に、膜厚60nmの多結晶シリコン層31を形成する。多結晶シリコン層31は、メモリセルトランジスタMTのフローティングゲートとして機能するものである。次に、フォトリソグラフィ技術と、RIE(Reactive Ion Etching)法等の異方性のエッチングにより、多結晶シリコン層31をパターニングする。その結果、メモリセルアレイ領域においては、多結晶シリコン層31が、個々のメモリセルトランジスタMT毎に分離される。引き続き、多結晶シリコン層31上に、例えばCVD法等により、膜厚15.5nmのゲート間絶縁膜32を形成する。次に、ロジック回路領域のゲート絶縁膜30、多結晶シリコン層31、及びゲート間絶縁膜32をエッチングにより除去する。次に、熱酸化法等により、ロジック回路領域の半導体基板100上にゲート絶縁膜50を形成する。そして、ゲート間絶縁膜32上及びゲート絶縁膜50上に、例えば膜厚40nmの多結晶シリコン層33を、CVD法等により形成する。次に、フォトリソグラフィ技術とRIE法とを用いて、シャント領域SA2における多結晶シリコン層33及びゲート間絶縁膜32をエッチングする。これにより、多結晶シリコン層31に達するコンタクトホールCH1が形成される。その後、CVD法等により多結晶シリコン層を形成して、コンタクトホールCH1を埋め込む。その結果、選択トランジスタSTにおいては、多結晶シリコン層31、33が接続される。

次に、メモリセルアレイ領域において、フォトリソグラフィ技術とRIE法を用いて、多結晶シリコン層33、31、ゲート間絶縁膜32をパターニングして、ストライプ状の積層ゲートを形成する。引き続き、ロジック回路領域において、多結晶シリコン層33をゲート電極のパターンにパターニングする。その結果、図6に示す構成が得られる。ロジック回路領域においては、パターニングされた多結晶シリコン層33が、ゲート電極51となる。

次に、メモリセルアレイ領域及び周辺回路領域の半導体基板100中に、積層ゲート及びゲート電極をマスクに用いたイオン注入法により、不純物を導入する。その結果、図7に示すように、半導体基板100中に不純物拡散層60が形成される。メモリセルトランジスタMTの積層ゲートと、選択トランジスタSTの積層ゲートとの間に形成された不純物拡散層60が、メモリセルトランジスタMTのソース領域及び選択トランジスタSTのドレイン領域となる。引き続き、メモリセルトランジスタMT及び選択トランジスタSTの積層ゲート、並びにロジック回路領域のMOSトランジスタの上面上、側面上、更に半導体基板100上に、絶縁膜61を形成する。絶縁膜61は、例えばシリコン窒化膜等で形成される。なお、図5を用いて説明したように、積層ゲート間距離をF1、側壁絶縁膜厚をd1とすると、両者の間には、F1<2・d1なる関係がある。換言すれば、d1>F1/2なる関係がある。従って、メモリセルトランジスタMTの積層ゲート選択トランジスタSTの積層ゲートとの間の領域は、絶縁膜61によって完全に埋め込まれる。

次に、RIE法等により絶縁膜61をエッチングする。その結果、絶縁膜61はメモリセルトランジスタMT及び選択トランジスタSTの積層ゲートの側壁、並びにロジック回路領域内のMOSトランジスタのゲート電極51の側壁にのみ残存する。この絶縁膜61によって、図8に示すような側壁絶縁膜37が完成する。引き続き、メモリセルアレイ領域及び周辺回路領域の半導体基板100中に、積層ゲート、ゲート電極51、及び側壁絶縁膜37、53をマスクに用いたイオン注入法により、不純物を導入する。その結果、図8に示すように、半導体基板100中に不純物拡散層62が形成される。そして、隣接するメモリセルトランジスタMT間の不純物拡散層60、62が、メモリセルトランジスタMTのドレイン領域として機能する。また、隣接する選択トランジスタST間の不純物拡散層60、62が、選択トランジスタSTのソース領域として機能する。また、ロジック回路領域においても、不純物拡散層60、62が、ソース・ドレイン領域として機能する。

次に図9に示すように、メモリセルトランジスタMT及び選択トランジスタSTの積層ゲート上、MOSトランジスタのゲート電極51上、側壁絶縁膜37、53上、及び半導体基板100上に、Co層及びTi/TiN層を含む金属層63を、例えばスパッタリング法により形成する。

次に、例えば窒素雰囲気中における温度475℃のアニール処理を行う。その結果、図10に示すように、金属層63と接するシリコン層内にシリサイド層(TiSi、CoSi)が形成される。すなわち、積層ゲートの多結晶シリコン層33の表面内、メモリセルトランジスタMTのドレイン領域35の表面内、及び選択トランジスタSTのソース領域35の表面内に、シリサイド層36が形成される。また、ロジック回路領域におけるゲート電極51の表面内及びソース・ドレイン領域54の表面内に、シリサイド層55が形成される。その後、余分な金属層63を、例えばウェットエッチング法により除去する。

その後は、周知の技術により、半導体基板上に層間絶縁膜を形成し、コンタクトプラグや金属配線層を形成することで、図4に示すシステムLSIが完成する。

上記のように、この発明の第1の実施形態に係るフラッシュメモリであると、その動作信頼性を向上できる。この点について図11を用いつつ、以下説明する。図11はメモリセルの断面図である。

図11は、メモリセルトランジスタMTの積層ゲートと、選択トランジスタSTの積層ゲートとの間隔F1を、側壁絶縁膜37の膜厚d1の2倍よりも大きくした場合について示している。この場合、両トランジスタの積層ゲート間は、側壁絶縁膜37によって完全には覆われない場合がある。すなわち、図8で説明した工程において、メモリセルトランジスタMTのソース領域及び選択トランジスタSTのドレイン領域となる不純物拡散層35は、その一部が露出された状態となる可能性がある。すると、図9、図10で説明したサリサイド(SALICIDE : Self-Aligned silicidation)工程において、メモリセルトランジスタMTのソース領域及び選択トランジスタのドレイン領域となる不純物拡散層35にも、シリサイド層36が形成される虞がある。すると、メモリセルの信頼性が損なわれるばかりでなく、メモリセルアレイ中に、積層ゲート間にシリサイド層36を有するメモリセルと、有しないメモリセルとが混在することも考えられる。その結果、フラッシュメモリ全体としての信頼性を損なうこととなる。

しかし、本実施形態に係るフラッシュメモリであると、積層ゲート間距離F1と、側壁絶縁膜厚d1との間に、F1<2・d1なる関係を持たせている。換言すれば、d1>F1/2なる関係がある。すなわち、積層ゲート間距離F1が予め決まっている場合には、側壁絶縁膜37の膜厚d1をF1/2よりも大きくし、逆にシリサイド層36の端部の位置などを考慮して、側壁絶縁膜37の膜厚が決まっている場合には、積層ゲート間距離F1を2・d1よりも小さくしている。その結果、図7で説明した工程において、メモリセルトランジスタMTの積層ゲートと、選択トランジスタSTの積層ゲートとの間の領域は、側壁絶縁膜37によって完全に埋め込まれる。すなわち、図8に説明した工程において、メモリセルトランジスタのソース領域及び選択トランジスタSTのドレイン領域となる不純物拡散層35は、全く露出されておらず、その全面が側壁絶縁膜37によって被覆されている。従って、図9、図10で説明したサリサイド工程において、メモリセルトランジスタMTのソース領域及び選択トランジスタのドレイン領域となる不純物拡散層35にシリサイド層36が形成されることを防止できる。従って、メモリセルの動作信頼性を向上することが出来、ひいてはフラッシュメモリ全体としての信頼性を向上できる。

図12は、本実施形態の第1変形例に係るフラッシュメモリの断面図であり、図3におけるY1−Y1’線に沿った方向の断面図である。図示するように、上記第1の実施形態で説明した図4に示す構造において、メモリセルトランジスタMT及び選択トランジスタSTの積層ゲート上、ロジック回路領域のMOSトランジスタのゲート電極上、側壁絶縁膜37、53上、並びに半導体基板100上に、バリア絶縁膜64が形成されている。バリア絶縁膜64は、例えばシリコン窒化膜で形成される。バリア絶縁膜64は、図8に示す工程において、不純物拡散層60の形成後に形成される。バリア絶縁膜64を形成することで、その後の工程において半導体基板が汚染されることを防止出来、製造歩留まりを向上できる。またバリア絶縁膜64は、コンタクトプラグCP1、CP3、CP5を形成する際の、コンタクトホール開孔工程におけるストッパーとしても用いることが出来る。

図13は、本実施形態の第2変形例に係るフラッシュメモリの断面図であり、図3におけるY1−Y1’線に沿った方向の断面図である。図示するように、上記第1の実施形態で説明した図4に示す構造において、側壁絶縁膜37、53がシリコン酸化膜65を介在して形成されていてもよい。換言すれば、側壁絶縁膜は、シリコン窒化膜37とシリコン酸化膜65の多層膜、及びシリコン窒化膜53とシリコン酸化膜65の多層膜によって形成されても良い。

次に、この発明の第2の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第1の実施形態において、システムLSIが備えるフラッシュメモリ2のメモリセルアレイ10をNAND型フラッシュメモリに置き換えたものである。従って、ここではメモリセルアレイ10以外の構成は、上記第1の実施形態であるため説明は省略する。

図示するように、メモリセルアレイ10は、マトリクス状に配置された複数個のNANDセルを有している。NANDセルの各々は、8個のメモリセルトランジスタMTと、選択トランジスタST1、ST2とを含んでいる。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタMTの個数は8個に限られず、16個や32個であってもよく、その数は限定されるものではない。メモリセルトランジスタMTは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタMTの一端側のドレイン領域が選択トランジスタST1のソース領域に接続され、他端側のソース領域が選択トランジスタST2のドレイン領域に接続されている。

同一行にあるメモリセルトランジスタMTの制御ゲートは、ワード線WL0〜WLmのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタST1、ST2のゲートは、それぞれセレクトゲート線SGD、SGSに接続されている。また、同一列にある選択トランジスタST1のドレインは、ビット線BL0〜BLnのいずれかに共通接続されている。そして、選択トランジスタST2のソースはソース線SLに共通接続され、ソース線ドライバ15に接続されている。なお、選択トランジスタST1、ST2は必ずしも両方必要ではない。NANDセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。

次に、メモリセルアレイ10の平面パターンについて、図15を用いて説明する。図15はメモリセルアレイ10の一部領域の平面図である。

図示するように、半導体基板100中に、第1方向に沿ったストライプ形状の素子領域AAが、第2方向に沿って複数形成されている。そして、複数の素子領域AAを跨ぐようにして、第2方向に沿ったストライプ形状のワード線WL0〜WLmが形成されている。更に、8本のワード線を挟むようにして、第2方向に沿ったストライプ形状のセレクトゲート線SGD、SGSが形成されている。そして、ワード線WL0〜WLmと素子領域AAとが交差する領域には、メモリセルトランジスタMTが形成され、セレクトゲート線SGD、SGSと素子領域AAとが交差する領域には、それぞれ選択トランジスタST1、ST2が形成されている。また、ワード線WL0〜WLmと素子領域AAとが交差する領域には、メモリセルトランジスタMT毎に分離されたフローティングゲート(図示せず)が形成されている。

また、第1の実施形態と同様に、8列の素子領域AAを含む素子領域群AAG毎に、スティッチ領域SA1が設けられている。そして、スティッチ領域SA1内には、シャント領域SA2が設けられている。シャント領域SA1においては、セレクトゲート線SGD、SGSは、その一部が幅広に形成されている。そして、スティッチ領域SA1においてゲート間絶縁膜に形成されたコンタクトホールCH1によって、選択トランジスタST1、ST2のフローティングゲートと制御ゲートとが接続されている。

そして、選択トランジスタST2のソース領域上には、それぞれ第2方向に沿ったストライプ形状の金属配線層20が形成されている。金属配線層20は、ソース線となるものである。そして金属配線層20は、選択トランジスタST2のソース領域とコンタクトプラグCP1により接続されている。なお、各金属配線層20は、図示せぬ領域にて共通接続されて、更にソース線ドライバ15に接続されている。

また、素子領域群AAG内においては、素子領域AA上に、第1方向に沿ったストライプ形状の金属配線層21が形成されている。金属配線層21は、ビット線BL0〜BLnとして機能するものであり、コンタクトプラグCP2によって選択トランジスタST1のドレイン領域と接続されている。

更に、第2方向に沿ったストライプ形状に、金属配線層22が形成されている。金属配線層22は、セレクトゲート線SGD、SGS毎に設けられている。そして、図示せぬコンタクトプラグによって、対応するセレクトゲート線に電気的に接続されている。すなわち、各金属配線層22は、セレクトゲート線SGD、SGSのシャント配線として機能する。

次に、上記構成のNAND型フラッシュメモリの断面構造について説明する。図16は図15におけるY2−Y2’線方向に沿った断面図である。

図示するように、半導体基板100の素子領域AA上には、ゲート絶縁膜30が形成され、ゲート絶縁膜30上に、メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極が形成されている。メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極は、ゲート絶縁膜30上に形成された多結晶シリコン層31、多結晶シリコン層31上に形成されたゲート間絶縁膜32、ゲート間絶縁膜32上に形成された多結晶シリコン層33、及び多結晶シリコン層33上に形成されたシリサイド層34を有している。ゲート間絶縁膜32は、第1の実施形態と同様に、例えばON膜、NO膜、またはONO膜で形成される。メモリセルトランジスタMTにおいては、多結晶シリコン層31はワード線方向で隣接する素子領域AA間で互いに分離されており、フローティングゲートとして機能する。また、多結晶シリコン層33はコントロールゲート(ワード線WL)として機能する。そして、多結晶シリコン層33は、ワード線方向で隣接する素子領域AA間で共通接続されている。選択トランジスタST1、ST2においては、シャント領域でゲート間絶縁膜32の一部が除去されており、多結晶シリコン層31、33は電気的に接続されている。そして、多結晶シリコン層31、33が、セレクトゲート線SGD、SGSとして機能する。選択トランジスタST1、ST2においては、多結晶シリコン層33及び多結晶シリコン層31は、ワード線方向で隣接する素子領域AA間で分離されておらず、共通接続されている。

そして隣接するゲート電極間に位置する半導体基板100表面内には、ソース・ドレイン領域として機能する不純物拡散層35が形成されている。不純物拡散層35は、隣接するトランジスタ同士で共用されている。すなわち、隣接する2つの選択トランジスタST1間の不純物拡散層35は、2つの選択トランジスタST1のドレイン領域として機能する。また隣接する2つの選択トランジスタST2間の不純物拡散層35は、2つの選択トランジスタST2のソース領域として機能する。また隣接する2つのメモリセルトランジスタMT間の不純物拡散層35は、2つのメモリセルトランジスタMTのソース・ドレイン領域として機能する。更に、隣接するメモリセルトランジスタMTと選択トランジスタST1との間の不純物拡散層35は、メモリセルトランジスタMTのドレイン領域及び選択トランジスタST1のソース領域として機能する。他方、隣接するメモリセルトランジスタMTと選択トランジスタST2との間の不純物拡散層35は、メモリセルトランジスタMTのソース領域及び選択トランジスタST2のドレイン領域として機能する。そして、選択トランジスタST1のドレイン領域35表面内、及び選択トランジスタST2のソース領域35表面内には、シリサイド層36が形成されている。なお、メモリセルトランジスタMTのソース・ドレイン領域35、選択トランジスタST1のソース領域35、及び選択トランジスタST2のドレイン領域35内には、シリサイド層は形成されない。また、メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極(積層ゲート)の側面には、側壁絶縁膜37が形成されている。側壁絶縁膜37は、積層ゲートのソース領域35に面する側及びドレイン領域35に面する側の両方に形成されている。そして、メモリセルトランジスタMTと選択トランジスタST1、ST2の積層ゲート間の領域は、側壁絶縁膜37によって埋め込まれている。従って、メモリセルトランジスタMTのソース・ドレイン領域、選択トランジスタST1のソース領域、及び選択トランジスタST2のドレイン領域の上面は、側壁絶縁膜37によって被覆されている。

そして、半導体基板100上には、上記メモリセルトランジスタMT、及び選択トランジスタSTを被覆するようにして、層間絶縁膜38が形成されている。層間絶縁膜38中には、選択トランジスタST2のソース領域35内に形成されたシリサイド層36に達するコンタクトプラグCP1が形成されている。そして層間絶縁膜38上には、コンタクトプラグCP1に接続される金属配線層20が形成されている。金属配線層20は、ソース線SLとして機能する。また、層間絶縁膜38中には、選択トランジスタST1のドレイン領域35内に形成されたシリサイド層36に達するコンタクトプラグCP3が形成されている。そして層間絶縁膜38上には、コンタクトプラグCP3に接続される金属配線層39が形成されている。

層間絶縁膜38上には、金属配線層20、39を被覆するようにして、層間絶縁膜40が形成されている。そして、層間絶縁膜40中には、金属配線層39に達するコンタクトプラグCP4が形成されている。そして、層間絶縁膜40上には、複数のコンタクトプラグCP4に共通に接続された金属配線層21が形成されている。金属配線層21は、ビット線BLとして機能する。

層間絶縁膜40上には、金属配線層21を被覆するようにして、層間絶縁膜41が形成されている。そして、層間絶縁膜41上には金属配線層22が形成されている。金属配線層22は、スティッチ領域SA1において、選択トランジスタST1、ST2のシリサイド層34に接続されている。そして、層間絶縁膜41上には、金属配線層22を被覆するようにして、層間絶縁膜42が形成されている。

上記構成のNANDセルにおいて、積層ゲート間距離と、側壁絶縁膜37の膜厚とは、図17に示すような関係を有している。図17は、図16の拡大図であり、特にNANDセルの断面図を示している。図示するように、隣接する選択トランジスタST1、ST2とメモリセルトランジスタMTの積層ゲート間距離をF2、隣接するメモリセルトランジスタMTの積層ゲート間距離をF3、側壁絶縁膜厚をd1とすると、両者の間には、F3<F2<2・d1なる関係がある。換言すれば、d1>F2/2なる関係がある。また、選択トランジスタST1のドレイン領域35及び選択トランジスタST2のソース領域35の表面内には、シリサイド層36が形成されている。従って、選択トランジスタST1のドレイン領域35及び選択トランジスタSTのソース領域35の一部領域の表面は、シリサイド層36の膜厚分だけ、選択トランジスタST1、ST2のチャネル領域表面よりも低く位置している。他方、メモリセルトランジスタMTのソース・ドレイン領域35、選択トランジスタST1のソース領域35、及び選択トランジスタST2のドレイン領域35の表面内には、シリサイド層は形成されていない。従って、メモリセルトランジスタMTのソース・ドレイン領域35、選択トランジスタST1のソース領域35、及び選択トランジスタST2のドレイン領域35の表面は、メモリセルトランジスタMT及び選択トランジスタST1、ST2のチャネル領域表面と、同一平面上に存在する。

なお、ロジック回路の構成については、上記第1の実施形態で図4を用いて説明したとおりであるので、ここでは説明を省略する。

また、上記構成のNAND型フラッシュメモリ2の動作は従来と同様であるので、その説明も省略する。

上記構成のシステムLSIの製造方法は、従来のNAND型フラッシュメモリの製造方法を適用出来る。そして、上記第1の実施形態で説明したように、ストライプ状の積層ゲートを形成した後(図6参照)、絶縁膜61を積層ゲート上、及び半導体基板100上に形成すれば良い(図7参照)。この際、図17を用いて説明したように、積層ゲート間距離と側壁絶縁膜厚との間に、F3<F2<2・d1なる関係を持たせる。その結果、メモリセルトランジスタMTの積層ゲート間の領域、及びメモリセルトランジスタMTの積層ゲートと選択トランジスタST1、ST2の積層ゲートとの間の領域は、絶縁膜61によって完全に埋め込まれる。その後は、上記第1の実施形態で説明した工程を行うことで、図16に示すNAND型フラッシュメモリが完成する。

上記のように、この発明の第2の実施形態に係るフラッシュメモリであると、上記第1の実施形態と同様に、その動作信頼性を向上できる。

すなわち、本実施形態に係るフラッシュメモリであると、メモリセルトランジスタMTと選択トランジスタST1、ST2の積層ゲート間距離F2、及びメモリセルトランジスタMTの積層ゲート間距離F1と、側壁絶縁膜厚d1との間に、F3<F2<2・d1なる関係を持たせている。換言すれば、d1>F2/2なる関係がある。すなわち、積層ゲート間距離F2が予め決まっている場合には、側壁絶縁膜37の膜厚d1をF2/2よりも大きくし、逆に側壁絶縁膜37の膜厚が決まっている場合には、積層ゲート間距離F2を2・d1よりも小さくしている。その結果、メモリセルトランジスタMTの積層ゲートと、選択トランジスタST1、ST2の積層ゲートとの間の領域、及びメモリセルトランジスタMTの積層ゲート間の領域は、側壁絶縁膜37によって完全に埋め込まれる。すなわち、サリサイド工程を行う段階において、メモリセルトランジスタのソース・ドレイン領域、選択トランジスタST1のソース領域、及び選択トランジスタST2のドレイン領域となる不純物拡散層35は、全く露出されておらず、その全面が側壁絶縁膜37によって被覆されている。従って、サリサイド工程において、メモリセルトランジスタのソース・ドレイン領域、選択トランジスタST1のソース領域、及び選択トランジスタST2のドレイン領域となる不純物拡散層35にシリサイド層36が形成されることを防止できる。従って、メモリセルの動作信頼性を向上することが出来、ひいてはフラッシュメモリ全体としての信頼性を向上できる。

図18は、本実施形態の第1変形例に係るフラッシュメモリの断面図であり、図15におけるY2−Y2’線に沿った方向の断面図である。図示するように、上記第2の実施形態で説明した図16に示す構造において、メモリセルトランジスタMT及び選択トランジスタST1、ST2の積層ゲート上、ロジック回路領域のMOSトランジスタのゲート電極上、側壁絶縁膜37、53上、並びに半導体基板100上に、バリア絶縁膜64が形成されていても良い。バリア絶縁膜64については、上記第1の実施形態の第1変形例で説明したとおりである。

図19は、本実施形態の第2変形例に係るフラッシュメモリの断面図であり、図5におけるY2−Y2’線に沿った方向の断面図である。図示するように、上記第2の実施形態で説明した図16に示す構造において、側壁絶縁膜37、53がシリコン酸化膜65を介在して形成されていてもよい。換言すれば、側壁絶縁膜は、シリコン窒化膜37とシリコン酸化膜65の多層膜、及びシリコン窒化膜53とシリコン酸化膜65の多層膜によって形成されても良い。

なお、上記第2の実施形態では、メモリセルトランジスタMTの積層ゲート間距離がF3一定であり、メモリセルトランジスタMTと選択トランジスタST1、ST2の積層ゲート間距離がF2一定であり、F2>F3である場合を例に挙げて説明した。しかし、上記実施形態は、上記関係が有る場合に限定されるものではない。図20は、NANDセル内における位置とゲート電極間距離との関係を示すグラフである。横軸は、紙面の左が選択トランジスタST2の位置であり、紙面の右が選択トランジスタST1の位置である。そして縦軸がゲート電極間距離である。図示するように、ゲート電極間距離は、選択トランジスタST1から選択トランジスタST2に近づくにつれて、小さくなるよう変化していても良い。また、NANDセル中央部で、最小値をとるように変化しても良い。勿論、NANDセル中央部で最大値を取っても良い。このように、ゲート電極間距離が変化する場合であっても、最も大きいゲート電極間距離Fmaxと、側壁絶縁膜d1との間に、Fmax<2・d1、またはd1>Fmax/2なる関係があれば良い。

次に、この発明の第3の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第1の実施形態において、システムLSIが備えるフラッシュメモリ2のメモリセルアレイ10を図21に示す構成に置き換えたものである。従って、ここではメモリセルアレイ10以外の構成は、上記第1の実施形態であるため説明は省略する。

メモリセルアレイ10は、マトリクス状に配置された複数個((m+1)×(n+1)個、但しm、nは自然数)のメモリセルMCを有している。メモリセルMCの各々は、互いに電流経路が直列接続されたメモリセルトランジスタMTと選択トランジスタST1、ST2とを有している。そして、メモリセルトランジスタMTの電流経路は、選択トランジスタST1、ST2の電流経路間に接続されている。すなわち、上記第2の実施形態で説明したNANDセルにおいて、メモリセルトランジスタMTを1個にしたものに等しい。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、選択トランジスタST1のソース領域がメモリセルトランジスタMTのドレイン領域に接続され、メモリセルトランジスタMTのソース領域が、選択トランジスタST2のドレイン領域に接続されている。また、列方向で隣接するメモリセルMC同士は、選択トランジスタST1のドレイン領域、または選択トランジスタST2のソース領域を共有している。

同一行にあるメモリセルMCのメモリセルトランジスタMTの制御ゲートは、ワード線WL0〜WLmのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタST1のゲートは、セレクトゲート線SGD0〜SGDmのいずれかに接続され、選択トランジスタST2のゲートは、セレクトゲート線SGS0〜SGSmのいずれかに接続されている。また、同一列にあるメモリセルMCの選択トランジスタST1のドレイン領域は、ビット線BL0〜BLnのいずれかに共通接続されている。そして、メモリセルMCの選択トランジスタST2のソース領域はソース線SLに共通接続され、ソース線ドライバ15に接続されている。

次に、メモリセルアレイ10の平面パターンについて、図22を用いて説明する。図22はメモリセルアレイ10の一部領域の平面図である。

図示するように、半導体基板100中に、第1方向に沿ったストライプ形状の素子領域AAが、第2方向に沿って複数形成されている。そして、複数の素子領域AAを跨ぐようにして、第2方向に沿ったストライプ形状のワード線WL0〜WLm及びセレクトゲート線SGD0〜SGDm、SGS0〜SGSmが形成されている。そして、ワード線WL0〜WLmと素子領域AAとが交差する領域には、メモリセルトランジスタMTが形成され、セレクトゲート線SGD0〜SGDmと素子領域AAとが交差する領域には、選択トランジスタST1が形成され、セレクトゲート線SGS0〜SGSmと素子領域AAとが交差する領域には、選択トランジスタST2が形成されている。また、ワード線WL0〜WLmと素子領域AAとが交差する領域には、メモリセルトランジスタMT毎に分離されたフローティングゲート(図示せず)が形成されている。また、上記第1、第2の実施形態と同様に、スティッチ領域SA1において、選択トランジスタSTのフローティングゲートと制御ゲートとが接続されている。

そして、選択トランジスタST2のソース領域上には、それぞれ第2方向に沿ったストライプ形状の金属配線層20が形成されている。金属配線層20は、ソース線となるものである。金属配線層20は、選択トランジスタST2のソース領域とコンタクトプラグCP1により接続されている。なお、各金属配線層20は、図示せぬ領域にて共通接続されて、更にソース線ドライバ15に接続されている。

また、素子領域群AAG内においては、素子領域AA上に、第1方向に沿ったストライプ形状の金属配線層21が形成されている。金属配線層21は、ビット線BL0〜BLnとして機能するものであり、コンタクトプラグCP2によって選択トランジスタST1のドレイン領域と接続されている。

更に、第2方向に沿ったストライプ形状に、金属配線層22が形成されている。金属配線層22は、セレクトゲート線毎に設けられている。そして、図示せぬコンタクトプラグによって、対応するセレクトゲート線に電気的に接続されている。すなわち、各金属配線層22は、セレクトゲート線SGD0〜SGDm、SGS0〜SGSmのシャント配線として機能する。

次に、上記構成のフラッシュメモリの断面構造について説明する。図23は図22におけるY3−Y3’線方向に沿った断面図である。

図示するように、半導体基板100の素子領域AA上には、ゲート絶縁膜30が形成され、ゲート絶縁膜30上に、メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極が形成されている。メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極は、ゲート絶縁膜30上に形成された多結晶シリコン層31、多結晶シリコン層31上に形成されたゲート間絶縁膜32、ゲート間絶縁膜32上に形成された多結晶シリコン層33、及び多結晶シリコン層33上に形成されたシリサイド層34を有している。ゲート間絶縁膜32は、例えばON膜、NO膜、またはONO膜で形成される。メモリセルトランジスタMTにおいては、多結晶シリコン層31はワード線方向で隣接する素子領域AA間で互いに分離されており、フローティングゲートとして機能する。また、多結晶シリコン層33はコントロールゲート(ワード線WL)として機能する。そして、多結晶シリコン層33は、ワード線方向で隣接する素子領域AA間で共通接続されている。選択トランジスタST1、ST2においては、シャント領域でゲート間絶縁膜32の一部が除去されており、多結晶シリコン層31、33は電気的に接続されている。そして、多結晶シリコン層31、33が、セレクトゲート線SGS、SGDとして機能する。選択トランジスタST1、ST2においては、多結晶シリコン層33及び多結晶シリコン層31は、ワード線方向で隣接する素子領域AA間で分離されておらず、共通接続されている。すなわち、メモリセルトランジスタMTの様に、フローティングゲートがセルごとに分離されているのではなく全て繋がっている。

そして隣接するゲート電極間に位置する半導体基板100表面内には、ソース・ドレイン領域として機能する不純物拡散層35が形成されている。不純物拡散層35は、隣接するトランジスタ同士で共用されている。すなわち、隣接する2つの選択トランジスタST1間の不純物拡散層35は、2つの選択トランジスタST1のドレイン領域として機能する。また隣接する2つの選択トランジスタST2間の不純物拡散層35は、2つの選択トランジスタST2のソース領域として機能する。更に、隣接するメモリセルトランジスタMTと選択トランジスタST1との間の不純物拡散層35は、メモリセルトランジスタMTのドレイン領域及び選択トランジスタST1のソース領域として機能する。更に、隣接するメモリセルトランジスタMTと選択トランジスタST2との間の不純物拡散層35は、メモリセルトランジスタMTのソース領域及び選択トランジスタST2のドレイン領域として機能する。そして、選択トランジスタST1のドレイン領域及び選択トランジスタST2のソース領域35の表面内には、シリサイド層36が形成されている。なお、メモリセルトランジスタMTのソース・ドレイン領域35、選択トランジスタST1のソース領域35、及び選択トランジスタST2のドレイン領域35内には、シリサイド層は形成されない。また、メモリセルトランジスタMT及び選択トランジスタのゲート電極(積層ゲート)の側面には、側壁絶縁膜37が形成されている。側壁絶縁膜37は、積層ゲートのソース領域35に面する側及びドレイン領域35に面する側の両方に形成されている。そして、メモリセルトランジスタMTと選択トランジスタSTの積層ゲート間の領域は、側壁絶縁膜37によって埋め込まれている。従って、メモリセルトランジスタMTのソース・ドレイン領域、選択トランジスタST1のソース領域、及び選択トランジスタST2のドレイン領域の上面は、側壁絶縁膜37によって被覆されている。

その他の構成は、上記第2の実施形態と同様であるので説明は省略する。

上記構成のメモリセルにおいて、隣接するメモリセルトランジスタMTと選択トランジスタのゲート間の距離と、側壁絶縁膜37の膜厚とは、図24に示すような関係を有している。図24は、図23の拡大図であり、特にメモリセルの断面図を示している。図示するように、積層ゲート間距離をF4、側壁絶縁膜厚をd1とすると、両者の間には、F4<2・d1なる関係がある。換言すれば、d1>F4/2なる関係がある。また、選択トランジスタST1のドレイン領域35及び選択トランジスタST2のソース領域35の表面内には、シリサイド層36が形成されている。従って、選択トランジスタST1のドレイン領域35及び選択トランジスタST2のソース領域35の一部領域の表面は、シリサイド層36の膜厚分だけ、メモリセルトランジスタMT及び選択トランジスタST1、ST2のチャネル領域表面よりも低く位置している。他方、メモリセルトランジスタMTのソース・ドレイン領域35、選択トランジスタST1のソース領域35、及び選択トランジスタST2のドレイン領域35の表面内には、シリサイド層は形成されていない。従って、メモリセルトランジスタMTのソース・ドレイン領域35、選択トランジスタST1のソース領域、及び選択トランジスタST2のドレイン領域35の表面は、メモリセルトランジスタMT及び選択トランジスタST1、ST2のチャネル領域表面と、同一平面上に存在する。

なお、ロジック回路領域の構成は、上記第1の実施形態と同様であるので、説明は省略する。

次に、上記構成のフラッシュメモリ2の動作について説明する。
<書き込み動作>
データの書き込みは、いずれかのワード線に接続された全てのメモリセルに対して一括して行われる。そして、第1の実施形態と同様に、メモリセルトランジスタMTのフローティングゲートに電子を注入するか否かで“0”データ、“1”データを書き分ける。電子のフローティングゲートへの注入は、Fowler-Nordheim(FN) tunnelingによって行われる。

以下、書き込み動作の詳細について、図2、図21を用いて説明する。
まず、図2において、図示せぬI/O端子から書き込みデータ(“1”、“0”)が入力される。そして、第1ロウデコーダ13が、ワード線WL0〜WLmのいずれかを選択する。そして第1ロウデコーダ13は、Vpp(例えば12V)を、選択ワード線に与える。また、第2ロウデコーダ14は、セレクトゲート線SGD0〜SGDmのいずれかを選択する。そして第2ロウデコーダ13は、“H”レベル(例えばVcc=1.5V)を選択セレクトゲート線SGDに与える。従って、選択セレクトゲート線SGDに接続された選択トランジスタST1はオン状態となる。更に第2ロウデコーダ13は、全てのセレクトゲート線SGS0〜SGSmを非選択とする。すなわち、セレクトゲート線SGS0〜SGSmに、“L”レベル(例えばVBB=−8V)を与える。従って、全ての選択トランジスタST2はオフ状態となる。またメモリセルが形成された半導体基板の電位もVBB(−8V)とされる。

上記の結果、“1”データまたは“0”データに対応する電位が、ビット線BL0〜BLnを介してメモリセルトランジスタMTのドレイン領域に与えられる。すると、選択ワード線WLにはVpp(12V)が印加され、“1”データを書き込むべきメモリセルトランジスタMTのドレイン領域には0Vが印加され、“0”データを書き込むべきメモリセルトランジスタMTのドレイン領域にはVBB(−8V)が印加される。従って、“1”データを書き込むべきメモリセルトランジスタMTではフローティングゲートに電子は注入されない。他方、“0”データを書き込むべきメモリセルトランジスタMTでは、フローティングゲートに電子がFN tunnelingによって注入される。
以上のようにして書き込み動作が行われる。

<読み出し動作>
データの読み出しは、いずれかのワード線に接続された複数のメモリセルから一括して読み出す事ができる。

以下、読み出し動作の詳細について、図2、図21を用いて説明する。
まず図2において、第2ロウデコーダ14が、セレクトゲート線SGD0〜SGDmのいずれか及びSGS0〜SGSmのいずれかを選択する。選択セレクトゲート線には、“H”レベル(例えばVcc)が与えられる。非選択セレクトゲート線は全て“L”レベル(例えば0V)である。従って、選択セレクトゲート線に接続された選択トランジスタST1、ST2はオン状態となり、非選択セレクトゲート線に接続された選択トランジスタST1、ST2はオフ状態となる。従って、選択メモリセル内の選択トランジスタST2は、ソース線SLと電気的に接続される。また第1ロウデコーダ13は、全てのワード線WL0〜WLmを“L”レベル(0V)とする。また、ソース線ドライバ15は、ソース線SLの電位を0Vとする。

そして、ビット線BL0〜BLnのそれぞれに、例えば1V程度の電圧が与えられる。すると、“1”データが書き込まれているメモリセルMCのメモリセルトランジスタMTは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線に接続されているメモリセルMCでは、ビット線から選択トランジスタST1、メモリセルトランジスタMT及び選択トランジスタST2の電流経路を介して、ソース線SLに向かって電流が流れる。他方、“0”データが書き込まれているメモリセルMCのメモリセルトランジスタMTは、閾値電圧が正であるから、オフ状態である。従って、ビット線からソース線に向かって電流は流れない。

以上の結果、ビット線BL0〜BLnの電位が変化し、その変化量をセンスアンプ12が増幅することによって読み出し動作が行われる。

<消去動作>
データの消去は、上記第1の実施形態と同様であるので説明は省略する。

上記構成のシステムLSIの製造方法は、上記第1の実施形態とほぼ同様である。すなわち、図6乃至図10において、メモリセルトランジスタMTのドレイン領域側にも選択トランジスタST1を形成すれば良い。そして、ストライプ状の積層ゲートを形成した後(図6参照)、絶縁膜61を積層ゲート上、及び半導体基板100上に形成する(図7参照)。この際、図24を用いて説明したように、積層ゲート間距離と側壁絶縁膜厚との間に、F4<2・d1なる関係を持たせる。その結果、メモリセルトランジスタMTと選択トランジスタST1、ST2の積層ゲート間の領域は、絶縁膜61によって完全に埋め込まれる。

上記のように、この発明の第3の実施形態に係るフラッシュメモリであると、上記第1の実施形態と同様に、その動作信頼性を向上できる。

すなわち、本実施形態に係るフラッシュメモリであると、メモリセルトランジスタMTと選択トランジスタST1、ST2の積層ゲート間距離F4と、側壁絶縁膜厚d1との間に、F4<2・d1なる関係を持たせている。換言すれば、d1>F4/2なる関係がある。すなわち、積層ゲート間距離F4が予め決まっている場合には、側壁絶縁膜37の膜厚d1をF4/2よりも大きくし、逆に側壁絶縁膜37の膜厚が決まっている場合には、積層ゲート間距離F4を2・d1よりも小さくしている。その結果、メモリセルトランジスタMTの積層ゲートと、選択トランジスタST1、ST2の積層ゲートとの間の領域は、側壁絶縁膜37によって完全に埋め込まれる。すなわち、サリサイド工程を行う段階において、メモリセルトランジスタMTのソース・ドレイン領域、選択トランジスタST1のソース領域、及び選択トランジスタST2のドレイン領域となる不純物拡散層35は、全く露出されておらず、その全面が側壁絶縁膜37によって被覆されている。従って、サリサイド工程において、メモリセルトランジスタのソース・ドレイン領域、選択トランジスタST1のソース領域、及び選択トランジスタST2のドレイン領域となる不純物拡散層35にシリサイド層36が形成されることを防止できる。従って、メモリセルの動作信頼性を向上することが出来、ひいてはフラッシュメモリ全体としての信頼性を向上できる。

図25は、本実施形態の第1変形例に係るフラッシュメモリの断面図であり、図22におけるY3−Y3’線に沿った方向の断面図である。図示するように、上記第3の実施形態で説明した図23に示す構造において、メモリセルトランジスタMT及び選択トランジスタST1、ST2の積層ゲート上、ロジック回路領域のMOSトランジスタのゲート電極上、側壁絶縁膜37、53上、並びに半導体基板100上に、バリア絶縁膜64が形成されていても良い。バリア絶縁膜64については、上記第1の実施形態の第1変形例で説明したとおりである。

図26は、本実施形態の第2変形例に係るフラッシュメモリの断面図であり、図22におけるY3−Y3’線に沿った方向の断面図である。図示するように、上記第3の実施形態で説明した図23に示す構造において、上記第1の実施形態の第2変形例と同様に、側壁絶縁膜37、53がシリコン酸化膜65を介在して形成されていてもよい。

なお、上記第3の実施形態では、メモリセルトランジスタMTと選択トランジスタST1、ST2の積層ゲート間距離がF4一定で有る場合を例に挙げて説明した。しかし、メモリセルトランジスタMTと選択トランジスタST1との積層ゲート間距離と、メモリセルトランジスタMTと選択トランジスタST2との積層ゲート間距離とは、異なっていても良い。この場合には、いずれか大きい方のゲート間距離F4に対して、F4<2・d1なる関係が満たされれば良い。

次に、この発明の第4の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第1乃至第3の実施形態で説明したフラッシュメモリ2を、同一のシステムLSI内に混載したものである。図27は、本実施形態に係るシステムLSIのブロック図である。

図示するように、システムLSI1は、ロジック回路領域とメモリ領域とを有している。そして、ロジック回路領域には例えばCPU70が設けられている。またメモリ領域には、上記第1の実施形態で説明したフラッシュメモリ71、第3の実施形態で説明したフラッシュメモリ72、及び第2の実施形態で説明したNAND型フラッシュメモリ73が設けられている。フラッシュメモリ71のメモリセルは、セルの直列トランジスタの数が2個である。従って、メモリセルの電流駆動能力が他のメモリセルより大きい。そのため、フラッシュメモリ71は、高速の読出し用途に向いている。図27に示すようにCPU70と同一チップに搭載した場合は、フラッシュメモリ71をCPU70のファームウェアなどを格納するROMとして使う事ができる。フラッシュメモリ71の動作速度が速いため、CPU70がRAMなどを介さずに、データを直接読み出す事が出来るようになるため、RAMなどが不要になり、システムLSIの動作速度を向上できる。また、フラッシュメモリ71は、フラッシュメモリ72及びNAND型フラッシュメモリ73と、同一の製造工程で形成出来る。例えば、不純物拡散層を形成するためのイオン注入工程や、ゲート電極及び金属配線層のパターニング工程等を、3つのフラッシュメモリについて同時に行うことが出来る。この場合、例えば不純物拡散層は、各メモリ間で同一の濃度を有することになる。このように、LSIに設けられる3つのフラッシュメモリを同一工程で形成できる結果、LSIの製造を簡略化出来る。

なお、例えばロジック回路領域では、CPU70をSOI基板上に形成し、メモリ領域では、各メモリ71〜73をバルクのシリコン基板上に形成しても良い。

次に、この発明の第5の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第1乃至第3の実施形態に係るフラッシュメモリを、幾つかのアプリケーションに適用したものである。

図28は、本実施形態に係るメモリカードのブロック図である。図示するように、メモリカード80は、上記第1乃至第3の実施形態に係るフラッシュメモリ2を有している。フラッシュメモリ2は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。メモリカード80に搭載されたフラッシュメモリ2に、データ、アドレス、若しくは、コマンドを転送する信号線(DAT)、前記信号線DATにコマンドが転送されている事を示すコマンドラインイネーブル信号線(CLE)、前記信号線DATにアドレスが転送されている事を示すアドレスラインイネーブル信号線(ALE)、及び、フラッシュメモリ2が動作可能か否かを示すレディービジー信号線(R/B)が接続される。

図29は、別のメモリカードのブロック図である。図28に示すメモリカードと異なる点は、フラッシュメモリ2を制御し、図示せぬ外部装置と所定の信号のやり取りを行うコントローラー81を有している点である。コントローラー81は、それぞれフラッシュメモリ2及び図示せぬ外部装置から所定の信号を受信、若しくは、前記外部装置へ所定の信号を出力するインターフェース部(I/F)82と、前記外部装置から入力された論理アドレスを物理アドレスに変換する為の所定の計算を行うマイクロプロセッサ部(MPU)83と、データを一時的に記憶するバッファーラム84と、誤り訂正符合を生成する誤り訂正部(ECC)85を有している。また、メモリカード80にはコマンド信号線(CMD)、クロック信号線(CLK)、信号線(DAT)が接続されている。

なお、上記メモリカード80において、制御信号の本数、信号線のビット幅、若しくは、コントローラーの構成は種々の変形が可能である。

なお、上記メモリカード80は、図30に示すように、カードホルダー86に挿入され、図示せぬ電子機器に接続される。カードホルダー86は前出のコントローラー81の機能の一部を有していても良い。

図31は、別のアプリケーションを示している。図示するように、上記メモリカード80、若しくはメモリカード80が挿入されたカードホルダー86が、接続装置87に挿入される。接続装置87は、接続配線88、及びインターフェース回路89を介して、ボード90に接続される。ボード90にはCPU91やバス92が搭載される。

図32は、別のアプリケーションを示している。メモリカード80、若しくはメモリカード80が挿入されたカードホルダー86が、接続装置87に挿入される。接続装置87は接続配線93を介して、パーソナルコンピュータ(PC)94に接続されている。

図33、図34は、別のアプリケーションを示している。図示するように、ICカード200にMPU210が搭載されている。MPU210は、上記第1乃至第3の実施形態に従った半導体記憶装置2と、その他の回路、例えばROM220、RAM230、及びCPU240を備えている。ICカード200は、MPU210に接続され且つICカードに設けられたplane terminal 250を介してMPU210に接続可能である。CPU240は、演算部241と、フラッシュメモリ2、ROM220及びRAM230に接続された制御部242を備えている。例えば、MPU210はICカード200の一方の面上に設けられ、plane connecting terminal 250は他方の面に設けられている。

また、上記実施形態で説明したフラッシュメモリは、単体のメモリアレイのみならず、より複雑な論理回路と前記ROMアレイを同一半導体基板上に形成した半導体装置でも適用できる。

図35は、上記実施形態で説明したフラッシュメモリを用いた車載用システムのブロック図である。

図示するように、車載用コンピュータシステム312は、入出力ポート301を通じて、車載センサやアクチュエータ311と配線により電気的に接続され、電気的信号の授受を行っている。また、前記コンピュータシステム312は、電源310と電源線を通じて電力を供給されている。電源310の出力としては1V以上5V以下の電圧となることが、後述するRAM203やCPU302、入出力ポート301の論理回路の電源電圧仕様を満たし、単一の電源配線で配線でき配線面積を削減できるため望ましい。なお、図において、容易に判別できるように、電源線を太線で表示している。

なお、このコンピュータシステムは、前記入出力ポート301、一次記憶装置となるRAM303、情報演算を行うCPU302(Central Processing Unit)、およびROM304を含んでおり、これらはデータバス配線およびシステム内制御線によって、データの授受が行えるようになっている。ここで、ROM304は、CPU302の実行するプログラムを記憶するため、さらに、例えば、個々の車両番号や車両の輸出地の情報などを記憶するための領域である。さらに、ROM304はデータバスに接続されたROM制御回路305を有する。ROM制御回路305は、データバスやシステム内制御線を通じて与えられたROM304の読み出し操作、書き込み操作、および消去操作指示によって、メモリセルの特定アドレスの読み出し操作、書き込み操作、および消去操作を行う論理回路である。さらに、ROM制御回路305は列デコーダーおよびセンスアンプ306と接続され、指定された列のアドレスをデコードし、その列の書き込みデータまたは読み出しデータを授受する回路である。さらに、列デコーダ及びセンスアンプ306は、夫々のデータ転送線を通じてメモリセルアレイ307と接続されている。メモリセルアレイ307は、上記第1乃至第5の実施形態で説明したメモリセルアレイ10に相当する。また、ROM制御回路305は行デコーダーおよび行ドライバ308と接続され、指定された行のアドレスをデコードし、その行に対応するデータ選択線に、例えば書き込み時に昇圧回路309から与えられた昇圧電圧を印加する回路である。ここで、前記昇圧回路309は、例えば、チャージポンプ回路を有し、前記メモリセルアレイ307に例えば、前記電源電圧以上30V以下の高電圧を与える回路である。

さらに、行デコーダ及び行ドライバ308は夫々のデータ選択線を通じてメモリセルアレイ307と接続されている。

上記のように、この発明の第1乃至第5の実施形態に係る不揮発性半導体記憶装置であると、フラッシュメモリのメモリセルにおいて、積層ゲートの側壁に形成された側壁絶縁膜の膜厚を、最も大きい積層ゲート間距離の1/2よりも大きくしている。従って、積層ゲート間の領域は、側壁絶縁膜によって完全に埋め込まれる。よって、側壁絶縁膜形成後のサリサイド工程において、積層ゲート間の領域にシリサイド層が形成されることを防止出来る。その結果、フラッシュメモリの動作信頼性を向上できる。

なお、上記実施形態では、メモリセル(NANDセル)8列毎にスティッチ領域SA1を設けている。しかし、スティッチ領域を設ける頻度は、メモリセル64列毎、128列毎、または256列毎など、要求される読み出しスピードに応じて変えることが出来る。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第1の実施形態に係るシステムLSIのブロック図。 この発明の第1の実施形態に係るフラッシュメモリのブロック図。 この発明の第1の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。 図3におけるY1−Y1’線に沿った断面図。 図3の拡大図。 この発明の第1の実施形態に係るシステムLSIの第1の製造工程の断面図。 この発明の第1の実施形態に係るシステムLSIの第2の製造工程の断面図。 この発明の第1の実施形態に係るシステムLSIの第3の製造工程の断面図。 この発明の第1の実施形態に係るシステムLSIの第4の製造工程の断面図。 この発明の第1の実施形態に係るシステムLSIの第5の製造工程の断面図。 フラッシュメモリの断面図。 この発明の第1の実施形態の第1変形例に係るシステムLSIの断面図。 この発明の第1の実施形態の第2変形例に係るシステムLSIの断面図。 この発明の第2の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第2の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。 図15におけるY2−Y2’線に沿った断面図。 図16の拡大図。 この発明の第2の実施形態の第1変形例に係るシステムLSIの断面図。 この発明の第2の実施形態の第2変形例に係るシステムLSIの断面図。 この発明の第2の実施形態に係るフラッシュメモリにおいて、ビット線方向の位置と、積層ゲート間距離との関係を示すグラフ。 この発明の第3の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第3の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。 図22におけるY3−Y3’線に沿った断面図。 図23の拡大図。 この発明の第3の実施形態の第1変形例に係るシステムLSIの断面図。 この発明の第3の実施形態の第2変形例に係るシステムLSIの断面図。 この発明の第4の実施形態に係るシステムLSIのブロック図。 この発明の第5の実施形態に係るフラッシュメモリを備えたICカードのブロック図。 この発明の第5の実施形態に係るフラッシュメモリを備えたICカードのブロック図。 この発明の第5の実施形態に係るフラッシュメモリを備えたICカード、及びカードホルダーを示す図。 この発明の第5の実施形態に係るフラッシュメモリを備えたICカードまたはカードホルダーが挿入される接続装置を示す図。 この発明の第5の実施形態に係るフラッシュメモリを備えたICカードまたはカードホルダーが挿入される接続装置と、接続装置に接続されるコンピュータを示す図。 この発明の第5の実施形態に係るフラッシュメモリを備えたICカードのブロック図。 この発明の第5の実施形態に係るフラッシュメモリを備えたICカードのブロック図。 この発明の第1乃至第5の実施形態に係るフラッシュメモリを備えた車載システムのブロック図。

符号の説明

1…システムLSI、2…フラッシュメモリ、3…ロジック回路、10、307…メモリセルアレイ、11…カラムデコーダ、12…センスアンプ、13…第1ロウデコーダ、14…第2ロウデコーダ、15…ソース線ドライバ、20〜22、39、56、57…金属配線層、30、50…ゲート絶縁膜、31、33、51…多結晶シリコン層、32…ゲート間絶縁膜、34、36、52、55…シリサイド層、35、54、60、62…不純物拡散層、37、53…側壁絶縁膜、38、40、41、42…層間絶縁膜、61…シリコン窒化膜、63…金属層、64…バリア層、65…シリコン酸化膜、80、200…ICカード、81…コントローラ、82、89…インターフェース、83、210…MPU、84…バッファRAM、85…誤り訂正部、86…カードホルダー、87…接続装置、88、93…接続配線、90…ボード、91、240、302…CPU、92…バス、94…パーソナルコンピュータ、100…半導体基板、220…ROM、230…RAM、241…演算部、242…制御部、250…プレーンターミナル、301…入出力ポート、303…RAM、304…ROM、305…ROM制御回路、306…列デコーダ・センスアンプ、308…行デコーダ・行ドライバ、309…昇圧回路、310…電源、311…車載センサ・アクチュエータ

Claims (16)

  1. 第1半導体層と、前記第1半導体層上にゲート間絶縁膜を介在して形成され且つ前記第1半導体層と電気的に接続された第2半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第2半導体層上に形成されたシリサイド層とを備えた第1MOSトランジスタと、
    前記第1MOSトランジスタに隣接して形成され、電荷蓄積層と、前記電荷蓄積層上に前記ゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、ドレイン領域の表面内及び前記制御ゲート上に形成されたシリサイド層とを備え、ソース領域が前記第1MOSトランジスタのドレイン領域に接続された第2MOSトランジスタと、
    前記第1MOSトランジスタの前記積層ゲートの側壁に形成された側壁絶縁膜と
    を具備し、前記第1MOSトランジスタの前記積層ゲートの、ソース領域に面する側壁に形成された前記側壁絶縁膜の膜厚は、前記第1、第2MOSトランジスタの前記積層ゲート間隔の1/2よりも大きく、
    前記第1MOSトランジスタの前記ドレイン領域及び前記第2MOSトランジスタの前記ソース領域にはシリサイド層が形成されない
    ことを特徴とする不揮発性半導体記憶装置。
  2. 第1半導体層と、前記第1半導体層上にゲート間絶縁膜を介在して形成され且つ前記第1半導体層と電気的に接続された第2半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第2半導体層上に形成されたシリサイド層とを備えた第1MOSトランジスタと、
    前記第1MOSトランジスタに隣接して形成され、電荷蓄積層と、前記電荷蓄積層上に前記ゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、ドレイン領域の表面内及び前記制御ゲート上に形成されたシリサイド層とを備え、前記ソース領域が前記第1MOSトランジスタの前記ドレイン領域に接続された第2MOSトランジスタと、
    前記第1、第2MOSトランジスタの前記積層ゲートの側壁に形成された側壁絶縁膜と
    を具備し、前記側壁絶縁膜は、前記第1、第2MOSトランジスタの積層ゲート間の領域を埋め込み、
    前記第1MOSトランジスタの前記ドレイン領域及び前記第2MOSトランジスタの前記ソース領域にはシリサイド層が形成されない
    ことを特徴とする不揮発性半導体記憶装置。
  3. 前記第1MOSトランジスタのドレイン領域及び前記第2MOSトランジスタのソース領域上の全面は、前記側壁絶縁膜によって被覆されている
    ことを特徴とする請求項2記載の不揮発性半導体記憶装置。
  4. 前記第1MOSトランジスタのソース領域及び前記第2MOSトランジスタのドレイン領域の一部領域の表面は、前記第1、第2MOSトランジスタのチャネル領域表面よりも低く、
    前記第1MOSトランジスタのドレイン領域及び前記第2MOSトランジスタのソース領域の表面は、前記第1、第2MOSトランジスタのチャネル領域表面と同一面上にある
    ことを特徴とする請求項1乃至3いずれか1項記載の不揮発性半導体記憶装置。
  5. 前記第1、第2MOSトランジスタを含むメモリセルがマトリクス状に配置されたメモリセルアレイと、
    同一列にある前記メモリセルの前記第2MOSトランジスタのドレイン領域を共通接続するビット線と、
    同一行にある前記メモリセルの前記第2MOSトランジスタの前記制御ゲートが共通接続されて形成されたワード線と、
    同一行にある前記メモリセルの前記第1MOSトランジスタの前記第2半導体層が共通接続されて形成されたセレクトゲート線と、
    前記第1MOSトランジスタのソース領域を共通接続するソース線と、
    前記ビット線のいずれかを選択するカラムデコーダと、
    前記ワード線のいずれかを選択する第1ロウデコーダと、
    前記セレクトゲート線のいずれかを選択する第2ロウデコーダと
    を更に備えることを特徴とする請求項1乃至4いずれか1項記載の不揮発性半導体記憶装置。
  6. 第1半導体層と、前記第1半導体層上にゲート間絶縁膜を介在して形成され且つ前記第1半導体層と電気的に接続された第2半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第2半導体層上に形成されたシリサイド層とを備えた第1MOSトランジスタと、
    前記第1MOSトランジスタに隣接して形成され、電荷蓄積層と、前記電荷蓄積層上に前記ゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、前記制御ゲート上に形成されたシリサイド層とを備え、ソース領域が前記第1MOSトランジスタのドレイン領域に接続された第2MOSトランジスタと、
    前記第2MOSトランジスタに隣接して形成され、第3半導体層と、前記第3半導体層上にゲート間絶縁膜を介在して形成され且つ前記第3半導体層と電気的に接続された第4半導体層とを含む積層ゲートと、ドレイン領域の表面内及び前記第4半導体層上に形成されたシリサイド層とを備え、ソース領域が前記第2MOSトランジスタのドレイン領域に接続された第3MOSトランジスタと、
    前記第1、第3MOSトランジスタの前記積層ゲートの側壁に形成された側壁絶縁膜と
    を具備し、前記第1MOSトランジスタの前記積層ゲートの、ソース領域に面する側壁に形成された前記側壁絶縁膜の膜厚、及び前記第3MOSトランジスタの前記積層ゲートの、ドレイン領域に面する側壁に形成された前記側壁絶縁膜の膜厚は、前記第2、第3MOSトランジスタの前記積層ゲート間隔の1/2よりも大きく、且つ前記第1、第2MOSトランジスタの前記積層ゲート間隔の1/2よりも大きく、
    前記第1MOSトランジスタのドレイン領域及び前記第2MOSトランジスタのソース領域内、並びに前記第2MOSトランジスタのドレイン領域及び前記第3MOSトランジスタのソース領域内にはシリサイド層が形成されない
    ことを特徴とする不揮発性半導体記憶装置。
  7. 第1半導体層と、前記第1半導体層上にゲート間絶縁膜を介在して形成され且つ前記第1半導体層と電気的に接続された第2半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第2半導体層上に形成されたシリサイド層とを備えた第1MOSトランジスタと、
    前記第1MOSトランジスタに隣接して形成され、電荷蓄積層と、前記電荷蓄積層上に前記ゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、前記制御ゲート上に形成されたシリサイド層とを備え、ソース領域が前記第1MOSトランジスタのドレイン領域に接続された第2MOSトランジスタと、
    前記第2MOSトランジスタに隣接して形成され、第3半導体層と、前記第3半導体層上にゲート間絶縁膜を介在して形成され且つ前記第3半導体層と電気的に接続された第4半導体層とを含む積層ゲートと、ドレイン領域の表面内及び前記第4半導体層上に形成されたシリサイド層とを備え、ソース領域が前記第2MOSトランジスタのドレイン領域に接続された第3MOSトランジスタと、
    前記第1乃至第3MOSトランジスタの前記積層ゲートの側壁に形成された側壁絶縁膜と
    を具備し、前記側壁絶縁膜は、前記第1、第2MOSトランジスタの積層ゲート間の領域、及び前記第2、第3MOSトランジスタの積層ゲート間の領域を埋め込み、
    前記第1MOSトランジスタのドレイン領域及び前記第2MOSトランジスタのソース領域内、並びに前記第2MOSトランジスタのドレイン領域及び前記第3MOSトランジスタのソース領域内にはシリサイド層が形成されない
    ことを特徴とする不揮発性半導体記憶装置。
  8. 前記第1MOSトランジスタのドレイン領域、前記第2MOSトランジスタのソース・ドレイン領域、並びに前記第3MOSトランジスタのソース領域上の全面は、前記側壁絶縁膜によって被覆されている
    ことを特徴とする請求項7記載の不揮発性半導体記憶装置。
  9. 前記第1MOSトランジスタのソース領域及び前記第3MOSトランジスタのドレイン領域の一部領域の表面は、前記第1、第3MOSトランジスタのチャネル領域表面よりも低く、
    前記第1MOSトランジスタのドレイン領域、前記第2MOSトランジスタのソース・ドレイン領域、並びに前記第3MOSトランジスタのソース領域の表面は、前記第1乃至第3MOSトランジスタのチャネル領域表面と同一面上にある
    ことを特徴とする請求項6乃至8いずれか1項記載の不揮発性半導体記憶装置。
  10. 前記第1乃至第3MOSトランジスタを含むメモリセルがマトリクス状に配置されたメモリセルアレイと、
    同一列にある前記メモリセルの前記第3MOSトランジスタのドレイン領域を共通接続するビット線と、
    同一行にある前記メモリセルの前記第2MOSトランジスタの前記制御ゲートが共通接続されて形成されたワード線と、
    同一行にある前記メモリセルの前記第1MOSトランジスタの前記第2半導体層が共通接続されて形成された第1セレクトゲート線と、
    同一行にある前記メモリセルの前記第3MOSトランジスタの前記第4半導体層が共通接続されて形成された第2セレクトゲート線と、
    前記第1MOSトランジスタのソース領域を共通接続するソース線と、
    前記ビット線のいずれかを選択するカラムデコーダと、
    前記ワード線のいずれかを選択する第1ロウデコーダと、
    前記第1セレクトゲート線のいずれか、及び第2セレクトゲート線のいずれかを選択する第2ロウデコーダと
    を更に備えることを特徴とする請求項6乃至9いずれか1項記載の不揮発性半導体記憶装置。
  11. 第1半導体層と、前記第1半導体層上にゲート間絶縁膜を介在して形成され且つ前記第1半導体層と電気的に接続された第2半導体層とを含む積層ゲートと、ドレイン領域の表面内及び前記第2半導体層上に形成されたシリサイド層とを備えた第1MOSトランジスタと、
    第3半導体層と、前記第3半導体層上にゲート間絶縁膜を介在して形成され且つ前記第3半導体層と電気的に接続された第4半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第4半導体層上に形成されたシリサイド層とを備えた第2MOSトランジスタと、
    電荷蓄積層と、前記電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、前記制御ゲート上に形成されたシリサイド層とを備え、前記第1MOSトランジスタのソース領域と前記第2MOSトランジスタのドレイン領域との間に直列接続された複数の第3MOSトランジスタと、
    前記第1、第2MOSトランジスタの積層ゲートの側壁に形成された側壁絶縁膜と
    を具備し、前記第1MOSトランジスタのゲート電極の、ドレイン領域に面する側壁に形成された前記側壁絶縁膜の膜厚、及び前記第2MOSトランジスタのゲート電極の、ソース領域に面する側壁に形成された前記側壁絶縁膜の膜厚は、隣接する前記第3MOSトランジスタ同士の前記積層ゲート間距離の1/2よりも大きく、前記第1、第3MOSトランジスタの積層ゲート間距離の1/2よりも大きく、前記第2、第3MOSトランジスタの積層ゲート間距離の1/2よりも大きく、
    前記第1MOSトランジスタのソース領域、前記第2MOSトランジスタのドレイン領域、並びに前記第3MOSトランジスタのソース領域及びドレイン領域内にはシリサイド層が形成されない
    ことを特徴とする不揮発性半導体記憶装置。
  12. 第1半導体層と、前記第1半導体層上にゲート間絶縁膜を介在して形成され且つ前記第1半導体層と電気的に接続された第2半導体層とを含む積層ゲートと、ドレイン領域の表面内及び前記第2半導体層上に形成されたシリサイド層とを備えた第1MOSトランジスタと、
    第3半導体層と、前記第3半導体層上にゲート間絶縁膜を介在して形成され且つ前記第3半導体層と電気的に接続された第4半導体層とを含む積層ゲートと、ソース領域の表面内及び前記第4半導体層上に形成されたシリサイド層とを備えた第2MOSトランジスタと、
    電荷蓄積層と、前記電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートと、前記制御ゲート上に形成されたシリサイド層とを備え、前記第1MOSトランジスタのソース領域と前記第2MOSトランジスタのドレイン領域との間に直列接続された複数の第3MOSトランジスタと、
    前記第1乃至第3MOSトランジスタの積層ゲートの側壁に形成された側壁絶縁膜と
    を具備し、前記側壁絶縁膜は、隣接する前記第3MOSトランジスタ同士の前記積層ゲート間、前記第1、第3MOSトランジスタの積層ゲート間、前記第2、第3MOSトランジスタの積層ゲート間の領域を埋め込み、
    前記第1MOSトランジスタのソース領域、前記第2MOSトランジスタのドレイン領域、並びに前記第3MOSトランジスタのソース領域及びドレイン領域内にはシリサイド層が形成されない
    ことを特徴とする不揮発性半導体記憶装置。
  13. 前記第1MOSトランジスタのソース領域、前記第2MOSトランジスタのドレイン領域、並びに前記第3MOSトランジスタのソース領域及びドレイン領域上の全面は、前記側壁絶縁膜によって被覆されている
    ことを特徴とする請求項12記載の不揮発性半導体記憶装置。
  14. 前記第1MOSトランジスタのドレイン領域及び前記第2MOSトランジスタのソース領域の一部領域の表面は、前記第1、第2MOSトランジスタのチャネル領域表面よりも低く、
    前記第1MOSトランジスタのソース領域、前記第2MOSトランジスタのドレイン領域、並びに前記第3MOSトランジスタのソース領域及びドレイン領域の表面は、前記第1乃至第3MOSトランジスタのチャネル領域表面と同一面上にある
    ことを特徴とする請求項11乃至13いずれか1項記載の不揮発性半導体記憶装置。
  15. 前記第1乃至第3MOSトランジスタを含むNANDセルがマトリクス状に配置されたメモリセルアレイと、
    同一列にある前記メモリセルの前記第1MOSトランジスタのドレイン領域を共通接続するビット線と、
    同一行にある前記メモリセルの前記第3MOSトランジスタの前記制御ゲートが共通接続されて形成されたワード線と、
    同一行にある前記メモリセルの前記第1MOSトランジスタの前記第2半導体層が共通接続されて形成された第1セレクトゲート線と、
    同一行にある前記メモリセルの前記第2MOSトランジスタの前記第4半導体層が共通接続されて形成された第2セレクトゲート線と、
    前記第2MOSトランジスタのソース領域を共通接続するソース線と、
    前記ビット線のいずれかを選択するカラムデコーダと、
    前記ワード線のいずれかを選択する第1ロウデコーダと、
    前記第1セレクトゲート線のいずれか、及び第2セレクトゲート線のいずれかを選択する第2ロウデコーダと
    を更に備えることを特徴とする請求項11乃至14いずれか1項記載の不揮発性半導体記憶装置。
  16. 前記半導体基板上に形成されたロジック回路を更に備え、
    前記ロジック回路は、単層ゲート構造のゲート電極と、表面にシリサイド層の形成されたソース、ドレイン領域とを備えた第4MOSトランジスタと、
    前記第4MOSトランジスタの単層ゲートの側壁に形成された前記側壁絶縁膜とを備える
    ことを特徴とする請求項1乃至15いずれか1項記載の不揮発性半導体記憶装置。
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