JP4764461B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。例えば、積層ゲート構造を有する半導体メモリを備えた半導体装置の構成に関する。
従来、不揮発性半導体メモリとしてＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が知られている。ＥＥＰＲＯＭのメモリセルは通常、半導体基板に電荷蓄積層と制御ゲートとが積層された積層ゲートを備えたＭＩＳＦＥＴ構造を有する。
また従来のＥＥＰＲＯＭでは、動作を制御するための周辺回路を構成する抵抗素子やＭＯＳトランジスタを、メモリセルと同様の構成とする手法が用いられている（例えば特許文献１参照）。例えば抵抗素子においては、メモリセルの電荷蓄積層となる導電層が抵抗部として使用され、制御ゲートとなる導電層が電極部として使用される。この際、抵抗部と電極部とを接続するために、２つの導電層間にある絶縁膜を除去する必要がある。この絶縁膜は、メモリセルにおいて電荷蓄積層と制御ゲートとの間のゲート間絶縁膜として機能するものである。そして上記構成の抵抗素子は、電極部上に形成されたコンタクトプラグを介して金属配線層に接続される。
しかしながら上記従来の構成であると、２つの導電層間にある絶縁膜を除去する面積によっては、電極部とコンタクトプラグとの電気的接続を図ることが困難となる場合があった。そして、このような場合にはＥＥＰＲＯＭの動作信頼性が低下する、という問題があった。
特開２００６−３３９２４１号公報
この発明は、動作信頼性を向上出来る半導体装置を提供する。
この発明の一態様に係る半導体装置は、半導体基板上に第１絶縁膜を介在して形成され、抵抗素子の抵抗部として機能する第１導電膜と、前記第１導電膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、前記抵抗素子の電極部として機能する第２導電膜と、前記第２絶縁膜が除去されることにより前記第１導電膜と第２導電膜とを直接接続する接続部と、前記第２導電膜上に形成された、複数のコンタクトプラグとを具備し、前記第２導電膜の表面は、前記接続部の直上の領域に窪みを有し、該窪み内に第３絶縁膜が存在し、複数の前記コンタクトプラグは、前記第２導電膜上であって且つ前記接続部の直上の領域を互いに挟むようにして配置される。
本発明によれば、動作信頼性を向上出来る半導体装置を提供出来る。
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
［第１の実施形態］
この発明の第１の実施形態に係る半導体装置について、図１を用いて説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリの構成の一部を示すブロック図である。
図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２及び周辺回路３を備えている。まず、メモリセルアレイ２の構成について説明する。
＜メモリセルアレイ２の構成について＞
＜回路構成＞
図示するように、メモリセルアレイ２は複数のＮＡＮＤセルを有している。図１では１行のＮＡＮＤセルのみを示している。ＮＡＮＤセルの各々は、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。以下では説明の簡潔化のために、メモリセルトランジスタＭＴ０〜ＭＴ７を区別しない場合には、単にメモリセルトランジスタＭＴと呼ぶ。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。選択トランジスタＳＴ１、ＳＴ２もメモリセルトランジスタＭＴと同様に、積層ゲート構造を備えている。但し選択トランジスタＳＴ１、ＳＴ２においては、一部領域においてゲート間絶縁膜が除去されることで、積層ゲート構造の下層ゲートと上層ゲートとが電気的に接続されている。
同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ７のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。また、図１では図示を省略しているが、ＮＡＮＤセルはワード線ＷＬ０〜ＷＬ７に直交する方向にも複数配置され、同一列にある選択トランジスタＳＴ１のドレインはビット線ＢＬ０〜ＢＬｎ（ｎは自然数）のいずれかに共通接続される。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１及びビット線ＢＬ０〜ＢＬｎを、互いに区別しない場合には単にワード線ＷＬ及びビット線ＢＬと呼ぶ。選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセルを選択出来るのであればいずれか一方のみが設けられていても良い。
上記構成において、同一のワード線ＷＬに接続されたメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位は１ページと呼ばれる。更に複数のＮＡＮＤセルは一括してデータが消去され、この単位はブロックと呼ばれる。ブロックは、例えば同一行にある複数のＮＡＮＤセルの集合、すなわち同一のワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳに接続されたＮＡＮＤセルの集合によって形成される。
＜平面構成＞
次に上記構成のメモリセルアレイ２の平面構成について、図２を用いて説明する。図２は、メモリセルアレイ２の平面図である。
図示するようにメモリセルアレイ２は、データを保持するＮＡＮＤセルが形成されたセル領域と、選択トランジスタＳＴ１、ＳＴ２のゲートと後述するシャント（shunt）配線とが接続されるシャント領域とを備えている。セル領域とシャント領域は、半導体基板面内の第１方向に沿って、交互に配置されている。
セル領域及びシャント領域における半導体基板１０中には、第１方向に直交する第２方向に沿ったストライプ形状の素子領域ＡＡが、複数設けられている。隣接する素子領域ＡＡ間には素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。
半導体基板１０上には、セル領域及びシャント領域における複数の素子領域ＡＡを跨ぐようにして、第１方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳが形成されている。セル領域において、ワード線ＷＬと素子領域ＡＡとが交差する領域には、電荷蓄積層（浮遊ゲートＦＧ）が設けられている。そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。第１方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線とセレクトゲート線との間の素子領域ＡＡ中には、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。シャント領域においても、セル領域と同様の構成が設けられるが、シャント領域における本構成は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２として機能するものでは無い。
隣接するセレクトゲート線ＳＧＤ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そして、このドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、第２方向に沿ったストライプ形状のビット線ＢＬ（図示せず）に接続される。また、隣接するセレクトゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そして、このソース領域上にはコンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は、図示せぬソース線ＳＬ（図示せず）に接続される。
また、セレクトゲート線ＳＧＤ、ＳＧＳには接続部ＥＩ（Etching Inter-poly）１が設けられている。接続部ＥＩ１は、選択トランジスタＳＴ１、ＳＴ２の積層ゲート構造において、ゲート間絶縁膜が除去された領域であり、接続部ＥＩ１を介して下層ゲートと上層ゲートとが接続される。接続部ＥＩ１は、長手方向が第１方向に沿った例えば矩形の形状を有している。
シャント領域において、セレクトゲート線ＳＧＤ、ＳＧＳにそれぞれ接続されるコンタクトプラグＣＰ３、ＣＰ４が設けられている。シャント領域においても接続部ＥＩ１が連続して設けられているので、コンタクトプラグＣＰ３、ＣＰ４はセレクトゲート線ＳＧＤ、ＳＧＳの接続部ＥＩ１上に設けられることになる。そしてコンタクトプラグＣＰ３、ＣＰ４は、それぞれ図示せぬシャント配線に接続される。シャント配線は、ロウデコーダから与えられるロウ方向の選択信号を伝送するための配線であり、選択トランジスタＳＴ１、ＳＴ２の積層ゲート構造よりも低抵抗の配線層で形成される。このシャント配線により伝送された選択信号を、シャント領域において選択トランジスタＳＴ１、ＳＴ２の積層ゲート構造に与えることで、高速な選択動作が可能となる。
また例えば、あるブロックに着目した時に、コンタクトプラグＣＰ３、ＣＰ４は第１方向に沿って交互に設けられる。すなわち、あるシャント領域においてはコンタクトプラグＣＰ３が設けられ、コンタクトプラグＣＰ４は設けられない。そして当該シャント領域に隣接するシャント領域では、コンタクトプラグＣＰ４が設けられ、コンタクトプラグＣＰ３は設けられない。
＜断面構成＞
次に、上記構成のＮＡＮＤセルの断面構成について図３乃至図５を用いて説明する。図３乃至図５はそれぞれ、図２におけるＸ１−Ｘ１’線（第１方向）、Ｙ１−Ｙ１’線（第２方向）及びＺ１−Ｚ１’線（第２方向：接続部上のコンタクトプラグ）に沿った断面図である。
図示するように、ｐ型半導体基板１０の表面領域内にはｎ型ウェル領域１１が形成され、ｎ型ウェル領域１１の表面領域内にはｐ型ウェル領域１２が形成されている。また、ｎ型ウェル領域１２の表面内には、第２方向に沿ったストライプ形状の素子分離領域ＳＴＩが、複数形成されている。素子分離領域ＳＴＩは、ウェル領域１２内に形成された溝と、この溝内部を埋め込む絶縁膜とによって形成される。そして、隣接する素子分離領域ＳＴＩ間の領域が、素子領域ＡＡとなる。
素子領域ＡＡとなるウェル領域１２上にはゲート絶縁膜１３が形成され、ゲート絶縁膜１３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜１３上に形成された多結晶シリコン層１４、多結晶シリコン層１４上に形成されたゲート間絶縁膜１５、並びにゲート間絶縁膜１５上に形成された多結晶シリコン層１６、１７及びシリサイド層１８を有している。ゲート間絶縁膜１５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、ＯＮＯ膜、またはＯＮＯＮ膜、またはそれらを含む積層構造、またはＴｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＳｉ膜とシリコン酸化膜またはシリコン窒化膜との積層構造で形成される。またメモリセルトランジスタＭＴのゲート絶縁膜１３は、トンネル絶縁膜として機能するものである。
メモリセルトランジスタＭＴにおいては、多結晶シリコン層１４は第１方向においてメモリセルトランジスタＭＴ毎に分離され、電荷蓄積層（例えば浮遊ゲートＦＧ）として機能する。他方、多結晶シリコン層１６、１７及びシリサイド層１８は、第１方向で隣接するもの同士で共通接続されており、制御ゲート（ワード線ＷＬ）として機能する。すなわち、多結晶シリコン層１６、１７及びシリサイド層１８は、素子分離領域ＳＴＩをまたいで、複数の素子領域ＡＡ上にわたって延びるように形成されている。なお、素子分離領域ＳＴＩの上面は、多結晶シリコン層１４の上面より低くなるように形成されている。そしてゲート間絶縁膜１５は、多結晶シリコン層１４において、素子分離領域ＳＴＩの表面から突出した領域の側面上にも形成されている。
選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層１４、１６、１７及びシリサイド層１８はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層１４、１６、１７及びシリサイド層１８が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお選択トランジスタＳＴ１、ＳＴ２においては、ゲート間絶縁膜１５及び多結晶シリコン層１６の一部が除去されることにより形成された開口部を有する接続部ＥＩ１が形成されている。この接続部ＥＩ１を介して、多結晶シリコン層１４と、多結晶シリコン層１６、１７とが、接続される。
シャント部のセレクトゲート線ＳＧＤ、ＳＧＳにおいては、選択トランジスタＳＴ１、ＳＴ２と同様の構造をしているが、接続部ＥＩ１上のシリサイド層１８にコンタクトプラグＣＰ３、ＣＰ４がそれぞれ接続されている点が異なる。
ゲート電極間に位置するウェル領域１２の表面内には、ｎ型不純物拡散層１９が形成されている。不純物拡散層１９は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層１９、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。
そして半導体基板１０上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２０が形成されている。層間絶縁膜２０中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１９に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２０上には、コンタクトプラグＣＰ２に接続される金属配線層２２が形成されている。金属配線層２２はソース線ＳＬとして機能する。また層間絶縁膜２０中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）１９に達するコンタクトプラグＣＰ５が形成されている。そして層間絶縁膜２０上に、コンタクトプラグＣＰ５に接続される金属配線層２１が形成されている。更に層間絶縁膜２０中には、それぞれが選択トランジスタＳＴ１、ＳＴ２のゲート電極（シリサイド層１８）に達するコンタクトプラグＣＰ３、ＣＰ４が形成されている。そして層間絶縁膜２０上に、それぞれコンタクトプラグＣＰ３、ＣＰ４と接続される金属配線層２５、２６が形成されている。
層間絶縁膜２０上には、金属配線層２１、２２、２５、２６を被覆するようにして、層間絶縁膜２３が形成されている。層間絶縁膜２３中には、金属配線層２１に達するコンタクトプラグＣＰ６が形成されている。層間絶縁膜２３上には、複数のコンタクトプラグＣＰ６に共通に接続され、第２方向に沿ったストライプ形状の金属配線層２９が形成されている。金属配線層２９は、素子領域ＡＡの直上に位置するように、層間絶縁膜２３上に形成される。金属配線層２９はビット線ＢＬとして機能するものであり、コンタクトプラグＣＰ５、ＣＰ６及び金属配線層２１は、図２におけるコンタクトプラグＣＰ１に相当する。
＜周辺回路３の構成について＞
次に、周辺回路３について説明する。周辺回路３は、外部から与えられる命令に従って、メモリセルアレイ２との間でのデータの授受を行い、また電圧を与える。周辺回路３は、例えばロウデコーダ、センスアンプ、電圧発生回路、及びシーケンサ等を含む。
ロウデコーダは、データの書き込み動作時、読み出し動作時、及び消去時において、外部から与えられるロウアドレスＲＡに基づいて、対応するブロックに接続されたセレクトゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬに電圧を印加する。前述のように、セレクトゲート線ＳＧＤ、ＳＧＳに与えるべき電圧は、シャント配線２５、２６によっても伝送される。
またセンスアンプは、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。この際センスアンプは、ビット線ＢＬに流れる電流をセンスする、またはビット線ＢＬの電圧をセンスすることにより、読み出しデータを判別する。またデータの書き込み時には、ビット線ＢＬに書き込みデータを転送する。
電圧発生回路は、例えばデータの書き込み時において、ワード線ＷＬに印加すべき電圧を発生する。電圧発生回路は、電圧を降圧するための抵抗素子や、逆に昇圧するためのチャージポンプ回路を備えている。
シーケンサは、データの書き込み動作、読み出し動作、及び消去動作時において、必要な動作シーケンスを実行して、上記ロウデコーダ、センスアンプ、及び電圧発生回路の動作を制御する。
以下では、周辺回路３に含まれる抵抗素子の構成について説明する。本抵抗素子は、例えば上記した降圧用の抵抗素子として使用出来る。勿論、その用途はこれに限定されるものでは無く、周辺回路３において広く使用出来るものである。
＜抵抗素子の平面構成＞
抵抗素子の平面構成について、図６を用いて説明する。図６は抵抗素子の平面図である。本抵抗素子は、上記説明したＮＡＮＤ型フラッシュメモリのメモリセルアレイと同一の半導体基板１０上に形成される。
図６においては、２つの抵抗素子が直列接続されている様子を示している。そして、２つの抵抗素子の一端はそれぞれ金属配線層３０、３１に接続され、他端は共通の金属配線層３２に接続されている。すなわち、２つの抵抗素子は２本の金属配線層３０、３１間に直列接続されている。そして、２本の金属配線層３０、３１間の電位差が２つの抵抗素子によって半分に分圧され、分圧された電圧を金属配線層３２から取り出すことが出来る。なお図６では、２つの抵抗素子によって金属配線層３０、３１間の電圧を１／２にする構成を示しているが、勿論、抵抗素子の数や、各々の抵抗素子の抵抗値を変えることで、分圧比を変えることが出来る。
図示するように、半導体基板１０中には、第２方向に沿ったストライプ形状の素子領域ＡＡが、第２方向に直交する第１方向に沿って例えば４本形成されている。なお、本例における第１方向及び第２方向は便宜上の名前にすぎず、それぞれが図２における第１方向及び第２方向と異なる方向であっても同じ方向であっても良い。
そして素子領域ＡＡ上に、上記抵抗素子が形成されている。図６においては、４本の素子領域ＡＡのうち、中央の２本の素子領域ＡＡ上に形成された抵抗素子のみが実際の抵抗素子として機能し、外側の２本はダミーの抵抗素子となる。以下、説明の簡単化の為、ダミーとなる素子を「ダミー素子」と呼び、実際の抵抗素子として機能する素子を「抵抗素子」と呼ぶことにする。すなわち、第２方向に沿ったストライプ形状の２本の抵抗素子が２本のダミー素子によって第１方向で挟まれている。勿論、ダミー素子によって挟まれる抵抗素子は２つ以上であっても良い。なお、ダミー素子と抵抗素子とはほぼ同一の構成を有しているため、以下では抵抗素子の構成について説明するが、特に断らない限り、両者の構成は同一である。
素子領域ＡＡ上には、抵抗素子の抵抗部として機能する多結晶シリコン層１４が形成されている。図６においては、素子領域ＡＡと多結晶シリコン層１４との平面パターンは同一であるので、両者を参照符号１４（ＡＡ）と示している。そして、多結晶シリコン層１４上には、図示せぬ絶縁膜を介在して、多結晶シリコン層１６、１７及びシリサイド層１８が形成されている。多結晶シリコン層１６、１７及びシリサイド層１８は、第２方向に沿って３つの領域Ａ１、Ａ２、Ａ３に分割されている。領域Ａ１、Ａ３は、抵抗素子における第１方向に沿った両端部分の領域であり、領域Ａ２は第１方向に沿って領域Ａ１、Ａ３に挟まれた中央部分の領域である。そして、領域Ａ１〜Ａ３における多結晶シリコン層１４が、抵抗素子として実質的に機能する領域（以下、抵抗部と呼ぶ）である。他方、領域Ａ１、Ａ３における多結晶シリコン層１６、１７及びシリサイド層１８は、抵抗部と配線３０〜３２とを接続するための領域（以下、電極部と呼ぶ）として機能する。
電極部においては、上記絶縁膜の一部が除去された接続部ＥＩ２が設けられている。そして、接続部ＥＩ１を介して、抵抗素子の抵抗部と電極部とが接続されている。接続部ＥＩ２は、長手方向が第２方向に沿った例えば矩形の形状を有している。
領域Ａ１における電極部上には、２つのコンタクトプラグＣＰ８、ＣＰ９が設けられ、電極部はコンタクトプラグＣＰ８、ＣＰ９を介して、金属配線層３０または３１に接続される。また領域Ａ３における電極部上にも、２つのコンタクトプラグＣＰ１０、ＣＰ１１が設けられ、電極部はコンタクトプラグＣＰ１０、ＣＰ１１を介して、金属配線層３２に接続される。
＜断面構成＞
次に、上記構成の抵抗素子の断面構成について、図７及び図８を用いて説明する。図７は、図７及び図８は、図６におけるそれぞれＸ２−Ｘ２’線及びＹ２−Ｙ２’線に沿った断面図である。
図示するように、半導体基板１０の表面内には、第２方向に沿ったストライプ形状の素子領域ＡＡが、複数形成されている。そして素子領域ＡＡの周囲には、素子分離領域ＳＴＩが形成されている。素子分離領域ＳＴＩは、半導体基板１０の表面内に形成された溝と、この溝内部を埋め込む絶縁膜とによって形成される。
素子領域ＡＡ上には、ゲート絶縁膜１３を介在して多結晶シリコン層１４が形成されている。また多結晶シリコン層１４上には、ゲート間絶縁膜１５を介在して多結晶シリコン層１６、１７及びシリサイド層１８が順次形成されている。前述のように、各素子領域ＡＡ内において、上記ゲート間絶縁膜１５、多結晶シリコン層１６、１７及びシリサイド層１８は、第２方向に沿って３つの領域に分割されている（図８参照）。すなわち、領域Ａ１とＡ２との間、及び領域Ａ２とＡ３との間においては、多結晶シリコン層１６、１７及びシリサイド層１８が除去されることで、溝が形成されている。また素子分離領域ＳＴＩの上面は、多結晶シリコン層１４の表面よりも高い位置まで形成されている。
領域Ａ１、Ａ３には、上述の接続部ＥＩ２が形成されている。接続部ＥＩ２においては、ゲート間絶縁膜１５及び多結晶シリコン層１６の一部が除去されることにより開口部が形成され、これにより多結晶シリコン層１４と多結晶シリコン層１７とが接続されている。上記開口部の存在により、領域Ａ１、Ａ３における多結晶シリコン層１７の表面は窪んでおり、この窪み部分以外の領域にシリサイド層１８が形成されている。また、この窪みにはシリコン窒化膜３３が形成されている。
そして、上記抵抗素子を被覆するようにして、半導体基板１０上に層間絶縁膜２０が形成されている。層間絶縁膜２０中には、領域Ａ１におけるシリサイド層１８に達するコンタクトプラグＣＰ８、ＣＰ９が形成され、領域Ａ３におけるシリサイド層１８に達するコンタクトプラグＣＰ１０、ＣＰ１１が形成される。層間絶縁膜２０上には、金属配線層３０〜３２が形成される。金属配線層３０は、２つの抵抗素子のうちの一方におけるコンタクトプラグＣＰ８、ＣＰ９に接続され、金属配線層３１は他方におけるコンタクトプラグＣＰ８、ＣＰ９に接続される。また金属配線層３２は、２つの抵抗素子のコンタクトプラグＣＰ１０、ＣＰ１１を共通に接続する。すなわち金属配線層３２は、コンタクトプラグＣＰ１０、ＣＰ１１を介して２つの抵抗素子を電気的に接続する。
上記構成において、前述の通り、領域Ａ１からＡ３にわたって線状に形成された多結晶シリコン層１４が、抵抗素子において実質的に抵抗として機能する領域である。また、領域Ａ１、Ａ３における多結晶シリコン層１６、１７及びシリサイド層１８が、抵抗素子における電極として機能する。
図６乃至図８の例では、２つの抵抗素子が並列に配置されている場合について示しているが、その数は２つに限られるものでは無く、１つまたは３つ以上であっても良い。また、多結晶シリコン層１４、１６、１７及びシリサイド層１８は導電体層であれば良いが、図２乃至図４で説明したメモリセルアレイと同一の材料によって形成される。
＜接続部ＥＩ１、ＥＩ２と、コンタクトプラグＣＰ８〜ＣＰ１１の配置について＞
次に、接続部ＥＩ１、ＥＩ２と、コンタクトプラグＣＰ８〜ＣＰ１１の配置の詳細について、図９を用いて説明する。図９は、選択トランジスタＳＴ１、ＳＴ２の平面図及び第２方向に沿った断面図、並びに抵抗素子の電極部における平面図及び第１方向に沿った断面図である。図中においては、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層１６、１７及びシリサイド層１８を上層導電膜４０としてまとめて図示し、抵抗素子における多結晶シリコン層１６、１７及びシリサイド層１８を電極部４１としてまとめて図示している。
図示するように、選択トランジスタＳＴ１、ＳＴ２に設けられた接続部ＥＩ１の第２方向に沿った幅Ｗ１は、抵抗素子に設けられた接続部ＥＩ２の第１方向に沿った幅Ｗ２と異なる。言い換えれば、接続部ＥＩ１におけるゲート間絶縁膜１５の開口部の短辺の長さＷ１は、接続部ＥＩ２におけるゲート間絶縁膜１５の開口部の短辺の長さＷ２と異なる。そして、例えばＷ１＜Ｗ２である。
また、抵抗素子のコンタクトプラグＣＰ８、ＣＰ９は、電極部４１上面の面内において、接続部ＥＩ２の直上の領域を挟むようにして配置される。すなわち、接続部ＥＩ２とオーバーラップしないように配置される。そして図９の例では、コンタクトプラグＣＰ８、ＣＰ９は、第２方向及び第１方向と異なる方向に並ぶようにして配置される。言い換えれば、抵抗素子の抵抗部（多結晶シリコン層１４）の長手方向及び長手方向に直交する方向の両方と異なる方向に並ぶように配置される。更に換言すれば、抵抗素子の抵抗部の長手方向及び長手方向に対して斜めに並ぶように配置される。このことは、領域Ａ３に設けられたコンタクトプラグＣＰ１０、ＣＰ１１も同様である。
＜ＮＡＮＤ型フラッシュメモリ１の製造方法について＞
次に、上記構成のＮＡＮＤ型フラッシュメモリの製造方法について、特にメモリセルアレイと抵抗素子とに着目して、図１０乃至図２７を用いて説明する。図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、及び図２６は、ＮＡＮＤ型フラッシュメモリの第１乃至第８の工程を順次示し、メモリセルアレイ１のＸ１−Ｘ１’線方向及びＹ１−Ｙ１’線方向に沿った断面図である。また図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、及び図２７は、ＮＡＮＤ型フラッシュメモリの第１乃至第８の工程を順次示し、抵抗素子のＸ２−Ｘ２’線方向及びＹ２−Ｙ２’線方向に沿った断面図である。前述の通り、メモリセルアレイ２及び周辺回路３内の抵抗素子は、同一のｐ型半導体基板（シリコン基板）１０上に形成される。
＜第１の工程＞
まず、図１０及び図１１を参照しつつ、第１の工程について説明する。図示するように、ｐ型半導体基板（シリコン基板）１０におけるメモリセルアレイ２形成領域の表面内に、イオン注入によりｎ型ウェル領域１１を形成し、更にｎ型ウェル領域１１の表面内にｐ型ウェル領域１２を形成する。
引き続きウェル領域１２上に、メモリセルトランジスタＭＴのトンネル酸化膜となるゲート絶縁膜１３を、シリコン酸化膜またはシリコンオキシナイトライド膜を用いて形成する。また、半導体基板１０における周辺回路（抵抗素子形成領域）３上に、抵抗素子と半導体基板１０との電気的分離をもたらすための絶縁膜となるゲート絶縁膜１３を、シリコン酸化膜またはシリコンオキシナイトライド膜を用いて形成する。メモリセルトランジスタＭＴ及び抵抗素子のゲート絶縁膜１３は、同一の工程で形成されても良いし、異なる工程で形成されても良い。また、両者の材料及び膜厚も、同一であっても良いし異なっていても良い。
引き続き、ゲート絶縁膜１３上に多結晶シリコン層１４を形成する。多結晶シリコン層１４は、メモリセルトランジスタＭＴにおいては電荷蓄積層として機能し、抵抗素子においては実質的な抵抗部分として機能するものである。そして多結晶シリコン層１４は、導電性不純物として例えばｎ型不純物であるリンまたは砒素が注入されたｎ型半導体である。多結晶シリコン層１４は、例えばＳｉＧｅ層に置き換えられても良い。
次に、フォトリソグラフィ工程とエッチングにより、素子分離領域ＳＴＩとなる領域に溝を掘る。具体的には多結晶シリコン層１４、ゲート絶縁膜１３、及び半導体基板１０を順次エッチングする。これにより、素子分離領域ＳＴＩ形成用の溝が、多結晶シリコン層１４と自己整合的に形成される。
周辺回路３内における溝の幅及び間隔は、メモリセルアレイ２内よりも十分大きい値とされる。これにより、寸法ばらつきによる抵抗変化を小さくする。また、ダミー素子部分の素子領域ＡＡは、抵抗素子と並列に同じ幅で形成され、少なくとも１つが抵抗素子に隣接して形成されることが、パターンの不均一性による寸法変動を防止し、より均一な幅の抵抗素子を形成するのに望ましい。これは、周期的パターンはリソグラフィとして寸法変動を小さくできることと、エッチングの場合に溝幅に依存してエッチング深さやエッチング側面テーパーが変化するマイクロローディング効果を防止できることに起因する。
その後、溝内部に、例えばＨＤＰ（High Density Plasma）法、またはＨＴＯ法、並びにポリシラザンなどのシリコン酸化膜へ転換される膜等により、絶縁膜（シリコン酸化膜）を埋め込む。必要があれば、例えばＲＩＥやＣＭＰ（Chemical Mechanical Polishing）により表面を平坦化する。この際、メモリセルアレイにおける絶縁膜の表面をエッチバックすることで、絶縁膜の上面を多結晶シリコン層１４の表面よりも低くする。他方、抵抗素子及びダミー素子における絶縁膜をエッチバックしないことにより、抵抗素子の信頼性を向上出来る。その結果、溝内を絶縁膜が埋め込む素子分離領域ＳＴＩが完成し、図１０に示す構成が得られる。
＜第２の工程＞
次に、図１２及び図１３を参照しつつ第２の工程について説明する。図示するように、メモリセルアレイ２及び周辺回路３内において、多結晶シリコン層１４上に、シリコン酸化膜、または、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造を有するゲート間絶縁膜１５を全面堆積する。引き続き、ゲート間絶縁膜１５上に多結晶シリコン層１６を全面堆積する。
＜第３の工程＞
次に、図１４及び図１５を参照しつつ第３の工程について説明する。図示するように、フォトリソグラフィ技術とＲＩＥ等の異方性のエッチングとにより、接続部ＥＩ１、ＥＩ２を形成する。すなわちメモリセルアレイ２においては、選択トランジスタＳＴ１、ＳＴ２形成予定領域の一部における多結晶シリコン層１６及びゲート間絶縁膜１５を除去する。この結果、接続部ＥＩ１が形成され、接続部ＥＩ１では多結晶シリコン層１４が露出される。他方、周辺回路３においては、領域Ａ１、Ａ３形成予定領域の一部における多結晶シリコン層１６及びゲート間絶縁膜１５を除去する。この結果、接続部ＥＩ２が形成され、接続部ＥＩ２では多結晶シリコン層１４が露出される。前述の通り、メモリセルアレイ２において多結晶シリコン層１４が露出する開口部の短辺は、周辺回路３において多結晶シリコン層１４が露出する開口部の短辺よりも小さい。なお、ダミー素子部分については開口部を設ける必要は必ずしもない。
＜第４の工程＞
次に、図１６及び図１７を参照しつつ第４の工程について説明する。図示するように、メモリセルアレイ２及び周辺回路３内において、多結晶シリコン層１６上、及び接続部ＥＩ１、ＥＩ２内に露出された多結晶シリコン層１４上に、多結晶シリコン層１７を堆積する。多結晶シリコン層１７は、導電性不純物として例えばｎ型不純物であるリンまたは砒素を添加されたｎ型半導体である。多結晶シリコン層１７は、接続部ＥＩ１、ＥＩ２における開口部を埋め込むことにより、多結晶シリコン層１４と接するように形成される。
この際、メモリセルアレイ２においては接続部ＥＩ１の開口幅が小さいため、多結晶シリコン層１７の上面はほぼ平坦となる。他方、周辺回路３においては、接続部ＥＩ２の開口部幅が大きい。前述のように、接続部ＥＩ２の短辺は接続部ＥＩ１の短辺よりも大きい。そのため、多結晶シリコン層１７の上面は、接続部ＥＩ２の直上の領域において窪んだ形状となる。つまり、多結晶シリコン層１７の表面には段差が生じ、この段差のもっとも深い位置における深さはゲート間絶縁膜１５と多結晶シリコン層１６の膜厚を加えた厚さとほぼ等しい。
引き続き、多結晶シリコン層１７上に絶縁膜、例えばシリコン窒化膜３３を形成する。シリコン窒化膜３３は、接続部ＥＩ２直上における多結晶シリコン層１７の窪みを埋め込む。
＜第５の工程＞
次に、図１８及び図１９を参照しつつ第５の工程について説明する。図示するように、メモリセルアレイ２において、シリコン窒化膜３３、多結晶シリコン層１７、１６、ゲート間絶縁膜１５、及び多結晶シリコン層１４のエッチングが行われる。これらは、図２に示すような第１方向に沿ったストライプ形状のゲート電極のパターンにエッチングされる。その結果、図示するように、メモリセルトランジスタＭＴ及び選択トランジスタＳＴの積層ゲートが完成する。なおこの際、接続部ＥＩ１が選択トランジスタＳＴ１、ＳＴ２の積層ゲートに含まれるようにエッチングが行われる。
また本工程では、周辺回路３内において、フォトリソグラフィ技術と、ＲＩＥ等の異方性のエッチングとにより、シリコン窒化膜３３、多結晶シリコン層１７、１６、及びゲート間絶縁膜１５のエッチングが行われる。これらは、素子領域ＡＡと同様に第２方向に沿ったストライプ形状で、且つ素子領域ＡＡを被覆するような形状に加工される。これらは図６に示すように、素子領域ＡＡの端部から外側に突出した形状とされる。従って、これらの層１５〜１７、３３は、多結晶シリコン層１４の上面も完全に被覆する。本工程では、抵抗素子およびダミー素子の幅はメモリセルトランジスタＭＴより十分に大きいので、メモリセルアレイ２と同様の高精度および高解像度のリソグラフィとエッチングをする必要は必ずしもない。すなわち、メモリセルアレイのフォトリソグラフィとエッチングと別工程とすれば、より解像度の低い安価なリソグラフィで行うことが出来る。
引き続きフォトリソグラフィ技術とＲＩＥとにより、周辺回路３内におけるシリコン窒化膜３３、多結晶シリコン層１７、１６、及びゲート間絶縁膜１５のエッチングを行う。本エッチングは、上記各層１６、１７、３３を、図６における第１方向に沿って除去するように行われる。その結果、各層１６、１７、３３は、領域Ａ１、Ａ２、Ａ３に分離され、抵抗素子が完成する。各領域Ａ１、Ａ２、Ａ３は、エッチングにより形成された溝４３によって電気的に分離される。
この際、エッチングは、溝４３の位置が、接続部ＥＩ２よりも素子領域ＡＡの中央部よりとなるように行われる。すなわち、領域Ａ１、Ａ３のそれぞれが、接続部ＥＩ２を完全に被覆するようにして行われる。また、領域Ａ２に属する各層１７、１６が接続部ＥＩ２に接しないようにすることにより、これらの層１６、１７を電気的にフローティング状態にできる。
なお、本工程において、溝４３の底部にゲート間絶縁膜１５を残存させても良い。このためには、多結晶シリコンに対してシリコン酸化膜のエッチング速度が遅いエッチング条件を適用すれば良い。この場合、溝４３底部において多結晶シリコン層１４の一部がエッチングされることが防止出来る。すなわち、抵抗素子の実質的な抵抗部分として機能する領域の面積が低下することを防止でき、より精度の高い抵抗素子を実現できる。
その後、メモリセルアレイ２において、積層ゲート構造をマスクにして、ｐ型不純物のイオン注入が行われる。その結果、ウェル領域１２の表面内に不純物拡散層１９が形成され、これによりメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２が完成する。
＜第６の工程＞
次に、図２０及び図２１を参照しつつ第６の工程について説明する。図示するように、半導体基板１０上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、並びに抵抗素子を被覆するようにして、層間絶縁膜３４を形成する。その後、例えばシリコン窒化膜３３をストッパーに用いてＣＭＰ（Chemical Mechanical Polishing）等により層間絶縁膜３４を研磨し、層間絶縁膜３４の表面の高さをシリコン窒化膜３３の表面の高さまで調整する。すなわち、メモリセルアレイ２においては、隣接する積層ゲート構造間が層間絶縁膜３４により埋め込まれ、周辺回路３においては、隣接する電極部間が層間絶縁膜３４により埋め込まれる。
＜第７の工程＞
次に、図２２及び図２３を参照しつつ第７の工程について説明する。図示するように、例えばＲＩＥ等の異方性のエッチングにより、シリコン窒化膜３３を除去する。これにより、メモリセルアレイ２及び周辺回路３における多結晶シリコン層１７の表面を露出させる。また、同時に層間絶縁膜３４の表面が多結晶シリコン層１７の表面よりも低くなる。ここで、抵抗素子の領域Ａ１、Ａ３においては、多結晶シリコン層１７の表面に生じた窪み（図２１参照）を埋め込むシリコン窒化膜が、一部残存する。オーバーエッチングにより窪みに生じたシリコン窒化膜を取り除くことが可能であると思われるが次のような問題点がある。
シリコン窒化膜３３を除去するためオーバーエッチングを行うと、同時にエッチングされる層間絶縁膜３４の表面の位置が深くなりすぎてしまう。その結果、次工程（第８の工程）における多結晶シリコン層１７のシリサイド化量が大きくなり、例えば、隣接するワード線ＷＬ間のリークが大きくなってしまう。
＜第８の工程＞
次に、図２４及び図２５を参照しつつ第８の工程について説明する。図示するように、全面にタングステン等の金属層を形成した後、熱処理を行うことにより、多結晶シリコン層１７の表面をシリサイド化する。これにより、シリサイド層１８が形成される。この際、抵抗素子の領域Ａ１、Ａ３における多結晶シリコン層１７の窪み部分では、シリコン窒化膜３３が残存しているため多結晶シリコン層１７と金属層とが接触出来ず、シリサイド層１８は形成されない。すなわち、シリサイド層１８はシリコン窒化膜３３の周囲を取り囲むようにして形成される。なお、本工程においては、多結晶シリコン層１７の全てをシリサイド化しても良い。
＜第９の工程＞
次に、図２６及び図２７を参照しつつ第９の工程について説明する。図示するように、半導体基板１０上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、並びに抵抗素子を被覆するようにして、層間絶縁膜２０を形成する。層間絶縁膜２０は、例えばＢＰＳＧ（Boron Phosphorous Silicate Glass）、ＢＳＧ（Boron Silicate Glass）、またはＰＳＧ（Phosphorous Silicate Glass）等のシリケートガラス（Silicate glass）や、ＨＳＱ、ＭＳＱ、等によって形成される。
引き続き、メモリセルアレイ２においては、層間絶縁膜２０中に、選択トランジスタＳＴ２のソースに達するコンタクトプラグＣＰ２と、選択トランジスタＳＴ１のドレインに達するコンタクトプラグＣＰ５を形成する。更に周辺回路３においては、層間絶縁膜２０中に、抵抗素子の電極部におけるシリサイド層１８に達するコンタクトプラグＣＰ８〜ＣＰ１１を形成する。前述のように、コンタクトプラグＣＰ８〜ＣＰ１１は、接続部ＥＩ２とオーバーラップしないように形成される。言い換えれば、シリコン窒化膜３３上では無くシリサイド層１８上に形成される。
その後は、必要な層間絶縁膜や金属配線層、及びコンタクトプラグ等が形成されることにより、図２乃至図８に示すＮＡＮＤ型フラッシュメモリ１が完成する。
＜効果＞
本実施形態に係るＮＡＮＤ型フラッシュメモリであると、下記（１）及び（２）の効果が得られる。
（１）抵抗素子の信頼性を向上出来る。
上記実施形態で説明したように、抵抗素子の接続部ＥＩ２は、多結晶シリコン層１６とゲート間絶縁膜１５をエッチングすることにより形成される。その後、洗浄処理を行った後、多結晶シリコン層１７が形成される。この際、エッチングにより露出された多結晶シリコン層１４の表面に、自然酸化膜やエッチング残渣がある場合がある。すると、多結晶シリコン層１７の形成後も、これらの自然酸化膜やエッチング残渣は、電気的に抵抗体として機能する。そのため、多結晶シリコン層１４、１７の接触部分における電気抵抗（以下、ＥＩ抵抗と呼ぶ）が大きくなる。
特に自然酸化膜は、その発生が避けられない上、膜厚制御が非常に困難であるので、抵抗素子の抵抗値がばらつく主要因と考えられている。そしてＥＩ抵抗は、抵抗素子の抵抗値が小さいほど、その影響が大きい。なぜなら、高抵抗の抵抗素子では、その主たる抵抗成分（抵抗部となる多結晶シリコン層１４における抵抗）に対するＥＩ抵抗の割合が小さいからである。
一方、抵抗素子の精度向上のためには、ＥＩ抵抗の抵抗値そのものの低減というよりは、ばらつきの抑制が重要である。なぜなら、ＥＩ抵抗の抵抗値が多少大きくても、その値自体が安定していれば、その値を見込んで抵抗素子を設計すれば良いからである。しかし、ばらつきを抑制するために有効な手法は、結局のところ抵抗値そのものを下げることである。また、細い接続部ＥＩ２を複数形成することは、フォトリソグラフィや加工において難易度が高くなるので微細化には不向きである。
そこで本実施形態では、抵抗素子における接続部ＥＩ２の幅を、従来に比べて広くしている。これにより、接続部ＥＩ２における多結晶シリコン層１４、１７の接触部分の抵抗値を低減出来、その結果、ＥＩ抵抗の抵抗値のばらつきを抑制出来る。そして、このばらつきを抑制することで、抵抗素子全体としての抵抗値のばらつきも抑制出来、抵抗素子の信頼性を向上出来る。そして抵抗素子の信頼性を向上させることは、ＮＡＮＤ型フラッシュメモリ１全体としての信頼性向上に寄与する。
なお、接続部ＥＩ２の幅を拡げる一方、選択トランジスタＳＴ１、ＳＴ２の接続部ＥＩ１の幅は拡げない。なぜなら、微細化の要請から選択トランジスタＳＴ１、ＳＴ２のゲート電極幅は細く、この細い幅のゲート電極に太い幅のＥＩ１を形成するためにはフォトリソグラフィにおける重ね合わせや加工における難度が急激に高くなるからである。その結果、接続部ＥＩ１、ＥＩ２の幅は異なる。換言すれば、抵抗素子の個々の電極部における、接続部ＥＩ２での多結晶シリコン層１４、１７の接触面積は、個々の選択トランジスタＳＴ１、ＳＴ２における、接続部ＥＩ１での多結晶シリコン層１４、１７の接触面積よりも大きくなる。このように、選択トランジスタＳＴ１、ＳＴ２での接続部ＥＩ１寸法を従来通りとすることで、ＮＡＮＤ型フラッシュメモリ１の製造プロセスの複雑化を招くことなく、上記効果が得られる。
（２）抵抗素子とコンタクトプラグとの安定した接触が図れる。
上記（１）で説明したように接続部ＥＩ２の幅を拡大すると、例えば図１７に示すように、接続部ＥＩ２の段差を多結晶シリコン層１７によって完全に埋め込むことが出来ず、多結晶シリコン層１７の表面には窪み（スリット、段差）が生じることがある。例えば、接続部ＥＩ２の幅が多結晶シリコン層１７の膜厚の２倍以上であると、完全に埋め込むことは困難である。
このように窪みが生じると、次のような問題が生じることがある。すなわち、多結晶シリコン層１７の上面にはキャップ層となるシリコン窒化膜３３が形成され、多結晶シリコン層１７表面の窪みはシリコン窒化膜３３によって埋め込まれる（図１７参照）。その後、シリサイド層１８の形成時にシリコン窒化膜３３のエッチングが行われるが、窪み内のシリコン窒化膜３３がエッチングされずに残ってしまう場合があり得る（図２３参照）。その結果、抵抗素子の電極部に形成すべきコンタクトプラグＣＰ８〜ＣＰ１１がシリコン窒化膜３３上に形成され、コンタクトプラグＣＰ８〜ＣＰ１１と抵抗素子との電気的な接続を取ることが困難になることが考え得る。
しかし本実施形態に係る構成であると、コンタクトプラグＣＰ８〜ＣＰ１１は、電極部４１上において接続部ＥＩ２の直上の領域を挟むようにして配置される。すなわち、接続部ＥＩ２とオーバーラップしないように配置される。そのため、コンタクトプラグＣＰ８〜ＣＰ１１をシリコン窒化膜３３上ではなくシリサイド層１８上に形成することが出来、抵抗素子とコンタクトプラグとの安定した電気的接続を図ることが出来る。
なおこの際、個々の電極部上に形成された複数のコンタクトプラグは、例えば図９に示すように、抵抗素子の抵抗部の長手方向及びこれに直交する方向の両方に対して斜め方向に沿って、且つ接続部ＥＩ２を挟むように、配置されることが好ましい。なぜなら、抵抗素子の長手方向に直交した方向（図６における第１方向）における複数のコンタクトプラグの隣接間隔を最も大きくすることができるからである。その結果、抵抗部の長手方向の直交する方向における抵抗素子の幅を必要以上に拡げる必要が無いからである。
また、シャント部におけるセレクトゲート線ＳＧＤ、ＳＧＳの接続部ＥＩ１上に、コンタクトプラグを形成することができる。これは、接続部ＥＩ１の幅が細く、多結晶シリコン層１７表面の窪みが生じないからである。厳密に言えば、結晶シリコン層１７表面にくぼみが生じるが、シリサイド層１８の形成時にシリコン窒化膜３３のエッチングにおいて、窪み内のシリコン窒化膜３３を取り除くことができる。その結果、シャント部における接続部ＥＩ１を除去する必要が無く、第３の工程の接続部ＥＩ１の形成時における加工マージンを向上させることができる。
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体装置について説明する。本実施形態は、上記第１の実施形態における抵抗素子の、接続部ＥＩ２の配置・形状と、接続部ＥＩ２に対するコンタクトプラグＣＰ８〜ＣＰ１１の配置方法に関するものである。以下では、第１の実施形態と異なる点についてのみ説明する。
図２８（ａ）〜（ｅ）は、本実施形態に係る抵抗素子における領域Ａ１、Ａ３の平面図であり、特に接続部ＥＩ２とコンタクトプラグＣＰ８〜ＣＰ１１を示す図である。なお図中においてかっこ書きした符号が、領域Ａ３のパターンを示す。
図２８（ａ）に示すように、コンタクトプラグＣＰ８（ＣＰ１０）とコンタクトプラグＣＰ９（ＣＰ１１）とは、抵抗素子の長手方向に直交した方向（図６における第１方向）に沿って、接続部ＥＩ２を挟むようにして配置されても良い。
また図２８（ｂ）に示すように、コンタクトプラグＣＰ８（ＣＰ１０）とコンタクトプラグＣＰ９（ＣＰ１１）とは、抵抗素子の長手方向に沿った方向（図６における第２方向）に、接続部ＥＩ２を挟むようにして配置されても良い。
更に図２８（ｃ）に示すように、コンタクトプラグＣＰ８（ＣＰ１０）とコンタクトプラグＣＰ９（ＣＰ１１）とは、抵抗素子の長手方向に沿った方向（図６における第２方向）に、且つ接続部ＥＩ２の一辺に沿って配置されても良い。この場合、コンタクトプラグＣＰ８（ＣＰ１０）とコンタクトプラグＣＰ９（ＣＰ１１）とは、接続部ＥＩ２を挟むことは無い。
また、接続部ＥＩ２は、１つの電極部につき複数設けられても良い。この場合について、図２８（ｄ）、（ｅ）を用いて説明する。図２８（ｄ）に示すように、抵抗素子の長手方向に直交する方向（図６における第１方向）に沿って、２つの接続部ＥＩ２が形成される。そして、２つの接続部ＥＩ２間におけるシリサイド層１８上に、コンタクトプラグＣＰ８（ＣＰ１０）とコンタクトプラグＣＰ９（ＣＰ１１）とが、抵抗素子の長手方向に沿って配置される。
更に図２８（ｅ）に示すように、抵抗素子の長手方向に沿った方向（図６における第１方向）に、２つの接続部ＥＩ２が形成されても良い。そして、２つの接続部ＥＩ２を挟み込むようにして、３つのコンタクトプラグＣＰ８（ＣＰ１０）、ＣＰ９（ＣＰ１１）、ＣＰ１２（ＣＰ１３）が配置されても良い。
また別の例を図２９（ａ）〜（ｆ）に示す。図２９（ａ）〜（ｆ）は図２８（ａ）〜（ｅ）と同様に、本実施形態に係る抵抗素子における領域Ａ１、Ａ３の平面図である。図２９（ａ）〜（ｅ）に示すように、上記説明した図２８（ａ）〜（ｅ）において、接続部ＥＩ２は矩形では無く楕円形状を有していても良い。また、第１の実施形態で説明した図９の配置においても、図２９（ｆ）に示すように接続部ＥＩ２を楕円形状としても良い。このことは選択トランジスタＳＴ１、ＳＴ２でも同様である。この場合、接続部ＥＩ１（接続部ＥＩ１におけるゲート間絶縁膜１５の開口部）の短軸方向の幅（短径）Ｗ１は、接続部ＥＩ２（接続部ＥＩ２におけるゲート間絶縁膜１５の開口部）の短軸方向の幅（短径）Ｗ２と異なる。そして、例えばＷ１＜Ｗ２である。
接続部ＥＩ１の構成及びコンタクトプラグＣＰ８〜ＣＰ１１の配置は、上記のようであっても良く、第１の実施形態と同様の効果が得られる。
なお、この発明の実施形態は上記に限定されるものでは無い。例えば第１、第２の実施形態で説明した構成において、シリサイド層１８が無い場合であっても良い。この場合には、コンタクトプラグＣＰ８〜ＣＰ１１は多結晶シリコン層１７上に形成される。但し、シリサイド層１８はコンタクトプラグＣＰ８〜ＣＰ１１を形成するためのコンタクトホール形成時におけるＲＩＥのストッパーとして機能出来るので、シリサイド層１８を設けておくことが好ましい。
また、多結晶シリコン層１７表面の窪みが小さく、シリコン窒化膜３３の残存が少なければ、コンタクトプラグＣＰ８〜ＣＰ１１の一部が接続部ＥＩ２とオーバーラップしていても構わない。すなわち、シリコン窒化膜３３上に形成されていなければ良い。
更に、上記実施形態では選択トランジスタＳＴ１、ＳＴ２と同様の構成を有する抵抗素子を例に説明した。しかし、周辺回路３に含まれるＭＯＳトランジスタ（周辺トランジスタ）も、選択トランジスタＳＴ１、ＳＴ２と同様の構成を有していても良い。図３０は、本例に係るＮＡＮＤ型フラッシュメモリ１の断面図であり、メモリセルアレイ２、抵抗素子、及び周辺トランジスタの断面構成を示している。
図示するように、周辺トランジスタは、選択トランジスタＳＴ１、ＳＴ２と同様の構成を備えている。そして、周辺トランジスタの接続部ＥＩ３では、ゲート間絶縁膜１５と多結晶シリコン層１６の一部が除去されて、多結晶シリコン層１４、１７が接続されている。接続部ＥＩ３におけるゲート間絶縁膜１５の開口部の短辺の長さＷ３は、接続部ＥＩ２の幅Ｗ２と異なっており、例えばＷ３＜Ｗ２であり、またＷ３＞Ｗ１である。
更に、ゲート間絶縁膜１５は、Ｔｉ０２やＨｆＯ、Ａｌ２０３、ＨｆＡｌＯ、ＨｆＳｉＯ、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛、シリコン酸窒化膜、シリコン酸化膜、シリコン窒化膜、或いはこれらのそれら積層膜を用いてもよい。
また上記実施形態では、半導体基板１０としてｐ型シリコン基板を用いる例について説明した。しかし、ｐ型シリコン基板の代わりにｎ型シリコン基板やＳＯＩ基板を用いてもよいし、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む他の単結晶半導体基板でもよい。さらに、シリサイド層１８の材料には、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどが使用出来る。また多結晶シリコン層１４、１６、１７の代わりに、アモルファスシリコン、アモルフアスＳｉＧｅ、アモルファスＳｉＧｅＣを用いることができ、これらの積層構造にしてもよい。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
この発明の第１実施形態に係るフラッシュメモリのブロック図。 この発明の第１実施形態に係るメモリセルアレイの平面図。 図２におけるＸ１−Ｘ１’線に沿った断面図。 図２におけるＹ１−Ｙ１’線に沿った断面図。 図２におけるＺ１−Ｚ１’線に沿った断面図。 この発明の第１実施形態に係る抵抗素子の平面図。 図６におけるＸ２−Ｘ２’線に沿った断面図。 図６におけるＹ２−Ｙ２’線に沿った断面図。 この発明の第１実施形態に係る選択トランジスタ及び抵抗素子の平面図及び断面図。 この発明の第１実施形態に係るメモリセルアレイの第１製造工程の断面図。 この発明の第１実施形態に係る抵抗素子の第１製造工程における断面図。 この発明の第１実施形態に係るメモリセルアレイの第２製造工程の断面図。 この発明の第１実施形態に係る抵抗素子の第２製造工程における断面図。 この発明の第１実施形態に係るメモリセルアレイの第３製造工程の断面図。 この発明の第１実施形態に係る抵抗素子の第３製造工程における断面図。 この発明の第１実施形態に係るメモリセルアレイの第４製造工程の断面図。 この発明の第１実施形態に係る抵抗素子の第４製造工程における断面図。 この発明の第１実施形態に係るメモリセルアレイの第５製造工程の断面図。 この発明の第１実施形態に係る抵抗素子の第５製造工程における断面図。 この発明の第１実施形態に係るメモリセルアレイの第６製造工程の断面図。 この発明の第１実施形態に係る抵抗素子の第６製造工程における断面図。 この発明の第１実施形態に係るメモリセルアレイの第７製造工程の断面図。 この発明の第１実施形態に係る抵抗素子の第７製造工程における断面図。 この発明の第１実施形態に係るメモリセルアレイの第８製造工程の断面図。 この発明の第１実施形態に係る抵抗素子の第８製造工程における断面図。 この発明の第１実施形態に係るメモリセルアレイの第９製造工程の断面図。 この発明の第１実施形態に係る抵抗素子の第９製造工程における断面図。 この発明の第２実施形態に係る抵抗素子における電極部の平面図。 この発明の第２実施形態に係る抵抗素子における電極部の平面図。 この発明の第１、第２実施形態の変形例に係るメモリセルアレイ、抵抗素子、及び周辺トランジスタの断面図。
符号の説明
１…ＮＡＮＤ型フラッシュメモリ、２…メモリセルアレイ、３…周辺回路、１０…半導体基板、１１、１２…ウェル領域、１３、１５、２０、２３、３３、３４…絶縁膜、１４、１６、１７…多結晶シリコン層、１８…シリサイド層、１９…不純物拡散層、２１、２２、２５、２６、２９〜３２…金属配線層、４０…上層導電膜、４１…電極部、４３…溝

Claims (5)

  1. 半導体基板上に第１絶縁膜を介在して形成され、抵抗素子の抵抗部として機能する第１導電膜と、
    前記第１導電膜上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成され、前記抵抗素子の電極部として機能する第２導電膜と、
    前記第２絶縁膜が除去されることにより前記第１導電膜と第２導電膜とを直接接続する接続部と、
    前記第２導電膜上に形成された、複数のコンタクトプラグと
    を具備し、前記第２導電膜の表面は、前記接続部の直上の領域に窪みを有し、該窪み内に第３絶縁膜が存在し、
    複数の前記コンタクトプラグは、前記第２導電膜上であって且つ前記接続部の直上の領域を互いに挟むようにして配置される
    ことを特徴とする半導体装置。
  2. 前記コンタクトプラグは、前記第２導電膜上面の面内において、前記第１導電膜の長手方向及び長手方向に直交する方向の両方と異なる方向に並ぶように配置される
    ことを特徴とする請求項１記載の半導体装置。
  3. 半導体基板の第１領域上に第１絶縁膜を介在して形成され、抵抗部として機能する第１導電膜と、前記第１導電膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、電極部として機能する第２導電膜と、前記第２絶縁膜が除去されることにより前記第１導電膜と第２導電膜とを直接接続する第１接続部とを有する抵抗素子と、
    前記半導体基板の第２領域上にゲート絶縁膜を介在して形成された第３導電膜と、前記第３導電膜上に形成された第３絶縁膜と、前記第３絶縁膜上に形成された第４導電膜と、前記第３絶縁膜が除去されることにより前記第３導電膜と第４導電膜とを直接接続する第２接続部とを備えた積層ゲートを有するＭＯＳトランジスタと
    を具備し、前記第２導電膜の表面は、前記第１接続部の直上の領域に窪みを有し、該窪み内に第４絶縁膜が存在し、
    前記第１接続部の短辺または短径は、前記第２接続部の短辺または短径と異なる
    ことを特徴とする半導体装置。
  4. 前記第２導電膜上に形成された複数のコンタクトプラグを更に備え、
    複数の前記コンタクトプラグは、前記第２導電膜上であって且つ前記第１接続部の直上の領域を互いに挟むようにして配置され、且つ
    前記第２導電膜上面の面内において、前記第１導電膜の長手方向及び長手方向に直交する方向の両方と異なる方向に並ぶように、配置される
    ことを特徴とする請求項３記載の半導体装置。
  5. 前記第２導電膜の、前記第１接続部の直上の領域の少なくとも一部を除く領域上に形成されたシリサイド層を更に備える
    ことを特徴とする請求項４記載の半導体装置。
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