JP2012009509A - 半導体装置 - Google Patents
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Abstract
【課題】正確な抵抗値を有する抵抗素子を備える半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に配置された第1導電体と、第1方向における前記第1導電体の両端の上面に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第1接続領域を介して前記第1導電体に接続する第2導電体とを備える第1抵抗素子3−1と、前記半導体基板上に配置された第3導電体と、前記第1方向における前記第3導電体の両端の上面に形成された前記ゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第2接続領域を介して前記第3導電体に接続する第4導電体とを備える第2抵抗素子3−2とを具備し、前記第1方向に沿った前記第2接続領域の長さは、前記第1接続領域の長さよりも長い(LEI2>LEI1)。
【選択図】図1
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に配置された第1導電体と、第1方向における前記第1導電体の両端の上面に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第1接続領域を介して前記第1導電体に接続する第2導電体とを備える第1抵抗素子3−1と、前記半導体基板上に配置された第3導電体と、前記第1方向における前記第3導電体の両端の上面に形成された前記ゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第2接続領域を介して前記第3導電体に接続する第4導電体とを備える第2抵抗素子3−2とを具備し、前記第1方向に沿った前記第2接続領域の長さは、前記第1接続領域の長さよりも長い(LEI2>LEI1)。
【選択図】図1
Description
半導体装置に関し、例えば、NAND型フラッシュメモリ等に適用されるものである。
不揮発性半導体メモリとして、例えば、EEPROM(Electrically Erasable and Programmable Read Only Memory)が知られている。EEPROMのメモリセルは通常、半導体基板に電荷蓄積層と制御ゲートとが積層された積層ゲートを備えたMISFET構造を有する。
EEPROMでは、動作を制御するための周辺回路を構成する抵抗素子やMOSトランジスタを、メモリセルと同様の構成とする手法が用いられる場合がある(例えば特許文献1参照)。例えば、抵抗素子においては、メモリセルの電荷蓄積層となる導電層が抵抗領域(FG poly)として使用され、抵抗領域を挟むように配置される2つの積層ゲート構造が電極部として使用される。
このような抵抗素子において、抵抗素子の抵抗値を決定する際には、例えば、抵抗領域(FG poly)の直列接続、または、並列接続する個数を変えることで抵抗値の大小を変化させる。また、抵抗素子の抵抗バラつきに関しても、抵抗領域の抵抗値のバラつきにより、近似的に決定される。
より具体的に、抵抗素子の構造は、抵抗体を挟むように配置される2つの積層ゲート構造においてゲート間絶縁膜が除去された接続領域(EI抵抗部分)が電気的に直列に接続される。
しかしながら、例えば、近年の半導体装置の更なる微細化の進行に伴うシュリンクや、素子の膜厚等の影響により、抵抗素子の抵抗領域(main部分)に対して、上記接続領域(EI抵抗部分)の抵抗値や抵抗バラつきが無視できない場合が増大している。そのため、接続領域(EI抵抗部分)の抵抗値および抵抗バラつきを考慮すべき場合が多くなる。
正確な抵抗値を有する抵抗素子を備えた半導体装置を提供する。
実施形態の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に配置された第1導電体と、第1方向における前記第1導電体の両端の上面に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第1接続領域を介して前記第1導電体に接続する第2導電体とを備える第1抵抗素子と、前記半導体基板上に配置された第3導電体と、前記第1方向における前記第3導電体の両端の上面に形成された前記ゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第2接続領域を介して前記第3導電体に接続する第4導電体とを備える第2抵抗素子とを具備し、前記第1方向に沿った前記第2接続領域の長さは、前記第1接続領域の長さよりも長い。
[概要]
まず、図1および図2を用い、本例に係る半導体装置の概要について説明する。
まず、図1および図2を用い、本例に係る半導体装置の概要について説明する。
<構成例>
図1は、この概要に係る半導体装置の構成例を示す平面図である。図2(a)(b)はそれぞれ、図1中のA−A´線およびB−B´線に沿って矢印の方向から見た断面図である。
図1は、この概要に係る半導体装置の構成例を示す平面図である。図2(a)(b)はそれぞれ、図1中のA−A´線およびB−B´線に沿って矢印の方向から見た断面図である。
この概要の例では、正確な抵抗値を有する抵抗素子を備えた半導体装置を提案する。
図1および図2に示すように、第1抵抗素子形成領域3−Aと第2抵抗素子形成領域3−Bが配置されている。それぞれの領域の半導体基板10の表面内には、第2方向に沿ったストライプ形状の素子領域AAが、複数形成されている。そして素子領域AAの周囲には、素子分離領域STIが形成されている。素子分離領域STIは、半導体基板10の表面内に形成された溝と、この溝内部を埋め込む絶縁膜とによって形成される。
図1および図2に示すように、第1抵抗素子形成領域3−Aと第2抵抗素子形成領域3−Bが配置されている。それぞれの領域の半導体基板10の表面内には、第2方向に沿ったストライプ形状の素子領域AAが、複数形成されている。そして素子領域AAの周囲には、素子分離領域STIが形成されている。素子分離領域STIは、半導体基板10の表面内に形成された溝と、この溝内部を埋め込む絶縁膜とによって形成される。
ここで、それぞれの領域において、素子領域AA上に第1抵抗素子3−1と第2抵抗素子3−2が形成されている。図1においてはそれぞれ3つの第1抵抗素子3−1と第2抵抗素子3−2が第1方向に所定の間隔をおいて配置されている。ここで、第2方向は第1及び第2抵抗素子3−1、3−2が伸びる方向、すなわち第1及び第2抵抗素子3−1、3−2に電流が流れる方向である。
それぞれの素子領域AA上には、ゲート絶縁膜13を介在して多結晶シリコン層14が形成されている。また多結晶シリコン層14上には、ゲート間絶縁膜15を介在して多結晶シリコン層16、17及びシリサイド層18が順次形成されている。ここで、第1抵抗素子における多結晶シリコン層14を第1導電体14−1とし、第2抵抗素子における多結晶シリコン層14を第1導電体14−2と称する場合がある。
前述のように、各素子領域AA内において、上記ゲート間絶縁膜15、多結晶シリコン層16、17及びシリサイド層18は、第2方向に沿って3つの領域に分割されている(図1参照)。例えば、第1抵抗素子3−1において、領域A1−1とA2−1との間、及び領域A2−1とA3−1との間においては、多結晶シリコン層16、17及びシリサイド層18が除去されることで、溝が形成されている。同様に、第2抵抗素子3−2において、領域A1−2とA2−2との間、及び領域A2−2とA3−2との間においては、多結晶シリコン層16、17及びシリサイド層18が除去されることで、溝が形成されている。また図2において、素子分離領域STIの上面は、多結晶シリコン層14の表面よりも高い位置まで形成されているが、素子分離領域STIの上面は、多結晶シリコン層14の表面よりも低い位置に形成されていてもよい。
領域A1−1、A3−1には、第1接続部EI1が形成されている。第1接続部EI1においては、ゲート間絶縁膜15及び多結晶シリコン層16の一部が除去されることにより開口部が形成され、これにより多結晶シリコン層14と多結晶シリコン層17とが接続されている。同様に領域A1−2、A3−2には、第2接続部EI2が形成されている。第2接続部EI2においても、ゲート間絶縁膜15及び多結晶シリコン層16の一部が除去されることにより開口部が形成され、これにより多結晶シリコン層14と多結晶シリコン層17とが接続されている。ここで、第2方向に沿った上記第2接続領域の長さLEI2は、前記第1接続領域の長さLEI1よりも長い(LEI2>LEI1)。また、第1方向に沿った上記第1接続領域の幅WEI2は、前記第1接続領域の幅WEI1とほぼ同じ長さである(WEI2≒WEI1)。
そして、上記抵抗素子3−1,3−2を被覆するようにして、半導体基板10上に層間絶縁膜20が形成されている。層間絶縁膜20中には、領域A1−1、A3−1におけるシリサイド層18に達するコンタクトプラグCP1が形成され、領域A1−2、A3−2におけるシリサイド層18に達するコンタクトプラグCP2が形成される。層間絶縁膜20上には、金属配線層31、32が形成される。金属配線層31は、領域A3−1、A3−2におけるコンタクトプラグCP1、CP2に接続され、金属配線層32は領域A1−1、A1−2におけるコンタクトプラグCP1、CP2に接続される。
上記構成において、多結晶シリコン層14が抵抗素子において実質的に抵抗として機能する領域を、それぞれ第1抵抗領域LFG1、第2抵抗領域LFG2と称する。すなわち、第1抵抗領域LFG1は、第2方向において、領域A1−1における領域A2−1側の第1接続領域EI1の端部から領域A3−1における領域A2−1側の第1接続領域EI1の端部間の領域である。同様に、第2抵抗領域LFG2は、第2方向において、領域A1−2における領域A2−2側の第2接続領域EI2の端部から領域A3−2における領域A2−2側の第2接続領域EI2の端部間の領域である。
また、領域A1−1、A1−2、A3−1及びA3−2における多結晶シリコン層16、17及びシリサイド層18が、抵抗素子における電極として機能する。また、多結晶シリコン層14、16、17及びシリサイド層18は導電体層であれば良いが、後述するメモリセルアレイと同一の材料によって形成されても良い。
すなわち、本実施形態に係る半導体装置の構成の一例は、第1導電体14−1と、上記第1導電体14−1の両端の上面に形成されたゲート間絶縁膜15と、ゲート間絶縁膜15が除去された上記第1接続領域EI1を介して上記第1導電体14−1に接続する第2導電体17とを備える第1抵抗素子3−1と、第2導電体14−2と、上記第2導電体14−2の両端の上面に形成されたゲート間絶縁膜15と、ゲート間絶縁膜15が除去された上記第2接続領域EI2を介して上記第2導電体14−2に接続する第3導電体17とを備える第2抵抗素子3−2とを具備し、第2方向に沿った上記第2接続領域の長さLEI2は、前記第1接続領域の長さLEI1よりも長い(LEI2>LEI1)こと、である。 尚、本例では、抵抗領域に電流が流れる方向(第2方向)に沿った第1,第2抵抗素子3−1,3−2の第1,第2抵抗領域LFG1、LFG2の長さは、共通(同じ)である(LFGmain1=LFGmain2)。また、第1,第2抵抗素子3−1,3−2の抵抗素子の配置方向(第1方向)における長さも同じである。
<作用効果>
上記によれば、少なくとも下記(1)に示す作用効果が得られる。
上記によれば、少なくとも下記(1)に示す作用効果が得られる。
(1)正確な抵抗値を有する抵抗素子を提供することができる点で有利である。
上記のように、本例に係る半導体装置は、上記第2接続領域の長さLEI2が第1接続領域の長さLEI1よりも長い(LEI2>LEI1)。また、第1,第2抵抗素子3−1,3−2の抵抗素子の配置方向(第1方向)における長さは同じである。換言すれば、第2接続領域の長さLEI2を第1接続領域の長さLEI1よりも、抵抗素子の長さ方向に伸ばしている。すなわち、半導体装置は2種類以上のEI抵抗部分のパターンが存在する抵抗素子を有している。
また、第2接続領域EI2の面積は、第1接続領域EI1の面積より大きいといえる。ここで、接続領域の面積が小さくなるほど、抵抗値のバラツキが大きくなる傾向にある。すなわち、第2抵抗素子3−2の抵抗値のバラツキは、第1抵抗素子3−1の抵抗値のバラツキよりも小さい。
一方、接続領域の面積は第1抵抗素子3−1の方が第2抵抗素子3−2よりも小さい。その結果、抵抗素子全体としてみると、第1抵抗素子3−1の素子面積は第2抵抗素子3−2の素子面積よりも小さくなる。
上記構成によれば、抵抗値のバラツキが小さいことを求められる回路(例えば、半導体装置の基準電圧を決定する回路)には、第2抵抗素子3−2を用い安定して回路動作を行う一方、抵抗バラツキが大きくても問題ない回路には、第1抵抗素子3−1を用い素子面積を小さくすることができる。そのため、必要とされる抵抗値のバラツキに応じて、抵抗素子を選択することができる点で有利である。
[変形例1(抵抗値の小さな抵抗素子を適用する場合)]
次に、図3および図4用い、変形例1に係る半導体装置について説明する。本変形例1は、抵抗値の小さな抵抗素子(ここでは、第2抵抗素子3−2)を更に適用する場合の関する一例である。図3は、変形例1に係る半導体装置の構成例を示す平面図である。この説明において、上記概要と重複する部分の詳細な説明を省略する。
次に、図3および図4用い、変形例1に係る半導体装置について説明する。本変形例1は、抵抗値の小さな抵抗素子(ここでは、第2抵抗素子3−2)を更に適用する場合の関する一例である。図3は、変形例1に係る半導体装置の構成例を示す平面図である。この説明において、上記概要と重複する部分の詳細な説明を省略する。
<構成例>
図3に示すように、本例では、第1,第2抵抗素子3−1,3−2の抵抗方向(第2方向)に沿った第2抵抗領域の長さLFGmain2は、第1抵抗領域の長さLFGmain1よりも短い(LFGmain2<LFGmain1)点で、上記概要に係る半導体装置と相違する。
図3に示すように、本例では、第1,第2抵抗素子3−1,3−2の抵抗方向(第2方向)に沿った第2抵抗領域の長さLFGmain2は、第1抵抗領域の長さLFGmain1よりも短い(LFGmain2<LFGmain1)点で、上記概要に係る半導体装置と相違する。
このように、抵抗領域14−2の長さがより短い第2抵抗素子3−2は、第1抵抗素子3−1よりも抵抗値が小さな抵抗素子として利用される。さらに、第2抵抗素子3−2の第2接続領域の長さLEI2が第1接続領域の長さLEI1よりも長い(LEI2>LEI1)構成については、上記と同様である。
<EI抵抗部分の抵抗値とFG抵抗部分の抵抗値との関係>
次に、図4を用い、抵抗素子の接続領域(EI抵抗部)のみの抵抗値と、抵抗素子の(Total)の抵抗値との関係について説明する。縦軸が抵抗素子の抵抗値であり、横軸がEI抵抗部の抵抗値である。図4は複数の抵抗素子を測定した結果をプロットしたものであり、点線は、各プロットを概挿したものである。
次に、図4を用い、抵抗素子の接続領域(EI抵抗部)のみの抵抗値と、抵抗素子の(Total)の抵抗値との関係について説明する。縦軸が抵抗素子の抵抗値であり、横軸がEI抵抗部の抵抗値である。図4は複数の抵抗素子を測定した結果をプロットしたものであり、点線は、各プロットを概挿したものである。
図示するように、EI抵抗部の抵抗値の上昇により抵抗領域の抵抗値も上昇していることから、第1,第2接続領域EI1,EI2の抵抗値(EI Rc[Ω])と、第1,第2抵抗領域14−1,14−2の全部(Total)の抵抗値(FG R[Ω])とは、比例関係となっていることが言える。
このことからも、本変形例1のように、第2抵抗領域14−2が小さいため抵抗値が小さな第2抵抗素子3−2の場合には、第2接続領域EI2の抵抗値が、第2抵抗領域14−2の抵抗値に与える影響が、第1抵抗素子3−1に比べ大きくなってしまうことが分かる。換言すると、第2抵抗領域14−2が小さいため抵抗値が小さな第2抵抗素子3−2の場合には、第2接続領域EI2の抵抗値が、全体に対してより大きく見えてくるため、無視できない値となってくるのである。
その結果、抵抗値が小さな抵抗素子においては、その接続領域の抵抗値や抵抗バラつきの影響により、抵抗素子Totalの抵抗値を考慮する必要が生じる。ここで、EI抵抗部の抵抗値はシュリンクなどにより接続領域が小さくなると抵抗バラツキが大きくなる傾向がある。例えば、抵抗素子の第1方向に沿った長さをシュリンクする場合、接続領域の第1方向に沿った長さも短くなる。その結果、第2方向において、抵抗領域の長さを短くすることにより小さな抵抗値を有する抵抗素子を作る場合、抵抗素子の抵抗値のバラツキが大きくなってしまう。そのため、小さな抵抗を有する抵抗素子を作るために、大きな抵抗値を有する抵抗素子を並列に配置して抵抗バラつき抑制する必要が生じる。その結果、半導体チップ(chip)の面積を小さくすることができない。
そこで、本変形例1に係る半導体装置では、抵抗素子の抵抗方向に沿った第2抵抗領域の長さLFGmain2が第1抵抗領域の長さLFGmain1よりも短い(LFGmain2<LFGmain2)第2抵抗領域14−2を有するため、抵抗値が小さな第2抵抗素子3−2が配置される場合においても、抵抗素子の抵抗方向に沿った第2接続領域LEI2の長さは第1接続領域LEI1の長さよりも長い(LEI2>LEI1)。換言すると、抵抗領域の抵抗値の小さな第2抵抗素子3−2を使用する場合において、第2接続領域EI2を抵抗素子の長さ方向に伸ばすことで接触面積を大きくする構成である。
尚、本例でも、上記と同様に、第1,第2抵抗素子3−1,3−2間において、第1,第2抵抗領域14−1,14−2の幅は共通(同じ)であり、第1,第2接続領域LEI1,LEI2の幅および本数(1本)は共通(同じ)である。
<作用効果>
上記のように、本変形例1に係る半導体装置によれば、少なくとも上記(1)と同様の効果が得られる。さらに、少なくとも下記(2)に示す効果が得られる。
上記のように、本変形例1に係る半導体装置によれば、少なくとも上記(1)と同様の効果が得られる。さらに、少なくとも下記(2)に示す効果が得られる。
(2)抵抗バラつきの影響を低減でき、占有面積の増大を防止することができる。
上記のように、抵抗値の小さな第2抵抗素子3−2を適用する場合において、抵抗素子の抵抗方向に、第2接続領域EI2が第1接続領域EI1よりも長い(LEI2>LEI1)構成によって、第2抵抗素子3−2における第2接続領域EI2の接触面積を、第2抵抗領域14−2に対して大きくし、第2抵抗素子3−2における第2接続領域EI2の第2抵抗領域14−2に対する抵抗値の影響を低減することができる。
そのため、上記図4に示したように、第2方向における第2抵抗領域14−2が小さい第2抵抗素子3−2の場合には、第2方向における第2接続領域EI2を大きくすることにより、第2接続領域EI2の抵抗値の全体に対する影響を低減することができる。
その結果、抵抗値が小さな抵抗素子3−2が適用される場合であっても、その接続領域14−2の抵抗値や抵抗バラつきの影響を低減でき、抵抗素子3−2のTotalの抵抗値を別設計する必要性がないことに加え、抵抗バラつき抑制のため抵抗素子3−2を並列に配置する必要性等がない。その結果、半導体チップ(chip)の面積増大を防止することができる点で有利である。
また、抵抗値の高い抵抗素子3−1においては、抵抗素子3−1の抵抗値における接続抵抗の影響は小さい。そのため、第2方向における第1接続領域EI1の長さを長くする必要はない。その結果、半導体チップ(chip)の面積増大を防止することができる。
以下、上記第1,第2抵抗素子3−1,3−2が適用されるより具体的な実施形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意されたい。
[第1の実施形態(NAND型フラッシュメモリ)]
図5乃至図12を用い、第1の実施形態に係る半導体装置について説明する。本例では、NAND型フラッシュメモリを一例に挙げる。この説明において、上記説明と重複する部分の詳細な説明を省略する。
図5乃至図12を用い、第1の実施形態に係る半導体装置について説明する。本例では、NAND型フラッシュメモリを一例に挙げる。この説明において、上記説明と重複する部分の詳細な説明を省略する。
<1.構成例>
1−1.全体構成例
まず、図5を用い、第1の実施形態に係る半導体装置の全体構成例について説明する。図5は、第1の実施形態に係るNAND型フラッシュメモリの構成の一部を示すブロック図である。
1−1.全体構成例
まず、図5を用い、第1の実施形態に係る半導体装置の全体構成例について説明する。図5は、第1の実施形態に係るNAND型フラッシュメモリの構成の一部を示すブロック図である。
図示するように、NAND型フラッシュメモリ1は、メモリセルアレイ2及び周辺回路3を備えている。まず、メモリセルアレイ2の構成について説明する。
1−2.メモリセルアレイ
メモリセルアレイ2は、複数のNANDセルを有している。図5では1行のNANDセルのみを示している。NANDセルの各々は、例えば8個のメモリセルトランジスタMT0〜MT7と、2つの選択トランジスタST1、ST2とを含んでいる。以下では説明の簡潔化のために、メモリセルトランジスタMT0〜MT7を区別しない場合には、単にメモリセルトランジスタMTと呼ぶ。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層(例えば浮遊ゲート)と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタMTの個数は8個に限られず、16個や32個、64個、128個、256個等であってもよく、その数は限定されるものではない。メモリセルトランジスタMTは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタMTの一端側のドレイン領域は選択トランジスタST1のソース領域に接続され、他端側のソース領域は選択トランジスタST2のドレイン領域に接続されている。選択トランジスタST1、ST2もメモリセルトランジスタMTと同様に、積層ゲート構造を備えている。但し選択トランジスタST1、ST2においては、一部領域においてゲート間絶縁膜が除去されることで、積層ゲート構造の下層ゲートと上層ゲートとが電気的に接続されている。
メモリセルアレイ2は、複数のNANDセルを有している。図5では1行のNANDセルのみを示している。NANDセルの各々は、例えば8個のメモリセルトランジスタMT0〜MT7と、2つの選択トランジスタST1、ST2とを含んでいる。以下では説明の簡潔化のために、メモリセルトランジスタMT0〜MT7を区別しない場合には、単にメモリセルトランジスタMTと呼ぶ。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層(例えば浮遊ゲート)と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタMTの個数は8個に限られず、16個や32個、64個、128個、256個等であってもよく、その数は限定されるものではない。メモリセルトランジスタMTは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタMTの一端側のドレイン領域は選択トランジスタST1のソース領域に接続され、他端側のソース領域は選択トランジスタST2のドレイン領域に接続されている。選択トランジスタST1、ST2もメモリセルトランジスタMTと同様に、積層ゲート構造を備えている。但し選択トランジスタST1、ST2においては、一部領域においてゲート間絶縁膜が除去されることで、積層ゲート構造の下層ゲートと上層ゲートとが電気的に接続されている。
同一行にあるメモリセルトランジスタMTの制御ゲートはワード線WL0〜WL7のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタST1、ST2のゲートは、それぞれセレクトゲート線SGD、SGSに共通接続されている。また、図5では図示を省略しているが、NANDセルはワード線WL0〜WL7に直交する方向にも複数配置され、同一列にある選択トランジスタST1のドレインはビット線BL0〜BLn(nは自然数)のいずれかに共通接続される。なお説明の簡単化のため、以下ではワード線WL0〜WL31及びビット線BL0〜BLnを、互いに区別しない場合には単にワード線WL及びビット線BLと呼ぶ。選択トランジスタST2のソースは、ソース線SLに共通接続される。なお、選択トランジスタST1、ST2は必ずしも両方必要ではなく、NANDセルを選択出来るのであればいずれか一方のみが設けられていても良い。
上記構成において、同一のワード線WLに接続されたメモリセルトランジスタMTには一括してデータが書き込まれ、この単位は1ページと呼ばれる。更に複数のNANDセルは一括してデータが消去され、この単位はブロックと呼ばれる。ブロックは、例えば同一行にある複数のNANDセルの集合、すなわち同一のワード線WL及びセレクトゲート線SGD、SGSに接続されたNANDセルの集合によって形成される。
1−3.メモリセルアレイの平面構成
次に、図6を用い、上記構成のメモリセルアレイ2の平面構成について説明する。
次に、図6を用い、上記構成のメモリセルアレイ2の平面構成について説明する。
図示するようにメモリセルアレイ2は、データを保持するNANDセルが形成されたセル領域と、選択トランジスタST1、ST2のゲートと後述するシャント(shunt)配線とが接続されるシャント領域とを備えている。セル領域とシャント領域は、半導体基板面内の第1方向に沿って、交互に配置されている。
セル領域及びシャント領域における半導体基板10中には、第1方向に直交する第2方向に沿ったストライプ形状の素子領域AAが、複数設けられている。隣接する素子領域AA間には素子分離領域STIが形成され、この素子分離領域STIによって素子領域AAは電気的に分離されている。
半導体基板10上には、セル領域及びシャント領域における複数の素子領域AAを跨ぐようにして、第1方向に沿ったストライプ形状のワード線WL及びセレクトゲート線SGD、SGSが形成されている。セル領域において、ワード線WLと素子領域AAとが交差する領域には、電荷蓄積層(浮遊ゲートFG)が設けられている。そして、ワード線WLと素子領域AAとが交差する領域にはメモリセルトランジスタMTが設けられ、セレクトゲート線SGD、SGSと素子領域AAとが交差する領域には、それぞれ選択トランジスタST1、ST2が設けられている。第1方向で隣接するワード線WL間、セレクトゲート線間、及びワード線とセレクトゲート線との間の素子領域AA中には、メモリセルトランジスタMT及び選択トランジスタST1、ST2のソース領域またはドレイン領域となる不純物拡散層が形成されている。シャント領域においても、セル領域と同様の構成が設けられるが、シャント領域における本構成は、メモリセルトランジスタMT及び選択トランジスタST1、ST2として機能するものでは無い。
隣接するセレクトゲート線SGD間の素子領域AAに形成される不純物拡散層は、選択トランジスタST1のドレイン領域として機能する。そして、このドレイン領域上にはコンタクトプラグCPが形成される。コンタクトプラグCPは、第2方向に沿ったストライプ形状のビット線BL(図示せず)に接続される。また、隣接するセレクトゲート線SGS間の素子領域AAに形成される不純物拡散層は、選択トランジスタST2のソース領域として機能する。そして、このソース領域上にはコンタクトプラグCPが形成される。コンタクトプラグCPは、図示せぬソース線SL(図示せず)に接続される。
また、セレクトゲート線SGD、SGSには接続領域EI(Etching Inter-poly)が設けられている。接続領域EIは、選択トランジスタST1、ST2の積層ゲート構造において、ゲート間絶縁膜が除去された領域であり、接続領域EIを介して下層ゲートと上層ゲートとが接続される。接続領域EIは、長手方向が第1方向に沿った例えば矩形の形状を有している。
シャント領域において、セレクトゲート線SGD、SGSにそれぞれ接続されるコンタクトプラグCPが設けられている。シャント領域においても接続領域EIが連続して設けられているので、コンタクトプラグCPはセレクトゲート線SGD、SGSの接続領域EI上に設けられることになる。そしてコンタクトプラグCPは、それぞれ図示せぬシャント配線に接続される。シャント配線は、ロウデコーダから与えられるロウ方向の選択信号を伝送するための配線であり、選択トランジスタST1、ST2の積層ゲート構造よりも低抵抗の配線層で形成される。このシャント配線により伝送された選択信号を、シャント領域において選択トランジスタST1、ST2の積層ゲート構造に与えることで、高速な選択動作が可能となる。
1−4.メモリセルアレイの断面構成
次に、図7乃至図9を用い、上記構成のNANDセルの断面構成について説明する。図7乃至図9はそれぞれ、図6におけるX1−X1’線(第1方向)、Y1−Y1’線(第2方向)及びZ1−Z1’線(第2方向:接続領域上のコンタクトプラグ)に沿った断面図である。
次に、図7乃至図9を用い、上記構成のNANDセルの断面構成について説明する。図7乃至図9はそれぞれ、図6におけるX1−X1’線(第1方向)、Y1−Y1’線(第2方向)及びZ1−Z1’線(第2方向:接続領域上のコンタクトプラグ)に沿った断面図である。
図示するように、p型半導体基板10の表面領域内にはn型ウェル領域11が形成され、n型ウェル領域11の表面領域内にはp型ウェル領域12が形成されている。また、n型ウェル領域12の表面内には、第2方向に沿ったストライプ形状の素子分離領域STIが、複数形成されている。素子分離領域STIは、ウェル領域12内に形成された溝と、この溝内部を埋め込む絶縁膜とによって形成される。そして、隣接する素子分離領域STI間の領域が、素子領域AAとなる。
素子領域AAとなるウェル領域12上にはゲート絶縁膜13が形成され、ゲート絶縁膜13上に、メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極が形成されている。メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極は、ゲート絶縁膜13上に形成された多結晶シリコン層14、多結晶シリコン層14上に形成されたゲート間絶縁膜15、並びにゲート間絶縁膜15上に形成された多結晶シリコン層16、17及びシリサイド層18を有している。ゲート間絶縁膜15は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造、またはチタニウム酸化膜、アルミニウム酸化膜、ハフニウム酸化膜、とシリコン酸化膜またはシリコン窒化膜との積層構造で形成される。またメモリセルトランジスタMTのゲート絶縁膜13は、トンネル絶縁膜として機能するものである。
メモリセルトランジスタMTにおいては、多結晶シリコン層14は第1方向においてメモリセルトランジスタMT毎に分離され、電荷蓄積層(例えば浮遊ゲートFG)として機能する。他方、多結晶シリコン層16、17及びシリサイド層18は、第1方向で隣接するもの同士で共通接続されており、制御ゲート(ワード線WL)として機能する。すなわち、多結晶シリコン層16、17及びシリサイド層18は、素子分離領域STIをまたいで、複数の素子領域AA上にわたって延びるように形成されている。なお、素子分離領域STIの上面は、多結晶シリコン層14の上面より低くなるように形成されている。そしてゲート間絶縁膜15は、多結晶シリコン層14において、素子分離領域STIの表面から突出した領域の側面上にも形成されている。
選択トランジスタST1、ST2においては、多結晶シリコン層16、17及びシリサイド層18はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層16、17及びシリサイド層18が、セレクトゲート線SGS、SGDとして機能する。なお選択トランジスタST1、ST2においては、ゲート間絶縁膜15及び多結晶シリコン層16の一部が除去されることにより形成された開口部を有する接続領域EIが形成されている。この接続領域EIを介して、多結晶シリコン層14と、多結晶シリコン層16、17とが、接続される。
シャント部のセレクトゲート線SGD、SGSにおいては、選択トランジスタST1、ST2と同様の構造をしているが、接続領域EI上のシリサイド層18にコンタクトプラグCPがそれぞれ接続されている点が異なる。
ゲート電極間に位置するウェル領域12の表面内には、n型不純物拡散層19が形成されている。不純物拡散層19は隣接するトランジスタ同士で共用されており、ソース(S)またはドレイン(D)として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層19、及びチャネル領域によって、メモリセルトランジスタMT及び選択トランジスタST1、ST2となるMOSトランジスタが形成されている。
そして半導体基板10上には、上記メモリセルトランジスタMT及び選択トランジスタST1、ST2を被覆するようにして、層間絶縁膜20が形成されている。層間絶縁膜20中には、ソース側の選択トランジスタST2の不純物拡散層(ソース)19に達するコンタクトプラグCPが形成されている。そして層間絶縁膜20上には、コンタクトプラグCPに接続される金属配線層22が形成されている。金属配線層22はソース線SLとして機能する。また層間絶縁膜20中には、ドレイン側の選択トランジスタST1の不純物拡散層(ドレイン)19に達するコンタクトプラグCPが形成されている。そして層間絶縁膜20上に、コンタクトプラグCPに接続される金属配線層21が形成されている。更に層間絶縁膜20中には、それぞれが選択トランジスタST1、ST2のゲート電極(シリサイド層18)に達するコンタクトプラグCPが形成されている。そして層間絶縁膜20上に、それぞれコンタクトプラグCPと接続される金属配線層25、26が形成されている。
層間絶縁膜20上には、金属配線層21、22、25、26を被覆するようにして、層間絶縁膜23が形成されている。層間絶縁膜23中には、金属配線層21に達するコンタクトプラグCP6が形成されている。層間絶縁膜23上には、複数のコンタクトプラグCP6に共通に接続され、第2方向に沿ったストライプ形状の金属配線層29が形成されている。金属配線層29は、素子領域AAの直上に位置するように、層間絶縁膜23上に形成される。金属配線層29はビット線BLとして機能するものであり、コンタクトプラグCP及び金属配線層21は、図6におけるコンタクトプラグCPに相当する。
1−5.周辺回路について
次に、周辺回路3について説明する。周辺回路3は、外部から与えられる命令に従って、メモリセルアレイ2との間でのデータの授受を行い、また電圧を与える。周辺回路3は、例えばロウデコーダ、センスアンプ、電圧発生回路、及びシーケンサ等を含む。
次に、周辺回路3について説明する。周辺回路3は、外部から与えられる命令に従って、メモリセルアレイ2との間でのデータの授受を行い、また電圧を与える。周辺回路3は、例えばロウデコーダ、センスアンプ、電圧発生回路、及びシーケンサ等を含む。
ロウデコーダは、データの書き込み動作時、読み出し動作時、及び消去時において、外部から与えられるロウアドレスRAに基づいて、対応するブロックに接続されたセレクトゲート線SGD、SGS、及びワード線WLに電圧を印加する。前述のように、セレクトゲート線SGD、SGSに与えるべき電圧は、シャント配線25、26によっても伝送される。
またセンスアンプは、データの読み出し時には、メモリセルトランジスタMTからビット線BLに読み出されたデータをセンスして増幅する。この際センスアンプは、ビット線BLに流れる電流をセンスする、またはビット線BLの電圧をセンスすることにより、読み出しデータを判別する。またデータの書き込み時には、ビット線BLに書き込みデータを転送する。
電圧発生回路は、例えばデータの書き込み時において、ワード線WLに印加すべき電圧を発生する。電圧発生回路は、電圧を降圧するための抵抗素子や、逆に昇圧するためのチャージポンプ回路を備えている。
シーケンサは、データの書き込み動作、読み出し動作、及び消去動作時において、必要な動作シーケンスを実行して、上記ロウデコーダ、センスアンプ、及び電圧発生回路の動作を制御する。
以下では、周辺回路3に含まれる抵抗素子の構成について説明する。本抵抗素子は、例えば上記した降圧用の抵抗素子として使用出来る。勿論、その用途はこれに限定されるものでは無く、周辺回路3において広く使用出来るものである。
1−6−1.抵抗素子の平面構成
次に、図10を用い、抵抗素子の平面構成について説明する。図6は抵抗素子の平面図である。本抵抗素子は、上記説明したNAND型フラッシュメモリのメモリセルアレイと同一の半導体基板10上に形成される。 図10では、第1の実施形態に係る抵抗素子の単位配置パターンが示される。本例係る抵抗素子の単位配置パターンは、第1抵抗素子3−1A,3−1B、第2抵抗素子3−2,およびダミーパターンDP1〜DP4を一単位とする。
次に、図10を用い、抵抗素子の平面構成について説明する。図6は抵抗素子の平面図である。本抵抗素子は、上記説明したNAND型フラッシュメモリのメモリセルアレイと同一の半導体基板10上に形成される。 図10では、第1の実施形態に係る抵抗素子の単位配置パターンが示される。本例係る抵抗素子の単位配置パターンは、第1抵抗素子3−1A,3−1B、第2抵抗素子3−2,およびダミーパターンDP1〜DP4を一単位とする。
第1,第2抵抗素子3−1A,3−1B,3−2は、上記変形例1と同様の平面構成である。さらに、コンタクトCPにそれぞれ上層配線が電気的に接続され、本例に係る所望な抵抗値が取り出される。本例では、3本の第1抵抗素子3−1Aおよび6本の第1抵抗素子3−1Bの間に、3本の第2抵抗素子3−2が配置される。
ダミーパターンDP1〜DP4は、ダミーとして使用されるため、コンタクト配線および接続領域が形成されない等のほか、断面構造は実質的に第1,第2抵抗素子3−1,3−2と同様である。本例では、3本のダミーパターンDP1,DP4が、抵抗素子の単位配置パターンの外周にそれぞれ配置される。1本のダミーパターンDP2が、第1抵抗素子3−1Aと第2抵抗素子3−2との間に配置される。1本のダミーパターンDP3が、第1抵抗素子3−1Bと第2抵抗素子3−2との間に配置される。
また、第1,第2抵抗素子3−1A,3−1B,3−2は周期性をもって配置されている。すなわち、第1,第2抵抗素子3−1A,3−1B,3−2の第1方向における長さはほぼ等しい。また、第1,第2抵抗素子3−1A,3−1B,3−2は第1方向においてほぼ等間隔に配置されている。
<取得される抵抗値に関して>
3本の第1抵抗素子3−1Aに関しては、入力側および出力側のそれぞれのコンタクトが上層配線により電気的に接続されることによって、直接抵抗が形成される。そのため、本例の場合、入力側(In(1)H)から出力側(out(1)H)へ流される電流は、3本の第1抵抗素子3−1Aの直列接続されることにより形成される高抵抗素子(1)の中を通ることになる。
3本の第1抵抗素子3−1Aに関しては、入力側および出力側のそれぞれのコンタクトが上層配線により電気的に接続されることによって、直接抵抗が形成される。そのため、本例の場合、入力側(In(1)H)から出力側(out(1)H)へ流される電流は、3本の第1抵抗素子3−1Aの直列接続されることにより形成される高抵抗素子(1)の中を通ることになる。
6本の第1抵抗素子3−1Bに関しては、入力側および出力側のそれぞれのコンタクトが上層配線により2本×2および1本×2だけ電気的に接続されることによって、3本および1本の直接抵抗が形成される。そのため、本例の場合、入力側(In(1)M)から出力側(out(2)H),(out(1)M)へ流される電流は、3本の第1抵抗素子3−1Bの直列接続されることにより形成される高抵抗素子(2)および1本の第1抵抗素子3−1Bの中抵抗素子(1)の中を通ることになる。同様に、入力側(In(2)M)から出力側(out(3)H),(out(2)M)へ流される電流は、3本の第1抵抗素子3−1Bの直列接続されることにより形成される高抵抗素子(3)および1本の第1抵抗素子3−1Bの中抵抗素子(2)の中を通ることになる。
3本の第2抵抗素子3−2に関しては、上層配線により電気的に接続されることによって、1本の直接抵抗がそれぞれ形成される。そのため、本例の場合、入力側(In(1)L)〜(In(3)L)から出力側(out(1)L)〜(out(3)L)へ流される電流は、1本の第2抵抗素子3−2により形成された低抵抗素子(1)〜(3)の中をそれぞれ通ることになる。
尚、本例の接続関係は、一例であり、勿論、抵抗素子の数や、各々の抵抗素子の抵抗値、およびダミーパターンDPの配置は、必要に応じて変形可能である。例えば、第1抵抗素子3−1Aと第2抵抗素子3−2がダミーパターンを介さずに直接隣接するような配置になっていても良い。
1−6−2.抵抗素子の断面構成
次に、図11、図12を用い、上記構成の抵抗素子の断面構成について説明する。図11は、図10中のC−C´線に沿って矢印の方向(第1方向)から見た断面図である。図12(a)(b)は、上記図2と同様の方向(第2方向)における断面図である。
次に、図11、図12を用い、上記構成の抵抗素子の断面構成について説明する。図11は、図10中のC−C´線に沿って矢印の方向(第1方向)から見た断面図である。図12(a)(b)は、上記図2と同様の方向(第2方向)における断面図である。
図示するように、それぞれの素子領域AA上には、ゲート絶縁膜13を介在して多結晶シリコン層14が形成されている。また多結晶シリコン層14上には、ゲート間絶縁膜15を介在して多結晶シリコン層16、17及びシリサイド層18が順次形成されている。ここで、第1抵抗素子における多結晶シリコン層14を第1導電体14−1とし、第2抵抗素子における多結晶シリコン層14を第1導電体14−2と称する場合がある。
前述のように、各素子領域AA内において、上記ゲート間絶縁膜15、多結晶シリコン層16、17及びシリサイド層18は、第2方向に沿って3つの領域に分割されている。例えば、第1抵抗素子3−1において、領域A1−1とA2−1との間、及び領域A2−1とA3−1との間においては、多結晶シリコン層16、17及びシリサイド層18が除去されることで、溝が形成されている。同様に、第2抵抗素子において、領域A1−2とA2−2との間、及び領域A2−2とA3−2との間においては、多結晶シリコン層16、17及びシリサイド層18が除去されることで、溝が形成されている。また図2において、素子分離領域STIの上面は、多結晶シリコン層14の表面よりも高い位置まで形成されているが、素子分離領域STIの上面は、多結晶シリコン層14の表面よりも低い位置に形成されていてもよい。
第1及び第2導電体14−1、14−2は多結晶シリコン層14と同時に形成される。また、第1及び第2抵抗素子3−1、3−2におけるゲート間絶縁膜15を介在して多結晶シリコン層16、17及びシリサイド層18は、メモリセルトランジスタMT及び選択ゲートトランジスタST1、ST2の多結晶シリコン層16、17及びシリサイド層18と同時に形成される。
領域A1−1、A3−1には、第1接続部EI1が形成されている。第1接続部EI1においては、ゲート間絶縁膜15及び多結晶シリコン層16の一部が除去されることにより開口部が形成され、これにより多結晶シリコン層14と多結晶シリコン層17とが接続されている。同様に領域A1−2、A3−2には、第2接続部EI2が形成されている。
これら第1及び第2接続部EI1、EI2はセレクトゲート線SGD、SGSの接続領域EIと同時に形成することができる。その結果、工程を簡略化することができる。
第2接続部EI2においても、ゲート間絶縁膜15及び多結晶シリコン層16の一部が除去されることにより開口部が形成され、これにより多結晶シリコン層14と多結晶シリコン層17とが接続されている。ここで、第2方向に沿った上記第2接続領域の長さLEI2は、前記第1接続領域の長さLEI1よりも長い(LEI2>LEI1)。また、第1方向に沿った上記第1接続領域の幅WEI2は、前記第1接続領域の幅WEI1とほぼ同じ長さである(WEI2≒WEI1)ことは上記と同様である。
そして、上記抵抗素子3−1A,3−2を被覆するようにして、半導体基板10上に層間絶縁膜20が形成されている。層間絶縁膜20中には、領域A1−1、A3−1におけるシリサイド層18に達するコンタクトプラグCP1が形成され、領域A1−2、A3−2におけるシリサイド層18に達するコンタクトプラグCP2が形成される。層間絶縁膜20上には、金属配線層31、32が形成される。金属配線層31は、領域A3−1、A3−2におけるコンタクトプラグCP1、CP2に接続され、金属配線層32は領域A1−1、A1−2におけるコンタクトプラグCP1、CP2に接続される。
上記構成において、多結晶シリコン層14が抵抗素子において実質的に抵抗として機能する領域を、それぞれ第1抵抗領域LFG1、第2抵抗領域LFG2と称する。すなわち、第1抵抗領域LFG1は、第2方向において、領域A1−1における領域A2−1側の第1接続領域EI1の端部から領域A3−1における領域A2−1側の第1接続領域EI1の端部間の領域である。同様に、第2抵抗領域LFG2は、第2方向において、領域A1−2における領域A2−2側の第2接続領域EI2の端部から領域A3−2における領域A2−2側の第2接続領域EI2の端部間の領域である。
また、領域A1−1、A1−2、A3−1及びA3−2における多結晶シリコン層16、17及びシリサイド層18が、抵抗素子における電極として機能する。また、多結晶シリコン層14、16、17及びシリサイド層18は導電体層であれば良く、上記メモリセルアレイと同一の材料によって形成される。
上記のように、第1,第2抵抗素子3−1A,3−1B,3−2が、抵抗素子の配置方向に、第2接続領域EI2が第1接続領域EI1よりも長く(LEI2>LEI1)、第2抵抗領域の長さLFGmain2は、第1抵抗領域の長さLFGmain1よりも短い(LFGmain2<LFGmain1)点は、上記と同様である。また、第1,第2抵抗素子3−1A,3−1B,3−2間において、第1,第2抵抗領域14−1,14−2の幅は共通(同じ)であり、第1,第2接続領域LEI1,LEI2の幅および本数(1本)は共通(同じ)である。
尚、多結晶シリコン層14−1、14−2、16、17及びシリサイド層18は導電体層であれば良いが、メモリセルアレイと同一の材料によって一体として形成される。
<2.作用効果>
第1の実施形態に係る半導体装置によれば、少なくとも上記(1)および(2)と同様の効果が得られる。さらに、本例に挙げた、例えば、NAND型フラッシュメモリ等のように、必要に応じて、適用可能である。
第1の実施形態に係る半導体装置によれば、少なくとも上記(1)および(2)と同様の効果が得られる。さらに、本例に挙げた、例えば、NAND型フラッシュメモリ等のように、必要に応じて、適用可能である。
例えば、3本の第1抵抗素子3−1Aに関しては、入力側および出力側のそれぞれのコンタクトが上層配線により電気的に接続されることによって、直接抵抗が形成される。そのため、本例の場合、入力側(In(1)H)から出力側(out(1)H)へ流される電流は、3本の第1抵抗素子3−1Aの直列接続された高抵抗素子(1)の中を通ることになる。
6本の第1抵抗素子3−1Bに関しては、入力側および出力側のそれぞれのコンタクトが上層配線により2本×2および1本×2だけ電気的に接続されることによって、3本および1本の直接抵抗が形成される。そのため、本例の場合、入力側(In(1)M)から出力側(out(2)H),(out(1)M)へ流される電流は、3本の第1抵抗素子3−1Bの直列接続された高抵抗素子(2)および1本の第1抵抗素子3−1Bの中抵抗素子(1)の中を通ることになる。同様に、入力側(In(2)M)から出力側(out(3)H),(out(2)M)へ流される電流は、3本の第1抵抗素子3−1Bの直列接続された高抵抗素子(3)および1本の第1抵抗素子3−1Bの中抵抗素子(2)の中を通ることになる。
3本の第2抵抗素子3−2に関しては、上層配線により電気的に接続されることによって、1本の直接抵抗がそれぞれ形成される。そのため、本例の場合、入力側(In(1)L)〜(In(3)L)から出力側(out(1)L)〜(out(3)L)へ流される電流は、1本の第2抵抗素子3−2の低抵抗素子(1)〜(3)の中をそれぞれ通ることになる。
また、NAND型フラッシュメモリは、微細化によるメモリセルトランジスタMTのシュリンクおよび大容量化がより進行している。すなわち、電荷蓄積層の高さを低くする、電荷蓄積層の不純物(半導体基板がP形の場合N形の不純物)の不純物濃度を高くする方向に進んでいる。そのため、NAND型フラッシュメモリの微細化により抵抗素子の抵抗値のバラツキは大きくなる傾向がある。その結果、上記(1)および(2)の効果がより顕著であると言える。
第1,第2抵抗素子3−1A,3−1B,3−2は第1方向において周期性をもって配置されている。すなわち、第1,第2抵抗素子3−1A,3−1B,3−2の第1方向における長さはほぼ等しい。また、第1,第2抵抗素子3−1A,3−1B,3−2は第1方向においてほぼ等間隔に配置されている。
すなわち、第2抵抗素子3−2の抵抗値を下げるために、第1方向における第2導電体14−2の長さを大きくすることは、第1,第2抵抗素子3−1A,3−1B,3−2の周期性を崩すことになり好ましくない。
一方、第1抵抗素子3−1A,3−1Bは抵抗値を高くするために、第1方向における長さを短くする必要がある。その結果、第2抵抗素子3−2の第1方向における長さが短くなり、第2方向における長さを短くすることにより抵抗値を下げる必要がある。この理由から、第1方向における第2抵抗素子3−2の接続領域の長さも大きくすることはできない。
ここで、本実施形態によれば、第2方向において、第2抵抗素子3−2接続領域の長さを伸ばすことにより、抵抗素子3−2の接続領域14−2の抵抗値や抵抗バラつきの影響を低減できる。また、抵抗バラつき抑制のため抵抗素子3−2を並列に配置する必要性等がないことによって半導体チップ(chip)の面積増大を防止することができる点で有利である。
また、抵抗値の高い抵抗素子3−1においては、抵抗素子3−1の抵抗値における接続抵抗の影響は小さい。そのため、第2方向における第1接続領域EI1の長さを長くする必要はない。その結果、半導体チップ(chip)の面積増大を防止することができる。また、第2方向における第2抵抗素子3−2の長さは、第2方向における第1抵抗素子3−1の長さよりも短い。よって、第1方向における抵抗素子の単位配置パターンの長さは、第1抵抗素子3−1に律速される。すなわち、第1方向において、第1抵抗素子3−1を小さくすることで、抵抗素子の単位配置パターンの面積を縮小することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
3−1…第1抵抗素子、3−2…第2抵抗素子、EI1…第1接続領域、EI2…第2接続領域、14−1…第1抵抗領域、14−2…第2抵抗領域、LEI1…第1接続領域の長さ、LEI2…第2接続領域の長さ。
Claims (5)
- 半導体基板と、
前記半導体基板上に配置された第1導電体と、第1方向における前記第1導電体の両端の上面に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第1接続領域を介して前記第1導電体に接続する第2導電体とを備える第1抵抗素子と、
前記半導体基板上に配置された第3導電体と、前記第1方向における前記第3導電体の両端の上面に形成された前記ゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第2接続領域を介して前記第3導電体に接続する第4導電体とを備える第2抵抗素子とを具備し、
前記第1方向に沿った前記第2接続領域の長さは、前記第1接続領域の長さよりも長いこと
を特徴とする半導体装置。 - 前記第1方向において、前記第2接続領域間の長さは前記第1接続領域間の長さよりも短いこと
を特徴とする請求項1に記載の半導体装置。 - 前記第1方向と交差する第2方向における前記第1導電体と前記第2導電体の長さは共通であること
を特徴とする請求項1または請求項2に記載の半導体装置。 - 複数のメモリセルが配置されるメモリセルアレイを更に具備し、
前記第1導電体及び前記第2導電体は前記メモリセルの電荷蓄積層と同じ材料から構成されていること
を特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。 - 前記第1,第2抵抗素子は前記第2方向に同じ間隔で配置されていること
を特徴とする請求項3に記載の半導体装置。
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