JP5317742B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5317742B2
JP5317742B2 JP2009026263A JP2009026263A JP5317742B2 JP 5317742 B2 JP5317742 B2 JP 5317742B2 JP 2009026263 A JP2009026263 A JP 2009026263A JP 2009026263 A JP2009026263 A JP 2009026263A JP 5317742 B2 JP5317742 B2 JP 5317742B2
Authority
JP
Japan
Prior art keywords
contact plug
contact
mos transistor
transistor
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009026263A
Other languages
English (en)
Other versions
JP2010182939A (ja
Inventor
真人 遠藤
至 川端
伸一 渡邉
拓也 二山
博行 新田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009026263A priority Critical patent/JP5317742B2/ja
Priority to US12/699,319 priority patent/US8169824B2/en
Priority to KR1020100010819A priority patent/KR101099803B1/ko
Publication of JP2010182939A publication Critical patent/JP2010182939A/ja
Application granted granted Critical
Publication of JP5317742B2 publication Critical patent/JP5317742B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Read Only Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

この発明は、半導体装置に関する。例えば、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関する。
従来、不揮発性半導体メモリとしてＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が知られている。また、高集積化が可能なＥＥＰＲＯＭとして、ＮＡＮＤ型フラッシュメモリが、広く用いられている。
ＮＡＮＤ型フラッシュメモリは、メモリセルへのデータの書き込み、読み出し、及び消去を行うための、種々の回路（以下、これらをまとめて周辺回路と呼ぶ）を備えている。そして、近年のメモリセルの微細化に伴って、周辺回路に含まれるＭＯＳトランジスタのサイズも縮小化されている。その結果、ＭＯＳトランジスタに流せる電流量が小さくなるなど、ＮＡＮＤ型フラッシュメモリの動作信頼性が悪化する、という問題があった（例えば特許文献１参照）。
特開２００５−３１１１３１号公報
この発明は、コンタクト抵抗を低減し、動作信頼性を向上出来る半導体装置を提供する。
この発明の一態様に係る半導体装置は、半導体基板上に形成された、Ｎ型の第１ＭＯＳトランジスタと、前記半導体基板上に形成された、Ｐ型の複数の第２ＭＯＳトランジスタと、円形の平面形状を有する第１コンタクトプラグと、楕円形の平面形状を有する第２コンタクトプラグとを具備し、前記第２コンタクトプラグは、前記第２ＭＯＳトランジスタのいずれかの、ソースまたはドレイン上に形成され、前記第１コンタクトプラグは、残りの前記第２ＭＯＳトランジスタ、及び前記第１ＭＯＳトランジスタの、ソースまたはドレイン上に形成され、前記第２コンタクトプラグは、前記ソースまたはドレインにつき、１個、形成され、前記第１コンタクトプラグは、前記ソースまたはドレインにつき、３個、形成され、前記第２ＭＯＳトランジスタのゲート幅方向における前記ソースまたはドレインの幅は、前記第１ＭＯＳトランジスタのゲート幅方向における前記ソースまたはドレインの幅よりも小さい。
本発明によれば、コンタクト抵抗を低減し、動作信頼性を向上出来る半導体装置を提供出来る。
この発明の第１の実施形態に係るフラッシュメモリのブロック図。 この発明の第１の実施形態に係るメモリセルアレイの平面図。 図２におけるＹ１−Ｙ１’線に沿った断面図。 この発明の第１の実施形態に係る周辺トランジスタの平面図。 この発明の第１の実施形態に係る周辺トランジスタの平面図。 この発明の第１の実施形態に係る周辺トランジスタの断面図。 この発明の第１の実施形態に係る周辺トランジスタの断面図。 この発明の第１の実施形態に係る周辺トランジスタの平面図。 この発明の第１の実施形態に係る第１コンタクトプラグ形成用マスクの模式図と、実際に形成されたコンタクトホールの断面写真。 この発明の第１の実施形態に係る第２コンタクトプラグ形成用マスクの模式図と、実際に形成されたコンタクトホールの断面写真。 ＭＯＳトランジスタのコンタクト抵抗の必要スペック、及び実際の値を示す表。 この発明の第２の実施形態に係るセンスアンプの回路図。 この発明の第２の実施形態に係るセンスアンプの平面図。 図１３におけるＸ１−Ｘ１’線に沿った断面図。 センスアンプの平面図。 この発明の第１、第２の実施形態の変形例に係る周辺トランジスタの断面図。 この発明の第１、第２の実施形態の変形例に係る周辺トランジスタの断面図。 この発明の第１、第２の実施形態の変形例に係る周辺トランジスタの断面図。 この発明の第１、第２の実施形態の変形例に係る周辺トランジスタの平面図。 周辺トランジスタの平面図。
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［第１の実施形態］
この発明の第１の実施形態に係る半導体装置について、ＮＡＮＤ型フラッシュメモリを例に挙げて、以下説明する。
＜ＮＡＮＤ型フラッシュメモリの構成＞
まず、ＮＡＮＤ型フラッシュメモリの全体の構成について、図１を用いて説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリの構成の一部を示すブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２及び周辺回路３を備えている。
まずメモリセルアレイ２について説明する。メモリセルアレイ２は、複数のメモリブロックＢＬＫ０〜ＢＬＫｍ（ｍは２以上の自然数）を備えている。以下、メモリブロックＢＬＫ０〜ＢＬＫｍを区別しない場合には、単にメモリブロックＢＬＫと呼ぶことにする。メモリブロックＢＬＫの各々は、ｎ個（ｎは１以上の自然数）のメモリセルユニット４を備えている。
メモリセルユニット４の各々は、例えば３２個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレインは選択トランジスタＳＴ１のソースに接続され、他端側のソースは選択トランジスタＳＴ２のドレインに接続されている。
メモリブロックＢＬＫの各々において、同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１を、単にワード線ＷＬと呼ぶことがある。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、メモリセルユニット４を選択出来るのであればいずれか一方のみが設けられていても良い。
上記構成のメモリセルアレイ２において、同一列にあるメモリセルユニット４における選択トランジスタＳＴ１のドレインは、同一のビット線ＢＬ０〜ＢＬｎ（ｎは自然数）に共通に接続されている。ビット線ＢＬ０〜ＢＬｎについても、単にビット線ＢＬと呼ぶことがある。すなわちビット線ＢＬは、複数のメモリブロックＢＬＫ間で、メモリセルユニット４を共通接続する。他方、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳは、同一のメモリブロックＢＬＫ内において、メモリセルユニット４を共通接続する。また、メモリセルアレイ２に含まれるメモリセルユニット４は、同一のソース線ＳＬに共通接続されている。
また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一のメモリブロックＢＬＫ内におけるメモリセルユニット４は一括してデータが消去される。すなわち、メモリブロックＢＬＫが消去単位となる。
次に、周辺回路３の構成について説明する。周辺回路３は、メモリセルトランジスタＭＴへのデータの書き込み、データの読み出し、及びデータの消去のための動作を制御する。すなわち周辺回路３は、図示せぬロウデコーダ、センスアンプ、電圧発生回路、及び制御回路等を含んでいる。
センスアンプは、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータを、センスして増幅する。この際センスアンプは、ビット線ＢＬに流れる電流をセンスすることにより、全ビット線ＢＬにつき一括してデータを判別する。またデータの書き込み時には、ビット線ＢＬに書き込みデータを転送する。
ロウデコーダは、メモリブロックＢＬＫ毎に設けられている。そしてロウデコーダは、データの書き込み動作時、読み出し動作時、及び消去時において、外部から与えられるロウアドレスＲＡに基づいて、対応するメモリブロックＢＬＫに接続されたセレクトゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬに電圧を印加する。
例えばデータの書き込み時には、セレクトゲート線ＳＧＤ、ＳＧＳにそれぞれ“Ｈ”レベル及び“Ｌ”レベルを与えることで、選択トランジスタＳＴ１、ＳＴ２をそれぞれオン、オフさせる。また、データを書き込むべきメモリセルトランジスタＭＴが接続された選択ワード線ＷＬに対して、電圧ＶＰＧＭを印加する。電圧ＶＰＧＭは、ＦＮトンネリングにより電荷蓄積層に電子を注入するための、正の高電圧である。他方、非選択ワード線に対しては、電圧ＶＰＡＳＳを印加する。電圧ＶＰＡＳＳは、保持するデータに関わらずメモリセルトランジスタＭＴをオンさせることが可能な電圧であり、ＶＰＡＳＳ＜ＶＰＧＭである。これにより、センスアンプによってビット線に与えられた書き込みデータが、選択メモリセルトランジスタＭＴに転送される。
またデータの読み出し時には、セレクトゲート線ＳＧＤ、ＳＧＳにそれぞれ“Ｈ”レベルを与えることで、選択トランジスタＳＴ１、ＳＴ２を共にオンさせる。また、データを読み出すべきメモリセルトランジスタＭＴが接続された選択ワード線ＷＬに対して、電圧ＶＣＧＲを印加する。電圧ＶＣＧＲは、読み出し対象に応じた電圧である。他方、非選択ワード線に対しては、電圧ＶＲＥＡＤを印加する。電圧ＶＲＥＡＤは、保持するデータに関わらずメモリセルトランジスタＭＴをオンさせることが可能な電圧である。これにより、選択メモリセルトランジスタＭＴがオンすれば、ビット線ＢＬからソース線ＳＬに電流が流れ、オフすれば電流は流れない。
制御回路は、外部からコマンド及びアドレスを受け取る。そして受け取ったコマンド及びアドレスに基づいて、上記回路ブロックの動作を制御する。すなわち制御回路はシーケンサを含み、データの書き込み動作、消去動作、及び読み出し動作における一連の処理（シーケンス）を制御する。また制御回路は、電圧発生回路に対して、必要な種々の電圧を発生するよう命令する。
電圧発生回路は、複数のチャージポンプ回路を備え、制御回路の命令に従って、データの書き込み、読み出し、及び消去動作に必要な電圧を、発生する。
上記構成の周辺回路は、複数のＭＯＳトランジスタによって形成される。これらのＭＯＳトランジスタには、低耐圧型のｎチャネルＭＯＳトランジスタ５及びｐチャネルＭＯＳトランジスタ６、並びにＭＯＳトランジスタ５、６よりも高耐圧型のｎチャネルＭＯＳトランジスタ７及びｐチャネルＭＯＳトランジスタ８が含まれる。ＭＯＳトランジスタ５〜８を区別しない場合には、これらをまとめて周辺トランジスタと呼ぶことがある。
＜メモリセルアレイ２の平面構成及び断面構成について＞
次に、上記メモリセルアレイ２の平面構成及び断面構成について説明する。図２は、メモリセルアレイ２の平面図である。
図示するようにｐ型半導体基板（シリコン基板）１０中には、第１方向に沿ったストライプ形状の素子領域ＡＡが、互いに平行に複数設けられている。隣接する素子領域ＡＡ間には素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。
半導体基板１０上には、複数の素子領域ＡＡを跨ぐようにして、第１方向に直交する第２方向沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳが形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域には、電荷蓄積層（浮遊ゲートＦＧ）が設けられている。なお、電荷蓄積層の第１方向に沿った幅は、例えばワード線ＷＬの第１方向に沿った幅と等しく、また第２方向に沿った幅は、例えば素子領域ＡＡの第２方向に沿った幅と等しくされる。そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。第１方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線とセレクトゲート線との間の素子領域ＡＡ中には、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
メモリブロックＢＬＫは、図２における第１方向に沿って、複数配置されている。そして、第２方向で隣接するメモリブロックＢＬＫは、選択トランジスタＳＴ１同士、または選択トランジスタＳＴ２同士が隣接し、これらが不純物拡散層を共有する。
従って、隣接するセレクトゲート線ＳＧＤ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そして、このドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、各ドレイン領域につき１個、設けられる。コンタクトプラグＣＰ１は、第１方向に沿ったストライプ形状のビット線ＢＬ（図示せず）に接続される。また、隣接するセレクトゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そして、このソース領域上にはコンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は、図示せぬソース線ＳＬ（図示せず）に接続される。
コンタクトプラグＣＰ１は、隣接する選択トランジスタＳＴ１が共有するドレイン毎に、１個ずつ設けられ、それらは第２方向に沿って互い違いに位置するように配置されている。すなわち、あるコンタクトプラグＣＰ１は一方のセレクトゲート線ＳＧＤに近接して（他方のセレクトゲート線ＳＧＤから離隔して）配置され、このコンタクトプラグＣＰ１に第２方向で隣接する別のコンタクトプラグＣＰ１は、他方のセレクトゲート線ＳＧＤに近接して（一方のセレクトゲート線ＳＧＤから離隔して）配置される。またコンタクトプラグＣＰ１は、ほぼ円形の平面形状を有している。
これに対してコンタクトプラグＣＰ２は、複数の選択トランジスタＳＴ２に跨るようにして形成される。すなわち、１つのコンタクトプラグＣＰ２は、複数の選択トランジスタＳＴ２のソースに接するように形成され、長径が第２方向に沿った楕円の平面形状を有している。
次に、上記構成のメモリセルアレイ２の断面構成について、図３を用いて説明する。図３は、図２におけるＹ１−Ｙ１’線（第１方向）に沿った断面図である。
図示するように、ｐ型半導体基板１０の表面領域内にｎ型ウェル領域１１が形成され、ｎ型ウェル領域１１の表面領域内にｐ型ウェル領域１２が形成されている。ｐ型ウェル領域１２上にはゲート絶縁膜１３が形成され、ゲート絶縁膜１３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜１３上に形成された多結晶シリコン層１４、多結晶シリコン層１４上に形成されたゲート間絶縁膜１５、及びゲート間絶縁膜１５上に形成された多結晶シリコン層１６を有している。ゲート間絶縁膜１５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜、またはそれらを含む積層構造、またはＴｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＳｉ膜とシリコン酸化膜またはシリコン窒化膜との積層構造で形成される。またゲート絶縁膜１３はトンネル絶縁膜として機能するものである。
メモリセルトランジスタＭＴにおいては、多結晶シリコン層１４は浮遊ゲート（ＦＧ）として機能する。他方、多結晶シリコン層４６は、ビット線に直交する方向で隣接するもの同士で共通接続されており、制御ゲート（ワード線ＷＬ）として機能する。
選択トランジスタＳＴ１、ＳＴ２においては、ゲート間絶縁膜１５の一部が除去されることにより、多結晶シリコン層１４、１６が、ワード線方向で隣接するもの同士で共通接続されている。そして多結晶シリコン層１４、１６が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層１４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層１６の電位は、一定の電位、またはフローティングの状態とされる。
ゲート電極間に位置する半導体基板１０表面内には、ｎ＋型不純物拡散層１７が形成されている。不純物拡散層１７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層１７、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。
半導体基板１０上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜１８が形成されている。層間絶縁膜１８中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜１８上には、コンタクトプラグＣＰ２に接続される金属配線層１９が形成されている。金属配線層１９はソース線ＳＬとして機能する。また層間絶縁膜１８中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）１７に達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜１８上に、コンタクトプラグＣＰ３に接続される金属配線層２０が形成されている。
層間絶縁膜１８上には、金属配線層１９、２０を被覆するようにして、層間絶縁膜２１が形成されている。そして層間絶縁膜２１中に、金属配線層２０に達するコンタクトプラグＣＰ４が形成されている。そして層間絶縁膜２１上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層２２が形成されている。金属配線層２２はビット線ＢＬとして機能する。すなわち、コンタクトプラグＣＰ３、ＣＰ４、及び金属配線層２０が、図２におけるコンタクトプラグＣＰ１に相当する。
なお、メモリセルアレイ２に含まれる複数のメモリセルユニット４は、同一のウェル領域１２上に形成されている。
＜周辺トランジスタの平面構成及び断面構成について＞
次に、上記周辺トランジスタ５〜８の構成について説明する。
まず、周辺トランジスタ５〜８の平面構成について、図４及び図５を用いて説明する。図４は、周辺回路３に含まれる複数の周辺トランジスタ６のうちのいずれか（これを、以下では周辺トランジスタ６−１と呼ぶ）の平面図であり、図５は、周辺トランジスタ６−１以外の残りの周辺トランジスタ６（これを、以下では周辺トランジスタ６−２と呼ぶ）、及び周辺トランジスタ５、７、８の平面図である。
図示するように周辺トランジスタ５〜８は、周囲を素子分離領域ＳＴＩに取り囲まれた素子領域ＡＡ上に形成される。周辺トランジスタ５〜８はゲート電極３０、ソース、及びドレインを備えており、ゲート電極３０は素子領域ＡＡを跨ぐようにして形成されている。また、ソース及びドレイン上には、コンタクトプラグＣＰ１０が形成されている。
周辺トランジスタ６−１上に形成されたコンタクトプラグＣＰ１０は、ゲート幅方向に沿った長径を有する楕円型の平面形状を有しており、１つのソース及びドレインにつき、１個、設けられている（図４参照）。他方、周辺トランジスタ５、６−２、７、８上に形成されたコンタクトプラグＣＰ１０は、円形の平面形状を有しており、１つのソース及びドレインにつき、複数個、例えば３個以上、設けられている（図５参照）。図５では、コンタクトプラグＣＰ１０が３個、または４個、設けられる場合について示しているが、これは一例に過ぎず、５個以上、設けられても良い。
次に、周辺トランジスタ５〜８の断面構成について説明する。まず、低耐圧型の周辺トランジスタ５、６につき、図６を用いて説明する。図６は、周辺トランジスタ６の、ゲート長方向に沿った断面図である。
図示するように、半導体基板１０の素子領域ＡＡの表面領域内には、ｎ型ウェル領域３１が形成されている。ｎ型ウェル領域３１の表面領域内には、周辺トランジスタ６のソース及びドレインとして機能するｐ＋型不純物拡散層３２、３３が、互いに離隔して形成されている。そして、不純物拡散層３２、３３間のｎ型ウェル領域３１上に、ゲート電極３０が、ゲート絶縁膜３４を介在して形成されている。ゲート絶縁膜３４の膜厚はｄ１である。
半導体基板１０上には、上記構成の周辺トランジスタ６を被覆するようにして、層間絶縁膜３５が形成される。層間絶縁膜３５内には、それぞれ不純物拡散層３２、３３に達するコンタクトプラグＣＰ１０が形成され、層間絶縁膜３５上には、それぞれコンタクトプラグＣＰ１０に接続される金属配線層３６、３７が形成される。
周辺トランジスタ５の断面構成も、導電型が異なる以外は、図６と同様である。すなわち周辺トランジスタ５の場合には、ｎ型ウェル領域３１は不要であり、半導体基板１０上に周辺トランジスタ５が形成される。そして不純物拡散層３２、３３は、ｎ＋型の導電型で形成される。
次に、高耐圧型の周辺トランジスタ７、８について、図７を用いて説明する。図７は、周辺トランジスタ８の、ゲート長方向に沿った断面図である。
図示するように、半導体基板１０の素子領域ＡＡの表面領域内には、ｎ型ウェル領域４１が形成され、ｎ型ウェル領域４１の表面領域内にはｐ型ウェル領域４２が形成され、ｐ型ウェル領域４２の表面領域内にはｎ型ウェル領域４３が形成されている。そして周辺トランジスタ８は、ｎ型ウェル領域４３上に形成される。その他の構成は、図６と同様である。但し、周辺トランジスタ８のゲート絶縁膜４０の膜厚ｄ２は、周辺トランジスタ５、６のゲート絶縁膜３４の膜厚ｄ１よりも大きい。
周辺トランジスタ７の断面構成も、導電型が異なる以外は、図７と同様である。すなわち周辺トランジスタ５の場合には、ｎ型ウェル領域４３は不要であり、ｐ型ウェル領域４２上に周辺トランジスタ７が形成される。そして不純物拡散層３２、３３は、ｎ＋型の導電型で形成される。
なお、ＭＯＳトランジスタ５、６とＭＯＳトランジスタ７、８との間で、バックゲートのバイアスを異ならせるような制御が不要であれば、ウェル領域４２、４３は不要である。すなわち、ＭＯＳトランジスタ７、８は、それぞれ半導体基板１０上及びウェル領域４１上にそれぞれ形成すれば良い。また、ＭＯＳトランジスタ７は、ソース・ドレイン間耐圧を高めるためにウェル領域を形成せず、半導体基板１０上に形成されていても良い。
＜周辺トランジスタの素子サイズについて＞
次に、上記構成の周辺トランジスタ５〜８のサイズについて、図８を用いて説明する。図８は、周辺トランジスタ６−１、及び周辺トランジスタ５、６−２、７、８のいずれかの平面図である。特に図８における周辺トランジスタ５〜８は、ＮＡＮＤ型フラッシュメモリ１内において複数の円形のコンタクトプラグＣＰ１０を備える周辺トランジスタのうち、コンタクトプラグＣＰ１０の直径が最小であり、且つその隣接間隔が最小であるものを示している。
以下では、周辺トランジスタ５、６−２、７、８が備える円形のコンタクトプラグＣＰ１０を、第１コンタクトプラグＣＰ１０−１と呼び、周辺トランジスタ６−１が備える楕円形のコンタクトプラグＣＰ１０を、第２コンタクトプラグＣＰ１０−２と呼ぶ。また、第１コンタクトプラグＣＰ１０−１の平面の直径の最小値をｄp_minと呼び、その隣接間隔をＳp_minと呼ぶ。またこのような第１コンタクトプラグＣＰ１０−１を備える周辺トランジスタ５、６−２、７、８の、不純物拡散層３２、３３のゲート幅方向に沿った幅の最小値を、幅Ｗminと呼ぶ。
また、周辺トランジスタ６−１が備える楕円形のコンタクトプラグＣＰ１０を、第２コンタクトプラグＣＰ１０−２と呼ぶ。また、第２コンタクトプラグＣＰ１０−２の長径方向の径をｄp_rectと呼び、周辺トランジスタ６−１の不純物拡散層３２、３３のゲート幅方向に沿った幅を、幅Ｗ１と呼ぶ。なお、第２コンタクトプラグＣＰ１０−２の短径方向の幅は第１コンタクトプラグＣＰ１０−１の平面の直径の最小値ｄp_minと等しい。
第２コンタクトプラグＣＰ１０−２の長径ｄp_rectは、ｄp_minの２倍と、この第１コンタクトプラグＣＰ１０−１の隣接間隔Ｓp_minとの和にほぼ等しい。また、周辺トランジスタ６−１の、ソースand/orドレインの幅Ｗ１は、ｄp_minの３倍と、Ｓp_minの２倍との和よりも小さく、且つｄp_rectよりも大きい。なお、当然ではあるが、Ｗ１＜Ｗminであり、Ｗminは、ｄp_minの３倍と、隣接間隔Ｓp_minの２倍との和よりも大きい。なお、幅Ｗ１は、メモリセルトランジスタＭＴのゲート幅方向におけるソース及びドレインの幅よりも大きい。
図８に示す第１コンタクトプラグＣＰ１０−１及び第２コンタクトプラグＣＰ１０−２は、フォトリソグラフィ技術を用いて形成される。すなわち、層間絶縁膜３５を堆積した後、層間絶縁膜３５上にフォトレジストを塗布し、このフォトレジストにフォトリソグラフィ技術により、第１コンタクトプラグＣＰ１０−１及び第２コンタクトプラグＣＰ１０−２形成用パターンを形成する。その後、ＲＩＥ（reactive ion etching）等の異方性のエッチングにより、ソース及びドレイン３２、３３に達する第１コンタクトプラグＣＰ１０−１及び第２コンタクトプラグＣＰ１０−１形成用のコンタクトホールを、層間絶縁膜３５内に形成する。その後、このコンタクトホールを金属などの導電膜により埋め込むことで、第１コンタクトプラグＣＰ１０−１及び第２コンタクトプラグＣＰ１０−１が完成する。
以上の製造プロセスにおいて、フォトリソグラフィ時に使用するマスクにおける第１コンタクトプラグＣＰ１及び第２コンタクトプラグＣＰ１０−２の設計寸法と、実際に層間絶縁膜３５に形成されるコンタクトホールの寸法とにつき、以下説明する。図９は、第１コンタクトプラグＣＰ１０−１用のコンタクトホール形成用のマスクの形状と、実際に形成されたコンタクトホールの平面写真を示している。図示するように、第１コンタクトホールＣＰ１０−１を形成するためのマスクパターンの形状は、矩形（正方形）である。そして、現世代において形成可能なコンタクトホールのマスク上の最小寸法は、縦、横がＡ（例えば、９０ｎｍ）であり、その隣接間隔はＢ（例えば、１８０ｎｍ）である。このマスクパターンを用いて形成されたコンタクトホールの平面形状は、円形となる。そしてその直径はａ１＝ａ２＝約７０ｎｍ（すなわちｄp_min＝７０ｎｍ）であり、隣接間隔はｂ＝約２００ｎｍ（すなわちＳp_min＝約２００ｎｍ）である。
図１０は、第２コンタクトプラグＣＰ１０−２用のコンタクトホール形成用のマスクの形状と、実際に形成されたコンタクトホールの平面写真を示している。図示するように、第２コンタクトホールＣＰ１０−２を形成するためのマスクパターンの形状は、矩形（長方形）である。そして、その寸法は、縦がＣ（例えば、３６０ｎｍ）、横が第１コンタクトホールＣＰ１０−１の径と同じＡ（例えば、９０ｎｍ）である。このマスクパターンを用いて形成されたコンタクトホールの平面形状は、楕円形となる。そしてその長径はｃ（約２９０ｎｍ）であり、短径はａ３（約６０ｎｍ）である。
第１コンタクトホールＣＰ１０−１の径と第２コンタクトホールＣＰ１０−２の短径を比べると、第１コンタクトホールＣＰ１０−１の径の方が第２コンタクトホールＣＰ１０−２の短径よりも大きくなっている。
＜効果＞
上記のように、この発明に係る半導体装置であると、コンタクト抵抗を低減し、動作信頼性を向上出来る。本効果につき、以下説明する。
背景技術で説明したように、近年のＮＡＮＤ型フラッシュメモリは、その微細化が進展している。特に、セルサイズの微細化の進展には目覚ましいものがある。そして、セルサイズの微細化に伴って、周辺回路におけるトランジスタサイズも縮小されている。
すると、微細化に伴い、周辺トランジスタのコンタクト抵抗が増大するという問題があった。この要因としては、大きくは次の２つが挙げられる。すなわち、
（１）微細化により、周辺トランジスタのソース及びドレインの表面積が小さくなり、ソース及びドレイン上に十分な数のコンタクトプラグを配置出来ない。周辺トランジスタにおいては、ソース及びドレインの各々につき、少なくとも３つ以上のコンタクトプラグを形成することが望ましい。しかし微細化により、３つのコンタクトプラグを形成することも困難になってきている。すなわち、コンタクトプラグとソース及びドレインとの接触面積が不十分となり、コンタクト抵抗が増大する。
（２）微細化により、製造プロセスが低温下している。すると、ソース及びドレインの不純物を活性化させる熱処理が不十分となり、コンタクト抵抗が増大する。
以上のようにコンタクト抵抗が増大すると、周辺トランジスタが流せる電流量（オン電流）が低下する。その結果、ＮＡＮＤ型フラッシュメモリの動作信頼性が悪化する。そして、コンタクト抵抗の増加は特に、上記（２）の要因が顕著なｐチャネルＭＯＳトランジスタにおいて、大きな問題となる。これは、ｐチャネルＭＯＳトランジスタのソース・ドレイン拡散層を、元素量の軽いボロンを用いて形成する場合に顕著である。
しかしながら、上記実施形態に係る半導体装置であると、コンタクトプラグＣＰ１０−１を３個以上配置出来ないほどに微細化されたｐチャネルＭＯＳトランジスタ６−１において、平面形状が楕円形であるコンタクトプラグＣＰ１０−２を形成している。
従って、円形のコンタクトプラグＣＰ１０−１を使用する場合に比べて、コンタクトプラグとソース及びドレインとの間の接触面積を増加させることが出来る。その結果、ＭＯＳトランジスタ６−１の流せる電流が増大し、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。
ここで、図１０の実際の寸法から、第１コンタクトプラグＣＰ１０−１を３個形成した場合と、第２コンタクトプラグＣＰ１０−２を１個形成した場合の平面積を比較計算する。
第１コンタクトプラグＣＰ１０−１の１個あたりの平面積は約３８４６ｎｍ２である。この第１コンタクトプラグＣＰ１０−１を３個形成すると約１１５４０ｎｍ２になる。一方、第２コンタクトプラグＣＰ１０−２の１個あたりの平面積は約１６６２６ｎｍ２になる。ここで、第１コンタクトプラグＣＰ１０−１と第２コンタクトプラグＣＰ１０−２の高さが等しいとすると、第１コンタクトプラグＣＰ１０−１を３個形成した場合より第２コンタクトプラグＣＰ１０−２を１個形成した場合の平面積の方が大きいことがわかる。
第１及び第２コンタクトプラグＣＰ１０−１、ＣＰ１０−２の高さ（深さ）が同じであれば、第１コンタクトプラグＣＰ１０−１を３個形成するより第２コンタクトプラグＣＰ１０−２を１つ形成した方が、抵抗が小さくなると考えられる。
これは、第２コンタクトプラグＣＰ１０−２が、Ｓp_minに相当する領域を、導体部分として使用できることに起因する。Ｓp_minは、ポジレジストを用いた場合、コンタクトホールの加工よりも露光によって律速される値であり、Ｓp_minはｄp_minの２倍程度必要になるからである。すなわち、仕上がり形状において第２コンタクトプラグＣＰ１０−２の短径方向の径が第１コンタクトプラグＣＰ１０−１の径よりも小さくなったとしても、抵抗値は第２コンタクトプラグＣＰ１０−２の方が小さくなっている。
また、第１コンタクトプラグＣＰ１０−１をＭＯＳトランジスタのゲート幅方向に３個形成した場合、マスク上の寸法における幅Ｗminは、（Ｓp_min×２＋ｄp_min×３）＝６３０ｎｍ＋α（合わせ余裕）が必要となる。一方、第２コンタクトプラグＣＰ１０−２をＭＯＳトランジスタのゲート幅方向に１個形成した場合、マスク上の寸法における幅Ｗ１は、ｄp_rect＝３６０ｎｍ＋α（合わせ余裕）で済む。すなわち、１つの楕円形の第２コンタクトプラグＣＰ１０−２を有する第２ＭＯＳトランジスタのチャネル方向における幅Ｗ１は、３つの円形の第１コンタクトプラグＣＰ１０−１を有する第１ＭＯＳトランジスタのチャネル方向における幅Ｗminよりも小さい。さらにコンタクト抵抗は、第１コンタクトプラグＣＰ１０−１を３個配置するよりも第２コンタクトプラグＣＰ１０−２を１つ配置した方が小さい。すなわち、マスク上の幅Ｗ１は、幅Ｗminよりも小さくできる。
実際の第１コンタクトプラグＣＰ１０−１と第２コンタクトプラグＣＰ１０−１２の抵抗値を図１１に示す。図１１は、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタにつき、必要とされるコンタクト抵抗のスペックと、２個の丸穴コンタクトプラグ（第１コンタクトプラグＣＰ１０−１）を用いた場合のコンタクト抵抗と、１個の長穴コンタクトプラグ（第２コンタクトプラグＣＰ１０−２）を用いた場合のコンタクト抵抗とを示す表である。
図示するように、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタに求められるコンタクト抵抗のスペックは、それぞれ１〜２ｋΩ以下、及び３〜５ｋΩ以下である。この点、ｐチャネルＭＯＳトランジスタにおいて２つの第１コンタクトプラグＣＰ１０−１を用いた場合、そのコンタクト抵抗は１０〜１００ｋΩとなり、必要なスペックを満たせない。しかし、本実施形態のように第２コンタクトプラグＣＰ１０−２を用いることで、コンタクト抵抗は１〜３ｋΩとなり、大幅にコンタクト抵抗を削減出来る。
なお、ｎチャネルＭＯＳトランジスタは、製造プロセスの低温下の影響を受け難い。従って、２つの第２コンタクトプラグＣＰ１０−１を用いた場合であっても、必要なコンタクト抵抗のスペックを満たすことが出来る。
また、本実施形態に係る構成であると、ｐチャネルＭＯＳトランジスタのコンタクト抵抗を下げつつ、ｎチャネルＭＯＳトランジスタのゲート幅方向の微細化を可能とする。
周辺回路の微細化により、ＭＯＳトランジスタのゲート幅方向を小さくしたい場合がある。さらに、図１１に示すように、ｎチャネルＭＯＳトランジスタは、ｐチャネルＭＯＳトランジスタよりもコンタクト抵抗が小さい。すなわち、ｎチャネルＭＯＳトランジスタにおいては、ソースまたはドレインに第１コンタクトプラグ１つを配置すれば十分である場合がある。
ここで、第１コンタクトプラグを１個用いたｎチャネルＭＯＳトランジスタの幅Ｗminは、第２コンタクトプラグを１個用いたｐチャネルＭＯＳトランジスタの幅Ｗ１よりも短くなる。すなわち、ｐチャネルＭＯＳトランジスタのコンタクト抵抗を下げつつ、ｎチャネルＭＯＳトランジスタのゲート幅方向の微細化を可能とする。
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体装置について説明する。本実施形態は、上記第１の実施形態で説明した周辺トランジスタ６−１を、ＮＡＮＤ型フラッシュメモリ１のセンスアンプに用いたものである。その他の構成は第１の実施形態と同様であるので、説明は省略する。
＜センスアンプの回路構成について＞
まず、センスアンプの回路構成について図１２を用いて説明する。図１２は、本実施形態に係るセンスアンプの回路図である。
図示するようにセンスアンプ６０は、ｎチャネルＭＯＳトランジスタ６１〜６８、ｐチャネルＭＯＳトランジスタ６９〜７２、キャパシタ素子７３、及びラッチ回路７４を備えている。
ＭＯＳトランジスタ６１は、電流経路の一端がビット線ＢＬのいずれかに接続され、他端がノードＣＯＭ２に接続され、ゲートに信号ＢＬＣが印加される。ＭＯＳトランジスタ７０は、電流経路の一端がノードＣＯＭ２に接続され、他端が電圧ＶＳＳ（例えば０Ｖ）の印加されるノードＮ＿ＶＳＳに接続され、ゲートがノードＬＡＴに接続される。ＭＯＳトランジスタ６６は、電流経路の一端がノードＣＯＭ２に接続され、他端がノードＮ＿ＶＳＳに接続され、ゲートがノードＩＮＶに接続される。ＭＯＳトランジスタ６９は、電流経路の一端がノードＣＯＭ２に接続され、他端がノードＣＯＭ１に接続され、ゲートがノードＩＮＶに接続される。ＭＯＳトランジスタ６５は、電流経路の一端がノードＣＯＭ２に接続され、他端がノードＣＯＭ１に接続され、ゲートがノードＬＡＴに接続される。ＭＯＳトランジスタ６７は、電流経路の一端がノードＣＯＭ１に接続され、他端がノードＮ＿ＶＳＳに接続され、ゲートに信号ＳＥＴが入力される。ＭＯＳトランジスタ６２は、電流経路の一端が電圧ＶＤＤ（例えば１．５Ｖ）の印加されるノードＮ＿ＶＤＤに接続され、他端がノードＣＯＭ１に接続され、ゲートに信号ＢＬＸが入力される。ＭＯＳトランジスタ６３は、電流経路の一端がノードＳＥＮに接続され、他端がノードＣＯＭ１に接続され、ゲートに信号ＸＸＬが入力される。ＭＯＳトランジスタ６４は、電流経路の一端がノードＮ＿ＶＤＤに接続され、他端がノードＳＥＮに接続され、ゲートに信号ＨＬＬが入力される。キャパシタ素子７３は、一方の電極がノードＳＥＮに接続され、他方の電極がノードＮ＿ＶＳＳに接続される。ＭＯＳトランジスタ６８は、電流経路の一端がノードＩＮＶに接続され、他端がノードＮ＿ＶＳＳに接続され、ゲートに信号ＲＳＴ＿ＮＣＯが入力される。ＭＯＳトランジスタ７１は、電流経路の一端がノードＩＮＶに接続され、ゲートがノードＳＥＮに接続される。ＭＯＳトランジスタ７２は、電流経路の一端がノードＮ＿ＶＤＤに接続され、他端がＭＯＳトランジスタ７１の電流経路の他端に接続され、ゲートに信号ＳＴＢｎが入力される。
ラッチ回路７４は、ＭＯＳトランジスタ６８、７１の接続ノードであるノードＩＮＶにおけるデータをラッチする。すなわちラッチ回路７４は、ｎチャネルＭＯＳトランジスタ７５〜７７及びｐチャネルＭＯＳトランジスタ７８〜８０を備えている。
ＭＯＳトランジスタ７５は、電流経路の一端がノードＩＮＶに接続され、ゲートに信号ＳＴＢｎが入力される。ＭＯＳトランジスタ７６は、電流経路の一端がノードＮ＿ＶＳＳに接続され、他端がＭＯＳトランジスタ７５の電流経路の他端に接続され、ゲートがノードＬＡＴに接続される。ＭＯＳトランジスタ７９は、電流経路の一端がノードＩＮＶに接続され、ゲートがノードＬＡＴに接続される。ＭＯＳトランジスタ７８は、電流経路の一端がノードＮ＿ＶＤＤに接続され、他端がＭＯＳトランジスタ７９の電流経路の他端に接続され、ゲートに信号ＲＳＴ＿ＰＣＯが入力される。ＭＯＳトランジスタ７７は、電流経路の一端がノードＮ＿ＶＳＳに接続され、他端がノードＬＡＴに接続され、ゲートがノードＩＮＶに接続される。ＭＯＳトランジスタ８０は、電流経路の一端がノードＮ＿ＶＤＤに接続され、他端がノードＬＡＴに接続され、ゲートがノードＩＮＶに接続される。
＜センスアンプの平面及び断面構成について＞
次に、上記構成のセンスアンプの一部領域における平面及び断面構成について、図１３及び図１４を用いて説明する。図１３は、図１２における領域Ａ１の平面図であり、図１４は図１３におけるＸ１−Ｘ１’線に沿った方向の断面図である。なお、図１３及び図１４における第１方向及び第２方向は、図２及び図３における第１方向及び第２方向と必ずしも一致するものでは無い。
図示するように、半導体基板１０内に、第１方向に沿ったストライプ形状の素子領域ＡＡが設けられている。そして素子領域ＡＡの表面領域内にｎ型ウェル領域９０が形成され、ｎ型ウェル領域９０上には、ゲート絶縁膜９１を介在して、第１方向に直交する第２方向に沿ったストライプ形状のゲート電極９２〜９７が形成されている。第２方向においてゲート電極９２〜９７はそれぞれ、素子領域ＡＡをまたぐようにして形成される。
ゲート電極９４、９５は、ＭＯＳトランジスタ７２のゲート電極として機能し、また素子分離領域ＳＴＩ上で共通に接続されて、信号ＳＴＢｎが与えられる。すなわち、ゲート電極９４、９５は、全体としてコの字型の形状を有し、その２カ所において素子領域ＡＡを跨いでいる。ゲート電極９３、９６は、ＭＯＳトランジスタ７１のゲート電極として機能し、ノードＳＥＮに接続される。ゲート電極９２、９７は、ＭＯＳトランジスタ７９のゲート電極として機能し、ノードＬＡＴに接続される。各ゲート電極間におけるウェル領域９０の表面領域内には、ｐ＋型不純物拡散層９８が形成されている。これらは、ＭＯＳトランジスタ７１、７２、７９のソースまたはドレインとして機能する。
そして、半導体基板１０上に、ＭＯＳトランジスタ７１、７２、７９を被覆するようにして、層間絶縁膜９９が形成されている。層間絶縁膜９９内には、コンタクトプラグＣＰ２０〜ＣＰ２４が形成され、層間絶縁膜９９上にはコンタクトプラグＣＰ２０〜ＣＰ２４にそれぞれ接続される金属配線層１００〜１０４が形成されている。
コンタクトプラグＣＰ２１は、ゲート電極９２、９３間の不純物拡散層９８に接続されるようにして形成され、金属配線層１０１を介してノードＩＮＶに接続される。コンタクトプラグＣＰ２２は、ゲート電極９４、９５間の不純物拡散層９８に接続されるようにして形成され、金属配線層１０２を介してノードＮ＿ＶＤＤに接続される。コンタクトプラグＣＰ２３は、ゲート電極９６、９７間の不純物拡散層９８に接続されるようにして形成され、金属配線層１０３を介してノードＩＮＶに接続される。コンタクトプラグＣＰ２０は、コンタクトプラグＣＰ２１に接続される不純物拡散層９８に対してゲート電極９２を挟んで対向する、不純物拡散層９８に接続されるようにして形成され、金属配線層１０１を介してＭＯＳトランジスタ７８に接続される。コンタクトプラグＣＰ２４は、コンタクトプラグＣＰ２３に接続される不純物拡散層９８に対してゲート電極９７を挟んで対向する、不純物拡散層９８に接続されるようにして形成され、金属配線層１０４を介してＭＯＳトランジスタ７８に接続される。
以上のように、素子領域ＡＡ上においてＭＯＳトランジスタ７１、７２、７９は、ゲート電極９４、９５間を軸として、左右対称の形状になるよう、形成される。言い換えれば、上記軸を中心とする折り返しパターンとして形成される。そして、ＭＯＳトランジスタ７１、７２、７９として、第１の実施形態で説明した周辺トランジスタ６−１が採用される。すなわち、コンタクトプラグＣＰ２０〜ＣＰ２４は、楕円型の平面形状を有し、その長径はｄp_rectとされる。
＜センスアンプの動作について＞
次に、上記構成のセンスアンプの動作について、図１２を参照しつつ、簡単に説明する。以下では、データの読み出し時にメモリセルトランジスタＭＴがオン状態となることを“１”読み出しと呼び、オフ状態であることを“０”読み出しと呼ぶことにする。なお、読み出し動作の間、信号ＢＬＸ、ＸＸＬはそれぞれ（Ｖｔ＋０．９Ｖ）、（Ｖｔ＋１．２Ｖ）とされる。また、信号ＢＬＣは（ＶＴＮ＋０．７Ｖ）とされる。ＶｔはＭＯＳトランジスタ６２、６３の閾値電圧であり、ＶＴＮはＭＯＳトランジスタ６１の閾値電圧である。
なお、信号ＳＥＴ、ＲＳＴ＿ＮＣＯは、リセット動作時において“Ｈ”とすることが可能とされ、これによりノードＣＯＭ１、ＩＮＶは“Ｌ”レベル（０Ｖ）とされ、ノードＬＡＴは“Ｈ”レベル（ＶＤＤ）とされる。他方、通常動作時には“Ｈ”レベルとされ、ＭＯＳトランジスタ６７、６８はオフ状態とされる。また信号ＲＳＴ＿ＰＣＯは、リセット動作時に“Ｈ”とすることが可能とされ、通常動作時には“Ｌ”レベルとされる。
（ＣＡＳＥ Ｉ）
まず、“１”読み出しを行う場合につき、ＣＡＳＥ Ｉとして、以下説明する。
初めに、ビット線ＢＬのプリチャージが行われる。以下では、プリチャージレベルＶＰＲＥが０．７Ｖである場合を仮定する。
プリチャージは、ＭＯＳトランジスタ６２によって行われる。すなわち、信号ＢＬＸが与えられることでＭＯＳトランジスタ６２がオン状態とされる。すると、メモリセルユニット４は導通状態にあるから、ＭＯＳトランジスタ６５、６１、６９の電流経路及びノードＣＯＭ１、ＣＯＭ２を介して、ビット線ＢＬに電流が流れる。その結果、ビット線ＢＬの電位は０．７Ｖ程度となる。すなわち、ビット線ＢＬからソース線ＳＬに電流を流しながら、ビット線ＢＬの電位は０．７Ｖに固定される。この際、ＭＯＳトランジスタ６６、７０はオフ状態である。また、信号ＨＬＬが与えられることでキャパシタ素子７３が充電され、ノードＳＥＮの電位は２．５Ｖ程度となる。
次に、ノードＳＥＮのディスチャージが行われる。すなわち、信号ＨＬＬが“Ｌ”レベルとされることで、ＭＯＳトランジスタ６４がオフ状態とされる。すると、ノードＳＥＮからビット線ＢＬに流れる電流によって、ノードＳＥＮが放電され、その電位は約０．９Ｖ程度（“Ｌ”レベル）に低下する。
引き続き、ノードＳＥＮのディスチャージが行われる。この際、ノードＣＯＭ１の電位が０．９Ｖ以下に低下しようとすると、ＭＯＳトランジスタ６２が電流を供給しはじめる。その結果、ノードＣＯＭ１の電位は０．９Ｖに維持される。
次に、データのセンスが行われる。すなわち、信号ＳＴＢｎが“Ｌ”レベルとされ、ＭＯＳトランジスタ７２がオン状態とされる。また、ノードＳＥＮの電位が０．９Ｖであるので、ＭＯＳトランジスタ７１がオン状態となる。よって、ノードＩＮＶの電位は“Ｈ”レベル（ＶＤＤ）となり、これをラッチ回路７４が保持する。すなわち、ノードＩＮＶが“Ｈ”レベルとなることで、ＭＯＳトランジスタ７７がオン状態となり、ノードＬＡＴは“Ｌ”レベルとなる。その結果、ＭＯＳトランジスタ６５、６９はオフ状態となり、ＭＯＳトランジスタ６６、７０がオン状態となる。これによりビット線ＢＬは、ＭＯＳトランジスタ６６、７０の電流経路を介して、ノードＮ＿ＶＳＳに接続され、その電位はＶＳＳに固定される。
（ＣＡＳＥ II）
次に“０”読み出しを行う場合につき、ＣＡＳＥ IIとして、以下説明する。
この場合、ビット線ＢＬに電流は流れず、その電位は０．７Ｖ一定となる。そしてノードＳＥＮの電位は、約２．５Ｖ（“Ｈ”レベル）を維持する。従って、ＭＯＳトランジスタ７１はオフ状態となり、ノードＩＮＶは“Ｌ”レベルのままとされる。そしてラッチ回路７４は、ノードＩＮＶの“Ｌ”レベルをラッチする。
以上のように、本実施形態に係るセンスアンプは、ビット線ＢＬに流れる電流をセンスすることで、データの読み出し動作を実行する。また本実施形態では、各データを読み出す際において、上記プリチャージからセンスまでの処理が１回、または複数回（例えば２回）、行われる。２回のセンスを行う場合には、まず１回目の読み出しにおいて、セル電流の流れやすいメモリセルトランジスタＭＴについて読み出しを行い、次に流れにくいメモリセルトランジスタＭＴについて読み出しを行う。つまり、１回目の読み出し動作がＣＡＳＥ Ｉに相当するビット線ＢＬについては、２回目の読み出し動作は行わず、ビット線ＢＬの電位を固定する。他方、１回目の読み出し動作がＣＡＳＥ IIに相当するビット線ＢＬについては、２回目の読み出し動作を実行する。これは、ソース線ＳＬのノイズ（変動）の影響を抑えるためであり、２回目の読み出しでは、１回目の読み出しでオン状態となったメモリセルトランジスタＭＴをオフ状態とさせつつ、読み出しが行われる。
＜効果＞
上記のように、第１の実施形態で説明した周辺トランジスタ６−１は、センスアンプを構成するｐチャネルＭＯＳトランジスタとして使用することが出来る。特に、電流センス型のセンスアンプの場合には、センスアンプ内のＭＯＳトランジスタが十分な電流を流せることが、動作信頼性の観点から重要である。従って、センスアンプのｐチャネルＭＯＳトランジスタとして、周辺トランジスタ６−１を用いることが望ましい。
特に、ラッチデータを決定するノードＩＮＶの電位は重要であり、ｐチャネルＭＯＳトランジスタ７１、７２のコンタクト抵抗が低いことが好ましい。このコンタクト抵抗が高いとノードＩＮＶの電位が低くなり、ノードＳＥＮの電位が“Ｌ”であるにも関わらずノードＩＮＶが“Ｌ”レベルになってしまう。その結果、誤読み出しが発生する。
なお図１３の例では、平面形状が楕円であるコンタクトプラグを、ＭＯＳトランジスタ７１、７２、７９に用いる場合を例に説明したが、勿論、ＭＯＳトランジスタ６９、７０、７８、８０に用いても良い。
以上のように、この発明の第１、第２の実施形態に係る半導体装置であると、ｐチャネルＭＯＳトランジスタにコンタクトするコンタクトプラグの平面形状を、楕円形としている。これにより、ｐチャネルＭＯＳトランジスタのコンタクト抵抗を低減し、半導体装置の動作信頼性を向上出来る。本構成は、特に微細化の進行した半導体装置、例えば半導体記憶装置において有効である。
この楕円形のコンタクトプラグは、例えば、半導体装置において、ソースまたはドレインにつき複数の第１コンタクトプラグ（円形の平面形状）がコンタクトされるＭＯＳトランジスタのうち、ソースまたはドレインの幅が第１コンタクトプラグの平面サイズの２倍と、第１コンタクトプラグの隣接間隔との和、程度のコンタクトプラグサイズを有するＭＯＳトランジスタに使用することが望ましい。また、この楕円形のコンタクトプラグは、ゲート幅方向におけるソースまたはドレインの幅が、第１コンタクトプラグの平面サイズの３倍と、第１コンタクトプラグの隣接間隔の２倍との和よりも小さいほどに、微細化されたＭＯＳトランジスタに使用することが望ましい。すなわち、デザインルール的に、ゲート幅方向におけるソースまたはドレインにコンタクトプラグを２個配置することが可能なゲート幅、を有するＭＯＳトランジスタである。
また、図１３で説明したコンタクトプラグＣＰ２０〜ＣＰ２４は、従来の設計上のレイアウトを変更することなく形成出来る。この点につき、図１５を用いて説明する。図１５は、センスアンプの設計段階におけるレイアウトであり、コンタクトプラグＣＰ２０〜ＣＰ２４を、２つの第１コンタクトプラグＣＰ１０−１によって設計した場合について示している。以下、コンタクトプラグＣＰ２０〜ＣＰ２４にそれぞれ対応する第１コンタクトプラグＣＰ１０−１を、コンタクトプラグＣＰ２０’〜ＣＰ２４’と呼ぶ。
第１コンタクトプラグＣＰ２０〜ＣＰ２４を形成するためには、図１５の設計レイアウトから作成したマスクデータを変換する。すなわち、素子領域ＡＡと、ソース・ドレインの不純物インプラント領域ＸＰとが重なる領域上のコンタクトプラグＣＰ２０’〜ＣＰ２４’のサイズを変更する。具体的には、コンタクトプラグＣＰ２０’〜ＣＰ２４’のサイズを、Ｓp_min／２だけ大きくする。すると、第２方向で隣接する２つのコンタクトプラグＣＰ２０’〜ＣＰ２４’同士が接する。ここで、コンタクトプラグＣＰ２０’〜ＣＰ２４’はそれぞれ、第１方向にもＳp_min／２だけ大きくされ、またコンタクトプラグＣＰ２０’〜ＣＰ２４’同士がそれぞれ隣接する方向と反対側の第２方向にもＳp_min/2だけ大きくなっている。従って、第２方向で隣接する２つのコンタクトプラグＣＰ２０’〜ＣＰ２４’を、Ｓp_min／２だけ小さくする。その結果、それぞれ２つのコンタクトプラグＣＰ２０’〜ＣＰ２４’により、第２コンタクトプラグＣＰ２０〜ＣＰ２４のマスクデータが作成できる。
なお、第１方向に隣接するコンタクトプラグＣＰ２３’とＣＰ２４’、及びコンタクトとプラグＣＰ２０’とＣＰ２１’との間隔Ｓp_min2は、それぞれゲート電極７９、７１等を挟んで配置されているため、Ｓp_minよりも大きくなっている。すなわち、上記変換では、第１方向に隣接するコンタクトプラグ同士は接続されない。
このようなマスクデータ変換により、必要な回路の必要な種類のＭＯＳトランジスタの第１コンタクトプラグ１０−１だけを、第２コンタクトプラグＣＰ１０−２に変換できる。第２の実施形態においてはセンスアンプのＭＯＳトランジスタ７１、７９のソース及びドレインに接続される第１コンタクトプラグＣＰ２０’、ＣＰ２１’、ＣＰ２３’、ＣＰ２４’、及びＭＯＳトランジスタ７２のソースまたはドレインに接続される第１コンタクトプラグＣＰ２２’を第２コンタクトプラグに変換した。
また、ｎチャネルＭＯＳトランジスタの第１コンタクトプラグ１０−１を第２コンタクトプラグＣＰ１０−２に変換したい場合は、素子領域ＡＡ及びｎチャネルＭＯＳトランジスタのソース・ドレイン形成用インプラント領域が重なる領域上の第１コンタクトプラグＣＰ１０−１のサイズを変更すれば良い。
また、レイアウト上は第１コンタクトプラグの１種類で済むのでレイアウト作成、レイアウト検証が容易になる。更に、３つ以上の第１コンタクトプラグＣＰ１０−１をつなげて長方形コンタクトを作成することもできる。
但し、上記サイズは一例に過ぎず、サイズにかかわらず、特に低抵抗化が望まれるｐチャネルＭＯＳトランジスタであれば、上記構成を適用出来る。またｐチャネルＭＯＳトランジスタのみならず、ｎチャネルＭＯＳトランジスタに適用しても良い。
更に、第２コンタクトプラグＣＰ１０−２の平面形状は、必ずしも完全な楕円形である必要は無く、縦と横のサイズの異なる長方形であっても良い。但し前述のように、このようなマスクを用いて形成した場合には、その角部が円弧状となるのが通常である。つまり、第２コンタクトプラグＣＰ１０−２の平面形状は、角部が丸まった長方形、ということも出来る。
また、第２コンタクトプラグＣＰ１０−２が形成される周辺トランジスタとして、上記実施形態ではセンスアンプの例を説明したが、勿論、センスアンプ以外のロウデコーダやカラムデコーダなどに用いられても良い。
更に、第２コンタクトプラグＣＰ１０−２が形成される周辺トランジスタ６−１のチャネルは、図６では表面チャネルである場合を例に説明したが、埋め込みチャネルであっても良い。このような場合につき、図１６を用いて説明する。図１６は周辺トランジスタ６−１のゲート長方向に沿った断面図である。図示するように、図６で説明した構造において、ソースとドレインとの間のウェル領域３１中に、薄いｐ型不純物拡散層５０が形成されている。この薄いｐ型不純物拡散層５０は、ゲート電極３０及び不純物拡散層３２、３３に０Ｖを加えた状態で空乏化している。そして、この薄いｐ型不純物拡散層５０とｎ型ウェル領域３１の境界付近にチャネルが形成される。
更に、周辺トランジスタ５〜８のゲート電極３０は、選択トランジスタＳＴ１、ＳＴ２と同様に、積層ゲート構造を有していても良い。図１７は、このような場合における周辺トランジスタ６の、ゲート長方向に沿った断面図である。図示するようにゲート電極は、ゲート絶縁膜３４上に形成された導電層５１と、導電層５１上にゲート間絶縁膜５２を介在して形成された導電層５３とを有している。そしてゲート間絶縁膜５２の一部または全部が除去されることにより、導電層５１、５３は電気的に接続されている。導電層５１、５３及びゲート間絶縁膜５２は、例えばメモリセルアレイ２における多結晶シリコン層１４、１６及びゲート間絶縁膜１５と、同一材料により同時に形成することが出来る。
また、上記実施形態では、フリンジレスコンタクト（fringeless contact）を用いた場合にも、その加工マージンを十分に確保出来る。フリンジレスコンタクトにつき、以下説明する。図１８はＭＯＳトランジスタの断面図であり、図６に示す周辺トランジスタ６−１においてフリンジレスコンタクトを採用した場合について示している。図示するように、金属配線層３６、３７上に、更にコンタクトプラグＣＰ３０が形成される。図１９は、コンタクトプラグＣＰ１０の表面、金属配線層３６、３７の表面、及びコンタクトプラグＣＰ３０の表面における平面図である。
図示するようにフリンジレスコンタクトの場合、コンタクトプラグＣＰ１０とコンタクトプラグＣＰ３０とを接続するための金属配線層３６、３７は、横（図１８及び図１９の第１方向）がコンタクトプラグＣＰ１０の短径（ｄp_min）と同じとされ、縦（図１８及び図１９において、第１方向に直交する第２方向）が、コンタクトプラグＣＰ１０の長径（ｄp_rect）と同じとされる。つまり図１８に示すように、金属配線層３６、３７は、コンタクトプラグＣＰ１０と完全にオーバーラップする。
従って、フリンジレスコンタクトを採用する場合には、コンタクトプラグと金属配線層との合わせずれのマージンが殆ど無く、従来のコンタクトプラグにおいてその直径が小さくなるほど、加工が困難であった。すなわち、少しでも合わせずれが生じると、コンタクトプラグと金属配線層との間の接触面積が小さくなり、その結果コンタクト抵抗が増大する。
しかし、本実施形態に係るコンタクトプラグＣＰ１０であると、その平面は楕円形である。従って、第２方向に合わせずれが発生したとしても、金属配線層３６、３７とコンタクトプラグＣＰ１０との間の接触面積を十分に確保出来る。この点につき、２つの円形のコンタクトプラグＣＰ１０を第２方向に配置した場合を比較例に挙げて、以下説明する。図２０は、図１９に示した構成と、上記比較例とにおける、金属配線層３６、３７表面の平面図である。比較例に係るコンタクトプラグＣＰ１０は、その直径が図１９のコンタクトプラグＣＰ１０の短径ｄp-minに等しく、且つ隣接間隔がＳp_minである。比較例の場合、第２方向にｄp_minだけ合わせずれが生じた時点で、図１９の場合に比べてコンタクト抵抗が２倍になってしまう。この合わせマージンは図９の実際の寸法に示すように、マスク上の寸法より小さくなる。すなわち、本実施形態に係るコンタクトプラグＣＰ１０を用いると、比較例に比べて、第２方向の合わせずれに対する許容度を大幅に大きくすることができる。コンタクトプラグＣＰ３０を形成する場合も同様である。よって、コンタクト抵抗の増加を抑制出来る。
また上記実施形態では、半導体基板１０としてｐ型シリコン基板を用いる例について説明した。しかし、ｐ型シリコン基板の代わりにＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む他の単結晶半導体基板でもよい。さらに、ゲート電極の一部となる導電層１４、１６は、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどのシリサイドやポリサイド、Ｔｉ、Ａｌ、Ｃｕ、ＴｉＮ、Ｗなどの金属を用いることができ、多結晶であってもよいし、これらの積層権造にしてもよい。
また、上記実施態様ではＮＡＮＤ型フラッシュメモリの場合を例に挙げて説明した。しかし、例えばＮＡＮＤ型フラッシュメモリにおいてメモリセルトランジスタ数を１個にした３Ｔｒ−ＮＡＮＤ型フラッシュメモリや、ＮＯＲ型フラッシュメモリにも適用出来る。また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリにおいてドレイン側の選択トランジスタＳＴ１を排除した２Ｔｒ型フラッシュメモリにも適用出来、積層ゲート構造を備えた不揮発性半導体メモリ全般に広く適用可能であるし、また半導体メモリに限られるものでも無い。
更に上記実施態様では、多結晶シリコン層１４を浮遊ゲートとして用いたＮＡＮＤ型メモリセルについて詳述したが、勿論、例えば、シリコン窒化膜、シリコン酸窒化膜、ＨｆＳｉＯ膜、ＨｆＡｌＯ膜、ＡｌＯｘ膜、ＨｆＯ膜、ＴｉＯ膜、ＴａＯ膜または、それらの積層構造を電荷蓄積層に用いた、いわゆるＭＯＮＯＳ構造のＮＡＮＤ型フラッシュメモリについても適用できることは明らかである。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
１…ＮＡＮＤ型フラッシュメモリ、２…メモリセルアレイ、３…周辺回路、４…メモリセルユニット、５〜８、６−１、６−２、６１〜７２、７５〜８０…周辺トランジスタ、１０…半導体基板、１１、１２、３１、９０…ウェル領域、１３、３４、４０…ゲート絶縁膜、１４、１６、５１、５３…導電層、１５、５２…ゲート間絶縁膜、１７、３２、３３、５０、９８…不純物拡散層、１８、２１、３５、９１、９９…絶縁膜、１９、２０、２２、３６、３７、１００〜１０４…金属配線層、３０、９２〜９７…ゲート電極、６０…センスアンプ、７３…キャパシタ素子、７４…ラッチ回路

Claims (4)

  1. 半導体基板上に形成された、Ｎ型の第１ＭＯＳトランジスタと、
    前記半導体基板上に形成された、Ｐ型の複数の第２ＭＯＳトランジスタと、
    円形の平面形状を有する第１コンタクトプラグと、
    楕円形の平面形状を有する第２コンタクトプラグと
    を具備し、前記第２コンタクトプラグは、前記第２ＭＯＳトランジスタのいずれかの、ソースまたはドレイン上に形成され、
    前記第１コンタクトプラグは、残りの前記第２ＭＯＳトランジスタ、及び前記第１ＭＯＳトランジスタの、ソースまたはドレイン上に形成され、
    前記第２コンタクトプラグは、前記ソースまたはドレインにつき、１個、形成され、
    前記第１コンタクトプラグは、前記ソースまたはドレインにつき、３個、形成され、
    前記第２ＭＯＳトランジスタのゲート幅方向における前記ソースまたはドレインの幅は、前記第１ＭＯＳトランジスタのゲート幅方向における前記ソースまたはドレインの幅よりも小さい
    ことを特徴とする半導体装置。
  2. 前記半導体基板上に形成されたメモリセルアレイ及び周辺回路を更に具備し、
    前記第１及び第２ＭＯＳトランジスタは、前記周辺回路に含まれる
    ことを特徴とする請求項１記載の半導体装置。
  3. 前記第１コンタクトプラグの隣接間隔は、前記第１コンタクトプラグの平面の直径よりも大きい
    ことを特徴とする請求項１または２記載の半導体装置。
  4. 前記第２ＭＯＳトランジスタの前記ソース及び前記ドレインは、不純物としてボロンが注入されることにより形成されている
    ことを特徴とする請求項１乃至３いずれか１項記載の半導体装置。
JP2009026263A 2009-02-06 2009-02-06 半導体装置 Active JP5317742B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009026263A JP5317742B2 (ja) 2009-02-06 2009-02-06 半導体装置
US12/699,319 US8169824B2 (en) 2009-02-06 2010-02-03 Semiconductor device including contact plug having an elliptical sectional shape
KR1020100010819A KR101099803B1 (ko) 2009-02-06 2010-02-05 타원형의 단면 형상을 갖는 콘택트 플러그를 구비한 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009026263A JP5317742B2 (ja) 2009-02-06 2009-02-06 半導体装置

Publications (2)

Publication Number Publication Date
JP2010182939A JP2010182939A (ja) 2010-08-19
JP5317742B2 true JP5317742B2 (ja) 2013-10-16

Family

ID=42540290

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009026263A Active JP5317742B2 (ja) 2009-02-06 2009-02-06 半導体装置

Country Status (3)

Country Link
US (1) US8169824B2 (ja)
JP (1) JP5317742B2 (ja)
KR (1) KR101099803B1 (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
JP2012059945A (ja) * 2010-09-09 2012-03-22 Toshiba Corp 半導体装置およびその製造方法
JP5768022B2 (ja) 2012-03-19 2015-08-26 株式会社東芝 メモリコントローラ、記憶装置、誤り訂正装置および誤り訂正方法
US10497402B2 (en) 2012-03-30 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for high speed ROM cells
US8743580B2 (en) * 2012-03-30 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for high speed ROM cells
US8772940B2 (en) 2012-07-10 2014-07-08 Kabushiki Kaisha Toshiba Semiconductor device
JP2014049472A (ja) 2012-08-29 2014-03-17 Toshiba Corp 半導体記憶装置
JP5923046B2 (ja) * 2013-01-11 2016-05-24 株式会社東芝 半導体装置の製造方法
KR102057067B1 (ko) * 2013-01-29 2019-12-18 삼성전자주식회사 반도체 장치의 배선 구조체 및 그 형성 방법
US9343467B2 (en) 2014-08-28 2016-05-17 Kabushiki Kaisha Toshiba Semiconductor device
KR102416028B1 (ko) * 2017-04-07 2022-07-04 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US10777566B2 (en) 2017-11-10 2020-09-15 Macronix International Co., Ltd. 3D array arranged for memory and in-memory sum-of-products operations
US10719296B2 (en) 2018-01-17 2020-07-21 Macronix International Co., Ltd. Sum-of-products accelerator array
US10957392B2 (en) 2018-01-17 2021-03-23 Macronix International Co., Ltd. 2D and 3D sum-of-products array for neuromorphic computing system
US10242737B1 (en) 2018-02-13 2019-03-26 Macronix International Co., Ltd. Device structure for neuromorphic computing system
US10879174B2 (en) * 2018-03-14 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10635398B2 (en) 2018-03-15 2020-04-28 Macronix International Co., Ltd. Voltage sensing type of matrix multiplication method for neuromorphic computing system
US10332819B1 (en) * 2018-03-29 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US10664746B2 (en) 2018-07-17 2020-05-26 Macronix International Co., Ltd. Neural network system
US11138497B2 (en) 2018-07-17 2021-10-05 Macronix International Co., Ltd In-memory computing devices for neural networks
US11636325B2 (en) 2018-10-24 2023-04-25 Macronix International Co., Ltd. In-memory data pooling for machine learning
US10672469B1 (en) 2018-11-30 2020-06-02 Macronix International Co., Ltd. In-memory convolution for machine learning
US11562229B2 (en) 2018-11-30 2023-01-24 Macronix International Co., Ltd. Convolution accelerator using in-memory computation
US11934480B2 (en) 2018-12-18 2024-03-19 Macronix International Co., Ltd. NAND block architecture for in-memory multiply-and-accumulate operations
US11119674B2 (en) 2019-02-19 2021-09-14 Macronix International Co., Ltd. Memory devices and methods for operating the same
US10783963B1 (en) 2019-03-08 2020-09-22 Macronix International Co., Ltd. In-memory computation device with inter-page and intra-page data circuits
US11132176B2 (en) 2019-03-20 2021-09-28 Macronix International Co., Ltd. Non-volatile computing method in flash memory
US10910393B2 (en) 2019-04-25 2021-02-02 Macronix International Co., Ltd. 3D NOR memory having vertical source and drain structures
KR20210052934A (ko) * 2019-11-01 2021-05-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US11737274B2 (en) 2021-02-08 2023-08-22 Macronix International Co., Ltd. Curved channel 3D memory device
US11916011B2 (en) 2021-04-14 2024-02-27 Macronix International Co., Ltd. 3D virtual ground memory and manufacturing methods for same
US11710519B2 (en) 2021-07-06 2023-07-25 Macronix International Co., Ltd. High density memory with reference memory using grouped cells and corresponding operations

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07307447A (ja) * 1994-03-14 1995-11-21 Ricoh Co Ltd 半導体装置
JP2604129B2 (ja) 1995-05-25 1997-04-30 株式会社東芝 半導体装置
JPH1093081A (ja) * 1996-09-12 1998-04-10 Oki Electric Ind Co Ltd 半導体素子、半導体記憶装置、半導体素子の製造方法
JPH10144878A (ja) * 1996-11-06 1998-05-29 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3445495B2 (ja) 1997-07-23 2003-09-08 株式会社東芝 半導体装置
KR100273703B1 (ko) * 1997-12-12 2001-03-02 윤종용 콘택관련 결함 및 콘택저항을 감소하기 위한 반도체 장치의 콘택구조 및 그 제조 방법
JP2001337440A (ja) 2000-03-24 2001-12-07 Toshiba Corp 半導体集積回路のパターン設計方法、フォトマスク、および半導体装置
US6784479B2 (en) * 2002-06-05 2004-08-31 Samsung Electronics Co., Ltd. Multi-layer integrated circuit capacitor electrodes
JP2005311131A (ja) * 2004-04-22 2005-11-04 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP4718894B2 (ja) 2005-05-19 2011-07-06 株式会社東芝 半導体装置の製造方法
JP4860248B2 (ja) * 2005-11-26 2012-01-25 エルピーダメモリ株式会社 相変化メモリ装置および相変化メモリ装置の製造方法
JP2008066667A (ja) 2006-09-11 2008-03-21 Toshiba Corp 半導体記憶装置
JP2008147447A (ja) 2006-12-11 2008-06-26 Toshiba Corp 半導体集積回路装置

Also Published As

Publication number Publication date
US8169824B2 (en) 2012-05-01
KR20100090658A (ko) 2010-08-16
JP2010182939A (ja) 2010-08-19
KR101099803B1 (ko) 2011-12-27
US20100202208A1 (en) 2010-08-12

Similar Documents

Publication Publication Date Title
JP5317742B2 (ja) 半導体装置
JP4537680B2 (ja) 不揮発性半導体記憶装置及びその動作方法、製造方法、半導体集積回路及びシステム
US10431309B2 (en) Semiconductor memory device with memory cells each including a charge accumulation layer and a control gate
KR100659211B1 (ko) 반도체 집적 회로 장치
JP4427382B2 (ja) 不揮発性半導体記憶装置
JP5051342B2 (ja) 不揮発性半導体メモリ及びその駆動方法
US20050237808A1 (en) Semiconductor memory device with MOS transistors, each including floating gate and control gate, and memory card including the same
JP4939971B2 (ja) 不揮発性半導体メモリ
JP5130571B2 (ja) 半導体装置
US8369152B2 (en) Semiconductor memory device including charge accumulation layer
US20110075489A1 (en) Non-volatile semiconductor memory device
US20130080718A1 (en) Semiconductor memory device and method of operating the same
US9935115B2 (en) Nonvolatile semiconductor storage device and method of manufacturing nonvolatile semiconductor storage device
JP2010050285A (ja) 半導体記憶装置
JP4034594B2 (ja) 不揮発性半導体メモリ
JP2008277544A (ja) 半導体記憶装置
JP2011018755A (ja) 不揮発性半導体記憶装置およびその製造方法
US20160267989A1 (en) Nonvolatile semiconductor memory device and operation method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110317

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130305

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130411

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130611

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130709

R151 Written notification of patent or utility model registration

Ref document number: 5317742

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350