JP5923046B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5923046B2
JP5923046B2 JP2013003608A JP2013003608A JP5923046B2 JP 5923046 B2 JP5923046 B2 JP 5923046B2 JP 2013003608 A JP2013003608 A JP 2013003608A JP 2013003608 A JP2013003608 A JP 2013003608A JP 5923046 B2 JP5923046 B2 JP 5923046B2
Authority
JP
Japan
Prior art keywords
contact
diffusion layer
semiconductor device
contacts
generation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013003608A
Other languages
English (en)
Other versions
JP2014135436A (ja
Inventor
口 雅 史 濱
口 雅 史 濱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2013003608A priority Critical patent/JP5923046B2/ja
Priority to US13/917,989 priority patent/US9064843B2/en
Publication of JP2014135436A publication Critical patent/JP2014135436A/ja
Priority to US14/717,923 priority patent/US20150255552A1/en
Application granted granted Critical
Publication of JP5923046B2 publication Critical patent/JP5923046B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
半導体装置の世代（技術ノード）は、現在まで９０ｎｍ世代、６４ｎｍ世代、４５ｎｍ世代、３２ｎｍ世代、２２ｎｍ世代と進展してきている。また、３２ｎｍ世代と同じ設計環境や半導体製造技術を適用可能な２８ｎｍ世代（３２ｎｍ世代のハーフノード世代）が注目されている。しかしながら、３２ｎｍ世代までは、デザインルールが最も厳しいクリティカルレイヤも一回露光で作製できたが、２８ｎｍ世代以降は、一回露光の物理的限界のため、クリティカルレイヤは二回露光でなければ作製できないことが問題となる。
例えば、２８ｎｍ世代以降では、コンタクトプラグ（以下、「コンタクト」と呼ぶ）用のホール開口の際に二回露光が必要となる。しかしながら、半導体装置の製造コストを削減するために、フォトマスクの作製時にコンタクトの個数やサイズの変更等を行うことで、２８ｎｍ世代以降のコンタクトを一回露光で作製することが試みられている。しかしながら、このように二回露光を一回露光に置き換えると、一回露光で作製されるＦＥＴに、二回露光で作製されるＦＥＴとは異なる不規則なレイアウト依存性が見られることが問題となる。この場合、二回露光で作製されるＦＥＴの設計や動作検証結果を、一回露光で作製されるＦＥＴに転用できず、動作検証をあらためて行う必要が生じてしまう。
さらに、２８ｎｍ世代においては、３２ｎｍ世代と同じ設計環境を使用したいという事情がある。しかしながら、上記のような問題があると、一回露光で作製される２８ｎｍ世代のＦＥＴの動作特性が、一回露光で作製される３２ｎｍ世代のＦＥＴの動作特性（これは、二回露光で作製される２８ｎｍ世代のＦＥＴの動作特性と同じ）と異なってしまい、３２ｎｍ世代と同じ設計環境が使用できなくなる。その結果、３２ｎｍ世代のＦＥＴの設計や動作検証結果を２８ｎｍの世代のＦＥＴに転用できず、２８ｎｍ世代でも動作検証をあらためて行う必要が生じてしまう。
特開平７−１３１００３号公報
複数回露光を一回露光に置き換えてコンタクトを作製する場合において、不規則なレイアウト依存性の発生を抑制可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置の製造方法は、第１のサイズを有する第１のコンタクトを備える半導体装置を製造するための設計データを作成することを含む。前記方法はさらに、前記設計データからフォトマスクを作製する場合に、Ｎ個（Ｎは２以上の整数）の前記第１のコンタクトを、前記第１のサイズよりも大きい第２のサイズを有し、かつ、Ｎ個の前記第１のコンタクトを並列接続した場合の抵抗の０．９倍から１．１倍の抵抗を有する１つの第２のコンタクトに置き換えて、前記フォトマスクを作製することを含む。前記方法はさらに、前記フォトマスクを用いて、ソース拡散層上およびドレイン拡散層上の少なくともいずれかに前記第２のコンタクトを備える前記半導体装置を製造することを含む。
第１実施形態の半導体装置の設計上の構造と実際に製造される構造とを示した平面図である。 図１(ｆ)に示す半導体装置の構造を示した平面図および断面図である。 比較例の半導体装置の設計上の構造と実際に製造される構造とを示した平面図である。 第１実施形態の半導体装置と比較例の半導体装置の動作を比較するためのグラフである。 第１実施形態の変形例の半導体装置の構造を示す平面図である。 第２実施形態の半導体装置の製造方法を示すフローチャートである。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１は、第１実施形態の半導体装置の設計上の構造と実際に製造される構造とを示した平面図である。図１(ａ)〜図１(ｃ)は、第１実施形態の半導体装置の設計データ上の構造の３つの例を示している。また、図１(ｄ)〜図１(ｆ)はそれぞれ、図１(ａ)〜図１(ｃ)の設計データから実際に製造される半導体装置の構造を示している。
図２は、図１(ｆ)に示す半導体装置の構造を示した平面図および断面図である。図２(ａ)は、図１(ｆ)を拡大した平面図である。また、図２(ｂ)は、図２(ａ)のＩ−Ｉ’線に沿った断面図である。
以下、図１を参照して、本実施形態の半導体装置について詳細に説明するが、この説明中において、図２も必要に応じて参照する。
図１(ａ)〜図１(ｆ)はいずれも、本実施形態の半導体装置に含まれる１つのＦＥＴを示している。本実施形態の半導体装置は、このＦＥＴの構成要素として、基板１と、ゲート絶縁膜２（図２参照）と、ゲート電極３と、ソース拡散層４と、ドレイン拡散層５と、層間絶縁膜６（図２参照）と、１つ以上のソースコンタクト１１と、１つ以上のドレインコンタクト１２と、ゲートコンタクト１３とを備えている。本実施形態の半導体装置は、二回露光が行われている世代（例えば、２８ｎｍ世代以降のいずれかの世代）の半導体装置であるが、この世代の半導体製造技術を用いて一回露光により製造される。なお、２８ｎｍ世代以降の半導体装置には、２８ｎｍ世代の半導体装置と、その後の世代の半導体装置とが含まれる。
基板１は例えば、シリコン基板等の半導体基板である。図１には、基板１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、基板１の主面に垂直なＺ方向が示されている。Ｘ方向とＹ方向はそれぞれ、ＦＥＴのゲート長方向とチャネル幅方向に相当する。なお、基板１は例えば、ＳＯＩ（Semiconductor On Insulator）基板でもよい。
ゲート電極３は、基板１上にゲート絶縁膜２を介して形成されている。また、ソース拡散層４とドレイン拡散層５は、基板１内にゲート電極３を挟むように形成されている。層間絶縁膜６は、基板１上にＦＥＴを覆うように形成されている。ソースコンタクト１１、ドレインコンタクト１２、ゲートコンタクト１３はそれぞれ、層間絶縁膜６内において、ソース拡散層４上、ドレイン拡散層５上、ゲート電極３上に形成されている。
（１）ソースコンタクト１１とドレインコンタクト１２の詳細
次に、引き続き図１を参照して、ソースコンタクト１１とドレインコンタクト１２の詳細について説明する。
図１(ａ)〜図１(ｆ)には、ソースコンタクト１１とドレインコンタクト１２として、第１のサイズを有する第１のコンタクトＣ1と、第１のサイズよりも大きい第２のサイズを有する第２のコンタクトＣ2が示されている。
図１(ａ)の設計データでは、ソース拡散層４上とドレイン拡散層５上の各々に、１つの第１のコンタクトＣ1が配置されている。同様に、図１(ａ)に対応する図１(ｄ)の半導体装置では、ソース拡散層４上とドレイン拡散層５上の各々に、１つの第１のコンタクトＣ1が配置されている。
図１(ｂ)の設計データでは、ソース拡散層４上とドレイン拡散層５上の各々に、２つの第１のコンタクトＣ1が配置されている。一方、図１(ｂ)に対応する図１(ｅ)の半導体装置では、ソース拡散層４上とドレイン拡散層５上の各々に、１つの第２のコンタクトＣ2が配置されている。
図１(ｃ)の設計データでは、ソース拡散層４上とドレイン拡散層５上の各々に、３つの第１のコンタクトＣ1が配置されている。一方、図１(ｃ)に対応する図１(ｆ)の半導体装置では、ソース拡散層４上とドレイン拡散層５上の各々に、１つの第１のコンタクトＣ1と１つの第２のコンタクトＣ2が配置されている。
本実施形態の半導体装置は、二回露光が行われている世代の半導体装置であるため、図１(ｂ)や図１(ｃ)の設計データのように、同一のソース拡散層４上や同一のドレイン拡散層５上に一回露光で複数の第１のコンタクトＣ1を作製することは難しい。理由は、第１のコンタクトＣ1間の距離が短すぎるからである。
そこで、本実施形態では、図１(ｂ)や図１(ｃ)の設計データからフォトマスクを作製する際に、同一のソース拡散層４上または同一のドレイン拡散層５上に配置する２つの第１のコンタクトＣ1を１つの第２のコンタクトＣ2に置き換えて、一回露光用のフォトマスクを作製する。本実施形態では、このフォトマスクを用いることで、ソースコンタクト１１やドレインコンタクト１２を一回露光で作製することができる。
その結果、本実施形態では、図１(ｂ)と図１(ｃ)の設計データからそれぞれ、図１(ｅ)と図１(ｆ)の半導体装置が製造される。例えば図１(ｆ)において、ソースコンタクト１１は、同一のソース拡散層４上において、第１のコンタクトＣ1と第２のコンタクトＣ2の両方を含んでおり、同様に、ドレインコンタクト１２は、同一のドレイン拡散層５上において、第１のコンタクトＣ1と第２のコンタクトＣ2の両方を含んでいる。
符号Ｘ1、Ｙ1はそれぞれ、実際に作製される第１のコンタクトＣ1のＸ方向（ゲート長方向）、Ｙ方向（チャネル幅方向）の寸法を示す。また、符号Ｘ2、Ｙ2はそれぞれ、実際に作製される第２のコンタクトＣ2のＸ方向、Ｙ方向の寸法を示す。
本実施形態では、Ｘ2がＸ1とほぼ同じ長さに設定され、Ｙ2がＹ1よりも長く設定されている。これにより、本実施形態では、第２のコンタクトＣ2のサイズ（体積）が、第１のコンタクトＣ1のサイズ（体積）よりも大きく設定されている。
（２）第１、第２のコンタクトＣ1、Ｃ2の抵抗Ｒ1、Ｒ2
次に、引き続き図１を参照して、第１のコンタクトＣ1の抵抗Ｒ1と、第２のコンタクトＣ2の抵抗Ｒ2について説明する。
前述のように、本実施形態では、設計データから半導体装置を製造する際に、同一のソース拡散層４上または同一のドレイン拡散層５上に配置する２つの第１のコンタクトＣ1を、１つの第２のコンタクトＣ2に置き換える。この場合、置き換え前と置き換え後でソースコンタクト１１やドレインコンタクト１２の抵抗が変化してしまい、これがＦＥＴの動作特性に影響を与えることが問題となる（詳細は、図４を参照して後述する）。
そこで、本実施形態では、１個の第２のコンタクトＣ2に２個の第１のコンタクトＣ1と同等の機能を与えるために、１個の第２のコンタクトＣ2の抵抗を、２個の第１のコンタクトＣ1を並列接続した場合の抵抗とほぼ同じ値に設定する。よって、抵抗Ｒ1と抵抗Ｒ2との間には、次の式（１）の関係が成り立つ。
１／Ｒ2 ＝ １／Ｒ1＋１／Ｒ1 ・・・（１）
式（１）を解くと、抵抗Ｒ2は、抵抗Ｒ1の１／２倍となる（Ｒ2＝Ｒ1／２）。
また、本実施形態では、第１のコンタクトＣ1と第２のコンタクトＣ2を同じ材料で形成する。よって、抵抗Ｒ1と抵抗Ｒ2との比は、次の式（２）のように、面積Ｘ1Ｙ1の逆数と面積Ｘ2Ｙ2の逆数との比におおむね一致することとなる。
Ｒ1：Ｒ2 ＝ １／Ｘ1Ｙ1：１／Ｘ2Ｙ2 ・・・（２）
式（１）を式（２）に代入すると、面積Ｘ2Ｙ2は、面積Ｘ1Ｙ1の２倍となる（Ｘ2Ｙ2＝Ｘ1Ｙ1×２）。
よって、本実施形態では、寸法Ｙ2を寸法Ｙ1の約２倍に設定することで、面積Ｘ2Ｙ2を面積Ｘ1Ｙ1の約２倍に設定する。これにより、本実施形態では、抵抗Ｒ2を抵抗Ｒ1の約１／２倍に設定して、１個の第２のコンタクトＣ2に、２個の第１のコンタクトＣ1と同等の機能を与えることができる。
なお、本実施形態では、式（２）のように、抵抗の比が、面積の逆数の比に厳密に一致しないことが一般的である。その理由の１つは、図２(ｂ)に示すように、ソースコンタクト１１やドレインコンタクト１２の側面が、一般に傾斜していることにある。また、実際に作製されるソースコンタクト１１やドレインコンタクト１２の平面形状が、正方形や長方形よりも円や惰円に近い場合には、このことも、上記の比の不一致の原因となる。
よって、本実施形態では、抵抗Ｒ2を抵抗Ｒ1の１／２倍に設定する場合に、単純に面積を２倍せずに、抵抗Ｒ2が抵抗Ｒ1の１／２倍に近づくように、面積を２倍前後で微調整することが望ましい。このような微調整は例えば、フォトマスクを作製する際に、フォトマスク上の第２のコンタクトＣ2の面積を微調整したり、フォトマスク上の第２のコンタクトＣ2のパターンに光学近接効果補正（ＯＰＣ：Optical Proximity Correction）を適用することで実行可能である。
また、本実施形態では、設計データから半導体装置を製造する際に、同一のソース拡散層４上または同一のドレイン拡散層５上に配置するＮ個（Ｎは２以上の整数）の第１のコンタクトＣ1を、１個の第２のコンタクトＣ2に置き換えてもよい。すなわち、本実施形態は、図１のように、２個の第１のコンタクトＣ1を１個の第２のコンタクトＣ2に置き換える場合だけでなく、３個以上の第１のコンタクトＣ1を１個の第２のコンタクトＣ2に置き換える場合にも適用可能である。
この場合には、１個の第２のコンタクトＣ2にＮ個の第１のコンタクトＣ1と同等の機能を与えるために、１個の第２のコンタクトＣ2の抵抗を、Ｎ個の第１のコンタクトＣ1を並列接続した場合の抵抗とほぼ同じ値に設定する。すなわち、抵抗Ｒ2を抵抗Ｒ1の１／Ｎ倍に設定する。これは、式（２）の関係から、面積Ｘ2Ｙ2を面積Ｘ1Ｙ1のＮ倍に設定することで実現可能である。
この場合、前述のように、式（２）が厳密には成り立たない場合などを考慮して、抵抗Ｒ2に±１割程度の誤差を許容してもよい。具体的には、次の式（３）のように、Ｒ2の値を、Ｎ個の第１のコンタクトＣ2の並列抵抗であるＲ1／Ｎに限定せずに、Ｒ1／Ｎの０．９倍から１．１倍の範囲内で設定してもよい。
０．９×Ｒ1／Ｎ ≦ Ｒ2 ≦ １．１×Ｒ1／Ｎ ・・・（３）
例えば、Ｎ＝２の場合（図１のように、２個の第１のコンタクトＣ1を１個の第２のコンタクトＣ2に置き換える場合）には、Ｒ2の値を、Ｒ1／２（＝０．５×Ｒ1）に限定せずに、０．４５×Ｒ1から０．５５×Ｒ1の範囲内で設定する。
また、本実施形態では、第１、第２のコンタクトＣ1、Ｃ2を、１種類の材料のみで形成してもよいし、２種類以上の材料で形成してもよい。ただし、後者の場合には、抵抗Ｒ1と抵抗Ｒ2との比がこれらの材料の電気抵抗率にも依存するため、これらの抵抗Ｒ1、Ｒ2の比を調整する際に、一般に電気抵抗率も考慮することが必要となる。
（３）第１実施形態と比較例との比較
次に、図３および図４を参照して、第１実施形態の半導体装置と比較例の半導体装置とを比較する。
図３は、比較例の半導体装置の設計上の構造と実際に製造される構造とを示した平面図である。図３(ａ)〜図３(ｃ)はそれぞれ、図１(ａ)〜図１(ｃ)と同一の設計データを示している。また、図３(ｄ)〜図３(ｆ)はそれぞれ、本比較例において、図３(ａ)〜図３(ｃ)の設計データから実際に製造される半導体装置の構造を示している。
本比較例では、第１実施形態と同様、図３(ｂ)や図３(ｃ)の設計データのように、同一のソース拡散層４上や同一のドレイン拡散層５上に一回露光で複数の第１のコンタクトＣ1を作製することは難しい。
そこで、本比較例では、図３(ｂ)の設計データからフォトマスクを作製する際に、２つの第１のコンタクトＣ1を、第１のコンタクトＣ1よりも大きい１つのコンタクトＣ1’に置き換えて、一回露光用のフォトマスクを作製する。
また、本比較例では、図３(ｃ)の設計データからフォトマスクを作製する際に、３つの第１のコンタクトＣ1を、第１のコンタクトＣ1よりも大きい２つのコンタクトＣ1”に置き換えて、一回露光用のフォトマスクを作製する。
その結果、本比較例では、図３(ｂ)と図３(ｃ)の設計データからそれぞれ、図３(ｅ)と図３(ｆ)の半導体装置が製造される。
このように、本比較例では、第１実施形態と同様に、設計データから半導体装置を製造する際にコンタクトの置き換えを行う。しかしながら、本比較例では、第１実施形態とは異なり、この置き換えの際に、置き換え前と置き換え後のコンタクト抵抗を一致させることは考慮されていない。そのため、本比較例では、図４に示すように、置き換え前と置き換え後でＦＥＴの動作特性が変化してしまう。
図４は、第１実施形態の半導体装置と比較例の半導体装置の動作を比較するためのグラフである。
グラフＰ1、Ｐ2、Ｐ3はそれぞれ、図１(ａ)〜図１(ｃ)の設計データから二回露光で半導体装置を製造した場合のＦＥＴの駆動電流を示す。ただし、グラフＰ1、Ｐ2、Ｐ3の駆動電流の値はいずれも、図１(ａ)の設計データから二回露光で半導体装置を製造した場合の駆動電流の値で割ってある。
また、グラフＱ1、Ｑ2、Ｑ3はそれぞれ、図３(ａ)〜図３(ｃ)の設計データから一回露光で図３(ｄ)〜図３(ｆ)の比較例の半導体装置を製造した場合のＦＥＴの駆動電流を示す。ただし、グラフＱ1、Ｑ2、Ｑ3の駆動電流の値はいずれも、一回露光で図３(ｄ)の比較例の半導体装置を製造した場合の駆動電流の値で割ってある。
また、グラフＲ1、Ｒ2、Ｒ3はそれぞれ、図１(ａ)〜図１(ｃ)の設計データから一回露光で図１(ｄ)〜図１(ｆ)の第１実施形態の半導体装置を製造した場合のＦＥＴの駆動電流を示す。ただし、グラフＲ1、Ｒ2、Ｒ3の駆動電流の値はいずれも、一回露光で図１(ｄ)の第１実施形態の半導体装置を製造した場合の駆動電流の値で割ってある。
グラフＰ1〜Ｐ3で示す二回露光の場合、１つのソース拡散層４またはドレイン拡散層５当たりの第１のコンタクトＣ1の個数（以下、「コンタクト数」と呼ぶ）が１個から２個に増えると、駆動電流が１．３倍に増加する。また、グラフＰ1〜Ｐ3の場合、コンタクト数が１個から３個に増えると、駆動電流が１．４倍に増加する。
一方、グラフＱ1〜Ｑ3で示す比較例の一回露光の場合、コンタクト数が１個から２個に増えると、駆動電流が１．１倍に増加する。また、グラフＱ1〜Ｑ3の場合、コンタクト数が１個から３個に増えると、駆動電流が１．３倍に増加する。
このように、二回露光を比較例の一回露光に置き換えると、一回露光で作製されるＦＥＴに、二回露光で作製されるＦＥＴとは異なる不規則なレイアウト依存性が生じる。この場合、二回露光により作製されるＦＥＴの設計や動作検証結果を、一回露光で作製されるＦＥＴに転用できず、動作検証をあらためて行う必要が生じてしまう。
また、２８ｎｍ世代の場合には、このような問題があると、一回露光で作製される３２ｎｍ世代のＦＥＴの設計や動作検証結果を、一回露光で作製される２８ｎｍ世代のＦＥＴに転用できず、２８ｎｍ世代でも動作検証をあらためて行う必要が生じてしまう。なお、グラフＰ1、Ｐ2、Ｐ3が、３２ｎｍ世代と同じ設計環境にて二回露光で作製される２８ｎｍ世代のＦＥＴの動作特性を表す場合、グラフＰ1、Ｐ2、Ｐ3は、一回露光で作製される３２ｎｍ世代のＦＥＴの動作特性と一致する。
そこで、第１実施形態では、前述のように、１個の第２のコンタクトＣ2に２個の第１のコンタクトＣ1と同等の機能を与えるために、１個の第２のコンタクトＣ2の抵抗を、２個の第１のコンタクトＣ1を並列接続した場合の抵抗とほぼ同じ値に設定している。
その結果、グラフＲ1〜Ｒ3で示す第１実施形態の一回露光の場合には、レイアウト依存性がグラフＰ1〜Ｐ3の二回露光の場合と同様のものとなっている。よって、第１実施形態によれば、二回露光により作製されるＦＥＴの設計や動作検証結果を、一回露光で作製されるＦＥＴに転用することや、３２ｎｍ世代のＦＥＴの設計や動作検証結果を、そのハーフノード世代である２８ｎｍ世代のＦＥＴに転用することが可能となる。
（４）第１実施形態の変形例
次に、図５を参照して、第１実施形態の変形例について説明する。
図５は、第１実施形態の変形例の半導体装置の構造を示す平面図である。
図５(ａ)では、ソース拡散層４上とドレイン拡散層５上の各々に、２つの第１のコンタクトＣ1と２つの第２のコンタクトＣ2が配置されている。このように、本実施形態では、同一のソース拡散層４上や同一のドレイン拡散層５上に、複数の第１のコンタクトＣ1や複数の第２のコンタクトＣ2を配置してもよい。
なお、図５(ａ)のソース拡散層４上では、第１のコンタクトＣ1と第２のコンタクトＣ2が交互に配置されている。同様に、図５(ａ)のドレイン拡散層５上では、第１のコンタクトＣ1と第２のコンタクトＣ2が交互に配置されている。このような配置には例えば、同じ種類のコンタクト同士を連続して配置する場合に比べて、ソース拡散層４やドレイン拡散層５における電流や抵抗のバランスをとりやすいという利点がある。
また、図５(ａ)では、ソース拡散層４上の第１のコンタクトＣ1がいずれも、ゲート電極３を挟んで、ドレイン拡散層５上の第２のコンタクトＣ2と隣接するように配置されている。同様に、ソース拡散層４上の第２のコンタクトＣ2はいずれも、ゲート電極３を挟んで、ドレイン拡散層５上の第１のコンタクトＣ1と隣接するように配置されている。このような配置には例えば、同じ種類のコンタクト同士をゲート電極３を挟んで隣接して配置する場合に比べて、ソース拡散層４やドレイン拡散層５における電流や抵抗のバランスをとりやすいという利点がある。
図５(ｂ)では、ソース拡散層４上とドレイン拡散層５上の各々に、第１のサイズを有する第１のコンタクトＣ1と、第１のサイズよりも大きい第２のサイズを有する第２のコンタクトＣ2と、第２のサイズよりも大きい第３のサイズを有する第３のコンタクトＣ3が配置されている。このように、本実施形態では、同一のソース拡散層４上や同一のドレイン拡散層５上に、３種類以上のコンタクトを配置してもよい。なお、第３のコンタクトＣ3は、前述のＮの値が３以上の場合の第２のコンタクトの例に相当する。
なお、本実施形態では、ソースコンタクト１１やドレインコンタクト１２として、２種類のコンタクトのみを使用してもよいし、図５(ｂ)のように３種類以上のコンタクトを使用してもよい。ただし、使用するコンタクトの種類が少ない方が、フォトマスクの作製が簡単になるなど、一般に半導体装置の製造が容易になるという利点がある。使用するコンタクトの種類が少ない場合には、例えば図１(ｆ)に示すように、同一のソース拡散層４上や同一のドレイン拡散層５上に複数種類のコンタクトを配置するケースが多くなる。
また、本実施形態では、第１のコンタクトＣ1を第２のコンタクトＣ2に置き換えるときに、Ｘ2をＸ1とほぼ同じ長さに設定し、Ｙ2をＹ1よりも長く設定したが、代わりにＸ2をＸ1よりも長く設定し、Ｙ2をＹ1とほぼ同じ長さに設定してもよい。また、本実施形態では、Ｘ2をＸ1と異なる長さに設定すると共に、Ｙ2をＹ1と異なる長さに設定してもよい。例えば、Ｘ2をＸ1の√２倍に設定すると共に、Ｙ2をＹ1の√２倍に設定することで、面積Ｘ2Ｙ2を面積Ｘ1Ｙ1の２倍に設定してもよい。ただし、これらの場合には、コンタクト同士の距離が一回露光が可能な距離となるように、コンタクトの寸法や配置を決定することが望まれる。
また、本実施形態では、ソース拡散層４上に配置するソースコンタクト１１の種類と、ドレイン拡散層５上に配置するドレインコンタクト１２の種類とを同じにしたが、これらを互いに異ならせてもよい。
以上のように、本実施形態では、設計データから半導体装置を製造する際に、ソース拡散層５上やドレイン拡散層６上に配置する第１のコンタクトＣ1を上記のような第２のコンタクトＣ2に置き換えて、図１(ｅ)や図１(ｆ)に例示するような半導体装置を製造する。よって、本実施形態によれば、複数回露光を一回露光に置き換えてコンタクトを作製する場合において、不規則なレイアウト依存性の発生を抑制することが可能となる。
（第２実施形態）
図６は、第２実施形態の半導体装置の製造方法を示すフローチャートである。図６は、図１(ａ)〜図１(ｃ)の設計データから、図１(ｄ)〜図１(ｆ)の半導体装置を製造する手順の一例を示している。
まず、図１(ａ)〜図１(ｃ)のような構造の半導体装置を製造するための設計データを作成する（ステップＳ１）。
次に、上記の設計データからフォトマスクを作製する（ステップＳ２）。この際、図１(ａ)のような設計データを取り扱う場合には、設計データ通りの半導体装置を製造するための一回露光用のフォトマスクを作製する。一方、図１(ｂ)や図１(ｃ)のような設計データを取り扱う場合には、同一のソース拡散層４上や同一のドレイン拡散層５上に配置する２個の第１のコンタクトＣ1を１個の第２のコンタクトＣ2に置き換えて、一回露光用のフォトマスクを作製する。
次に、上記のフォトマスクを用いて半導体装置を製造する（ステップＳ３）。この際、ソースコンタクト１１やドレインコンタクト１２は、一回露光により作製可能である。こうして、図１(ａ)〜図１(ｃ)の設計データからそれぞれ、図１(ｄ)〜図１(ｆ)の半導体装置が製造される。
以上のように、本実施形態によれば、図１(ａ)のような設計データを取り扱う場合だけでなく、図１(ｂ)や図１(ｃ)のような設計データを取り扱う場合にも、ソースコンタクト１１やドレインコンタクト１２を一回露光で作製することが可能となる。この際、本実施形態では、第１のコンタクトＣ1から第２のコンタクトＣ2への置き換えを第１実施形態と同様の手法で行うことで、前述のような不規則なレイアウト依存性の発生を抑制することが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、２：ゲート絶縁膜、３：ゲート電極、
４：ソース拡散層、５：ドレイン拡散層、６：層間絶縁膜、
１１：ソースコンタクト、１２：ドレインコンタクト、１３：ゲートコンタクト、
Ｃ1：第１のコンタクト、Ｃ2：第２のコンタクト、Ｃ3：第３のコンタクト

Claims (4)

  1. 第１のサイズを有する第１のコンタクトを備える半導体装置を製造するための設計データを作成し、
    前記設計データからフォトマスクを作製する場合に、Ｎ個（Ｎは２以上の整数）の前記第１のコンタクトを、前記第１のサイズよりも大きい第２のサイズを有し、かつ、Ｎ個の前記第１のコンタクトを並列接続した場合の抵抗の０．９倍から１．１倍の抵抗を有する１つの第２のコンタクトに置き換えて、前記フォトマスクを作製し、
    前記フォトマスクを用いて、ソース拡散層上およびドレイン拡散層上の少なくともいずれかに前記第２のコンタクトを備える前記半導体装置を製造する、
    ことを含む半導体装置の製造方法。
  2. 前記半導体装置は、２８ｎｍ世代以降の半導体装置である、請求項１に記載の半導体装置の製造方法。
  3. 前記ソース拡散層上および前記ドレイン拡散層上の少なくともいずれかでは、前記第１のコンタクトと前記第２のコンタクトとが交互に配置される、請求項１または２に記載の半導体装置の製造方法。
  4. 前記ソース拡散層上の前記第１のコンタクトは、前記ドレイン拡散層上の前記第２のコンタクトと隣接するように配置され、
    前記ソース拡散層上の前記第２のコンタクトは、前記ドレイン拡散層上の前記第１のコンタクトと隣接するように配置される、
    請求項１から３のいずれか１項に記載の半導体装置の製造方法。
JP2013003608A 2013-01-11 2013-01-11 半導体装置の製造方法 Active JP5923046B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013003608A JP5923046B2 (ja) 2013-01-11 2013-01-11 半導体装置の製造方法
US13/917,989 US9064843B2 (en) 2013-01-11 2013-06-14 Semiconductor device and manufacturing method thereof
US14/717,923 US20150255552A1 (en) 2013-01-11 2015-05-20 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013003608A JP5923046B2 (ja) 2013-01-11 2013-01-11 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2014135436A JP2014135436A (ja) 2014-07-24
JP5923046B2 true JP5923046B2 (ja) 2016-05-24

Family

ID=51164537

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013003608A Active JP5923046B2 (ja) 2013-01-11 2013-01-11 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US9064843B2 (ja)
JP (1) JP5923046B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10366913B2 (en) 2016-03-03 2019-07-30 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor element and method for forming mask pattern of the same
US11545495B2 (en) * 2017-06-29 2023-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Preventing gate-to-contact bridging by reducing contact dimensions in FinFET SRAM
FR3087290B1 (fr) 2018-10-16 2020-11-06 St Microelectronics Sa Point memoire
JP2020088138A (ja) * 2018-11-23 2020-06-04 株式会社デンソー 半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05335305A (ja) 1992-05-29 1993-12-17 Sharp Corp コンタクトホールの形成方法
JPH0745829A (ja) * 1993-07-28 1995-02-14 Ricoh Co Ltd 半導体集積回路装置
JPH07131003A (ja) 1993-11-04 1995-05-19 Ricoh Co Ltd 半導体装置
JP3001441B2 (ja) * 1996-12-06 2000-01-24 日本電気アイシーマイコンシステム株式会社 半導体装置のレイアウト構造およびその形成方法
JP2001337440A (ja) * 2000-03-24 2001-12-07 Toshiba Corp 半導体集積回路のパターン設計方法、フォトマスク、および半導体装置
TW544840B (en) * 2002-06-27 2003-08-01 Intelligent Sources Dev Corp A stack-type DRAM memory structure and its manufacturing method
JP2005286263A (ja) * 2004-03-31 2005-10-13 Matsushita Electric Ind Co Ltd 半導体装置および半導体マスクレイアウト方法
US7088000B2 (en) * 2004-11-10 2006-08-08 International Business Machines Corporation Method and structure to wire electronic devices
JP4833544B2 (ja) * 2004-12-17 2011-12-07 パナソニック株式会社 半導体装置
JP2006339517A (ja) * 2005-06-03 2006-12-14 Toshiba Matsushita Display Technology Co Ltd 薄膜トランジスタおよび液晶表示装置
JP4534164B2 (ja) 2006-07-25 2010-09-01 エルピーダメモリ株式会社 半導体装置の製造方法
JP2008140939A (ja) * 2006-11-30 2008-06-19 Toshiba Corp 半導体装置およびその製造方法
DE102007020258B4 (de) * 2007-04-30 2018-06-28 Globalfoundries Inc. Technik zur Verbesserung des Transistorleitungsverhaltens durch eine transistorspezifische Kontaktgestaltung
JP5034933B2 (ja) * 2007-12-26 2012-09-26 富士通セミコンダクター株式会社 半導体装置の製造方法
KR20100055731A (ko) * 2008-11-18 2010-05-27 삼성전자주식회사 레티클 및 반도체 소자의 형성 방법
JP5317742B2 (ja) * 2009-02-06 2013-10-16 株式会社東芝 半導体装置
JP5603089B2 (ja) * 2009-02-23 2014-10-08 セイコーインスツル株式会社 半導体装置
DE102009031111B4 (de) * 2009-06-30 2011-04-28 Globalfoundries Dresden Module One Llc & Co. Kg Kontaktoptimierung zur Verbesserung der Verspannungsübertragung in dicht liegenden Transistoren
JP5529607B2 (ja) * 2010-03-29 2014-06-25 セイコーインスツル株式会社 半導体装置
JP5661524B2 (ja) * 2011-03-22 2015-01-28 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US8624335B2 (en) * 2011-04-30 2014-01-07 Peregrine Semiconductor Corporation Electronic module metalization system, apparatus, and methods of forming same
US8592302B2 (en) * 2011-11-30 2013-11-26 GlobalFoundries, Inc. Patterning method for fabrication of a semiconductor device

Also Published As

Publication number Publication date
US20140197485A1 (en) 2014-07-17
JP2014135436A (ja) 2014-07-24
US20150255552A1 (en) 2015-09-10
US9064843B2 (en) 2015-06-23

Similar Documents

Publication Publication Date Title
US8877647B2 (en) Patterning method and method of forming memory device
JP5292005B2 (ja) 半導体集積回路
JP5923046B2 (ja) 半導体装置の製造方法
US9551923B2 (en) Cut mask design layers to provide compact cell height
JP2011238746A (ja) 半導体装置及びそのレイアウト作成方法
US9754064B2 (en) Integrated circuit design method
US8875067B2 (en) Reusable cut mask for multiple layers
JP2006148109A (ja) チャンネルの物性が印加電圧によって可変的なトランジスタとその製造及び動作方法
US11640959B2 (en) Semiconductor device
TWI780425B (zh) 積體電路裝置及其形成方法、形成佈局圖方法
JP2022027604A (ja) 集積回路素子
US11921419B2 (en) Optical proximity correction method and method of fabricating a semiconductor device using the same
JP2009152437A (ja) 半導体装置
WO2010103714A1 (ja) 半導体装置及びその製造方法
JP7030648B2 (ja) 半導体装置の製造方法およびエッチングガス
US9299657B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP6989553B2 (ja) 抵抗変化型メモリ
JP2014149458A (ja) フォトマスクの設計方法および半導体装置の製造方法
TW202326282A (zh) 半導體裝置的製造方法
TWI571699B (zh) 佈局圖案以及包含該佈局圖案的光罩
JPWO2020116263A1 (ja) 半導体装置およびそれを用いた車載用電子制御装置
TW201933643A (zh) 發光裝置及其製造方法
JP2009105261A (ja) 半導体装置
JP2014093364A (ja) マスタスライス方式の半導体集積回路及びその製造方法
JP2014075602A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150205

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160303

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160318

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160415

R151 Written notification of patent or utility model registration

Ref document number: 5923046

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151