JP2014075602A - 半導体装置 - Google Patents

Abstract

【課題】容量素子を構成する電極を積層方向に伸ばすことができ、かつ配線の引き回しに制約が生じることを抑制できる半導体装置を提供する。
【解決手段】第１コンタクト２０２及び第２コンタクト２２２は、素子分離膜１０２上に位置しており、互いに対向しており、水平方向の長さが高さより長い。第１導電パターン２０４は第１コンタクト２０２上に位置し、少なくとも一層の配線層に形成されている。第２導電パターン２２４は第２コンタクト２２２上に位置し、第１導電パターン２０４に対向している。配線４００は、第１導電パターン２０４及び第２導電パターン２２４より上に位置する上層の配線層に形成されており、第１導電パターン２０４及び第２導電パターン２２４の上方に位置する領域に位置している。
【選択図】図１

Description

本発明は、容量素子を有する半導体装置に関する。

アナログ回路やデジタル回路を有する半導体装置には、予め定められた容量を有する容量素子が使われる。

特許文献１には、同一層の配線間の容量やスルーホール間の容量を利用して付加容量またはキャパシタを形成することが記載されている。特に特許文献１には、シールリングを２重にして、各シールリングをキャパシタの電極として利用することが記載されている。

特許文献２には、同一層に形成された櫛型の２つの電極を用いたキャパシタが記載されている。各電極は複数の配線層及びビア層に跨って形成されているが、各電極の最下層となる導電層は、トランジスタより上層に位置するメタル配線層となっている。

特許文献３には、複数の配線層に配置された短冊状の電極を用いてキャパシタを形成することが記載されている。短冊状の電極は、各配線層に複数同一の設計ルールで形成されている。そして上下に重なっている電極は、ビアを介して相互に接続されている。

特許文献４には、トランジスタに接続するコンタクトプラグと同一層に形成された容量素子が記載されている。
特開２００１−８５６３０号公報 特開２００６−２６１４５５号公報 特開２００４−２４１７６２号公報 特開２００８−１２４４４９号公報

半導体装置を小型化するためには、容量素子の占有面積を小さくする必要がある。容量素子の占有面積を小さくするためには、容量素子を構成する電極を積層方向に伸ばすのが好ましい。しかし、すべての配線層にわたって容量素子の電極を形成すると、配線の引き回しに制約ができてしまう。

本発明によれば、基板に形成された素子分離膜と、
前記素子分離膜上に位置しており、互いに対向しており、水平方向の長さが高さより長い第１コンタクト及び第２コンタクトと、
前記第１コンタクト上に位置し、少なくとも一層の配線層に形成された第１導電パターンと、
前記第２コンタクト上に位置し、前記第１導電パターンに対向しており、前記少なくとも一層の配線層に形成された第２導電パターンと、
前記第１導電パターン及び前記第２導電パターンより上に位置する上層の配線層と、
を備え、
前記上層の配線層のうち前記第１導電パターン及び前記第２導電パターンの上方に位置する領域には、絶縁膜、又は前記第１導電パターン及び前記第２導電パターンとは異なるパターンの第３導電パターンが位置している半導体装置が提供される。

この半導体装置によれば、第１コンタクト及び第１導電パターンが容量素子の一方の電極として機能し、第２コンタクト及び第２導電パターンが容量素子の他方の電極として機能する。第１コンタクト及び第２コンタクトは素子分離膜上に位置している。第１導電パターン及び第２導電パターンはそれぞれ第１コンタクト上及び第２コンタクト上に位置し、少なくとも一層の配線層に形成されている。従って、容量素子を構成する電極を一番下の導電層から積層方向に伸ばすことができる。また、上層の配線層のうち第１導電パターン及び第２導電パターンの上方に位置する領域には、絶縁膜、又は第１導電パターン及び第２導電パターンとは異なる形状の第３導電パターンが位置している。すなわち上層の配線層には容量素子の電極が形成されていないため、配線の引き回しの制約を小さくすることができる。

本発明によれば、容量素子を構成する電極を積層方向に伸ばすことができ、かつ配線の引き回しに制約が生じることを抑制できる。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は、第１の実施形態に係る半導体装置の構成を示す断面図であり、図２は図１のＡ−Ａ´面における半導体装置の断面図である。この半導体装置は、基板１００（例えばシリコン基板）に形成された素子分離膜１０２、第１コンタクト２０２及び第２コンタクト２２２、第１導電パターン２０４及び第２導電パターン２２４、並びに第３導電パターン（配線）４００を備える。第１コンタクト２０２及び第２コンタクト２２２は、素子分離膜１０２上に位置しており、互いに対向しており、水平方向の長さが高さより長い。第１導電パターン２０４は第１コンタクト２０２上に位置し、少なくとも一層の配線層に形成されている。第２導電パターン２２４は第２コンタクト２２２上に位置し、第１導電パターン２０４に対向しており、少なくとも一層の配線層に形成されている。配線４００は、第１導電パターン２０４及び第２導電パターン２２４より上に位置する上層（例えば最上層）の配線層に形成されており、第１導電パターン２０４及び第２導電パターン２２４の上方に位置する領域に位置している。

本実施形態において、第１コンタクト２０２の下端及び第２コンタクト２２２の下端は素子分離膜１０２に接している。上記したように、第１コンタクト２０２及び第２コンタクト２２２は水平方向の長さが高さより長く、水平面内に延在している。第１コンタクト２０２及び第２コンタクト２２２の平面形状は、櫛形であってもよい。第１コンタクト２０２と第２コンタクト２２２の間隔は、例えば１４０ｎｍ以下である。第１コンタクト２０２と第２コンタクト２２２の間隔は、第１コンタクト２０２の幅に略等しくてもよい。また第１コンタクト２０２と第２コンタクト２２２の間隔は、例えばこの半導体装置の最小デザインルールに規定された最小の間隔である。なお第１コンタクト２０２と第２コンタクト２２２は、例えばタングステンから構成される。

第１コンタクト２０２及び第２コンタクト２２２は、絶縁膜１２０に埋め込まれている。このため、第１コンタクト２０２及び第２コンタクト２２２の間には絶縁膜１２０が位置している。絶縁膜１２０は、例えば酸化シリコン膜である。

本図に示す例において、第１導電パターン２０４及び第２導電パターン２２４は第１配線層に形成されたＣｕパターンであり、下面が第１コンタクト２０２及び第２コンタクト２２２に接している。第１導電パターン２０４及び第２導電パターン２２４は、第１コンタクト２０２及び第２コンタクト２２２と同一のパターン形状を有している。なお、第１導電パターン２０４と第２導電パターン２２４の間にも絶縁膜１２０が位置している。そして、第１コンタクト２０２及び第１導電パターン２０４により容量素子の一方の電極２００が形成され、第２コンタクト２２２及び第２導電パターン２２４により容量素子の他方の電極２２０が形成されている。

図２に示すように、電極２００は、第１導電パターン２０４の上に位置するビア３０２を介して配線３０４に接続している。配線３０４は、第１導電パターン２０４のすぐ上の配線層に位置している。ビア３０２及び配線３０４は、第１導電パターン２０４の上に位置する絶縁膜１４０に埋め込まれている。なお図示していないが、電極２２０も、ビア３０２と同一層に位置するビア（図示せず）を介して、図１に示した配線３２４に接続している。

絶縁膜１４０は、絶縁膜１２０より誘電率が低い。例えば絶縁膜１４０は、比誘電率が３．３以下、より好ましくは２．９以下の低誘電率膜により構成されている。絶縁膜１４０は、例えばＳｉ、Ｏ、およびＣを含む膜により構成することができる。具体的には、絶縁膜１４０は、例えばＳｉＯＣ（ＳｉＯＣＨ）、メチルシルセスキオキサン（ＭＳＱ）、水素化メチルシルセスキオキサン（ＭＨＳＱ）、有機ポリシロキサンまたはこれらの膜をポーラス化したもの等により構成することができる。また絶縁膜１４０上には、保護絶縁膜１４２が形成されている。保護絶縁膜１４２は、例えば酸化シリコン膜により形成することができる。

保護絶縁膜１４２上には、絶縁膜１６０及び最上層の配線層が位置している。絶縁膜１６０は、例えば絶縁膜１４０と同様の材料により形成されている。本図に示す例において、最上層の配線層のうち第１導電パターン２０４及び第２導電パターン２２４の上方に位置する領域には、配線４００が位置している。ただし、この領域には配線４００などの導電パターンが位置していなくても良い。この場合、この領域には、絶縁膜１６０が位置する。

そして、最上層の配線層の上には、保護絶縁膜１８０が形成されている。

次に、本発明の作用及び効果について説明する。本実施形態に係る半導体装置において、第１コンタクト２０２及び第１導電パターン２０４が容量素子の一方の電極として機能し、第２コンタクト２２２及び第２導電パターン２２４が容量素子の他方の電極として機能する。第１コンタクト２０２及び第２コンタクト２２２は素子分離膜１０２上に位置しており、第１導電パターン２０４及び第２導電パターン２２４はそれぞれ第１コンタクト２０２上及び第２コンタクト２２２上に位置している。従って、容量素子を構成する電極を一番下の導電層から上方に伸ばすことができる。

また、上層(例えば最上層)の配線層のうち第１導電パターン及び第２導電パターンの上方に位置する領域には、第１導電パターン及び第２導電パターンとは異なる形状の配線４００が位置している。すなわち上層の配線層には容量素子の電極が形成されていないため、配線の引き回しの制約を小さくすることができる。

なお、本実施形態において第１導電パターン２０４及び第２導電パターン２２４は、一層の配線層のみで形成されていたが、複数の配線層及びこれらの間に位置するビア層に跨って形成されていてもよい。ただし、第１導電パターン２０４及び第２導電パターン２２４の上に位置する絶縁膜１４０は、電極２００と電極２２０の間に位置する絶縁膜１２０より誘電率が低い。このため、ビア３０２及び配線３０４と同一層に、電極２００及び電極２２０の一部となる導電パターンを形成したとしても、容量の増加量は低い。一方、このようにすると、配線の引き回しの制約が大きくなり、かつ容量素子の容量が低くなる。これらを考慮すると、本実施形態のように、いわゆる低誘電率膜（low-K膜）が用いられる層より下の層に電極２００及び電極２２０を形成すると、容量素子の容量の大きさ、耐電圧、及び配線の引き回しの自由度のバランスが良くなることがわかる。なお、容量素子の電極が基板１００上ではなく素子分離膜１０２上に位置していることによっても、容量素子の耐電圧は高くなる。

また、第１コンタクト２０２と第２コンタクト２２２の間隔を１４０ｎｍ以下とした場合、容量素子の容量を大きくすることができる。特に第１コンタクト２０２と第２コンタクト２２２の間隔が、この半導体装置の最小デザインルールに規定された最小の間隔である場合、容量素子の容量を大きくすることができる。

図３及び図４は、第２の実施形態に係る半導体装置の構成を示す断面図であり、それぞれ第１の実施形態における図１及び図２に相当する図である。本実施形態に係る半導体装置は、配線３０２，３２４及びこれらに繋がるビアを有していない点、容量素子の電極２００が第１導電パターン２０４と同一層の配線２３０に接続されている点、並びに電極２２０が第２導電パターン２２４と同一層の配線（図示せず）に接続されている点を除いて、第１の実施形態と同様の構成である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。

図５は、第３の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に相当する図である。この半導体装置は、電極２００が第１下層導電パターン２０６を有している点、電極２２０が第２下層導電パターン２２６を有している点、及びトランジスタ５００を有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。

第１下層導電パターン２０６は、上面が第１コンタクト２０２に接していて下面が素子分離膜１０２に接しており、水平方向の長さが高さより長い。第２下層導電パターン２２６は、上面が第２コンタクト２２２に接していて下面が素子分離膜１０２に接している。また第２下層導電パターン２２６は、第１下層導電パターン２０６に対向しており、水平方向の長さが高さより長い。第１下層導電パターン２０６は第１コンタクト２０２と同一のパターン形状を有しており、第２下層導電パターン２２６は第２コンタクト２２２と同一のパターン形状を有している。

第１下層導電パターン２０６及び第２下層導電パターン２２６は、トランジスタ５００のゲート電極５０２と同一工程で形成されており、ゲート電極５０２と同一の層構造を有している。例えばゲート電極５０２がポリシリコン電極である場合、第１下層導電パターン２０６及び第２下層導電パターン２２６はポリシリコンパターンであり、ゲート電極５０２がメタル電極である場合、第１下層導電パターン２０６及び第２下層導電パターン２２６はメタルパターンである。

本実施形態に係る半導体装置は、以下の工程により形成することができる。まず、基板１００に素子分離膜１０２を形成し、さらにトランジスタ５００を形成する。トランジスタ５００のゲート電極５０２を形成するとき、第１下層導電パターン２０６及び第２下層導電パターン２２６も形成される。

次いで、トランジスタ５００上及び素子分離膜１０２上に絶縁膜１２０を形成し、絶縁膜１２０に第１下層導電パターン２０６上に位置する溝パターン、及び第２下層導電パターン２２６上に位置する溝パターンを形成する。これらの溝パターンを形成する工程において、第１下層導電パターン２０６及び第２下層導電パターン２２６はエッチングストッパーとして機能する。

次いで、第１下層導電パターン２０６上に位置する溝パターン内に第１コンタクト２０２及び第１導電パターン２０４を埋め込み、かつ第２下層導電パターン２２６上に位置する溝パターン内に第２コンタクト２２２及び第２導電パターン２２４を埋め込む。

その後、絶縁膜１４０、保護絶縁膜１４２、ビア３０２、配線３０４，３２４、絶縁膜１６０、配線４００、及び保護絶縁膜１８０をこの順に形成する。

本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、第１下層導電パターン２０６及び第２下層導電パターン２２６を有しているため、絶縁膜１２０に、第１コンタクト２０２及び第１導電パターン２０４を埋め込むための溝パターン、並びに第２コンタクト２２２及び第２導電パターン２２４を埋め込むための溝パターンを形成するときに、第１下層導電パターン２０６及び第２下層導電パターン２２６がエッチングストッパーとして機能する。従って、これら溝パターンが素子分離膜１０２に食い込むことが抑制され、容量素子の電極面積が設計値からずれて容量素子の容量が設計値からずれることが抑制される。

また、第１下層導電パターン２０６及び第２下層導電パターン２２６をトランジスタ５００のゲート電極５０２と同一工程で形成することができるため、半導体装置の製造工程数が増加することを抑制できる。

なお、本実施形態において、第１下層導電パターン２０６と第２下層導電パターン２２６の間隔を、第１導電パターン２０４と第２導電パターン２２４の間隔及び第１コンタクト２０２と第２コンタクト２２２の間隔より狭くしても良い。このようにすると、第１下層導電パターン２０６と第２下層導電パターン２２６に起因した容量が大きくなるため、容量素子の容量を大きくすることができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

第１の実施形態に係る半導体装置の構成を示す断面図である。 図１のＡ−Ａ´面における半導体装置の断面図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 図３のＡ−Ａ´面における半導体装置の断面図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。

１００ 基板
１０２ 素子分離膜
１２０ 絶縁膜
１４０ 絶縁膜
１４２ 保護絶縁膜
１６０ 絶縁膜
１８０ 保護絶縁膜
２００ 電極
２０２ 第１コンタクト
２０４ 第１導電パターン
２０６ 第１下層導電パターン
２２０ 電極
２２２ 第２コンタクト
２２４ 第２導電パターン
２２６ 第２下層導電パターン
２３０ 配線
３０２ ビア
３０４ 配線
３２４ 配線
４００ 配線
５００ トランジスタ
５０２ ゲート電極

Claims (7)

1. 基板に形成された素子分離膜と、
   前記素子分離膜上に位置しており、互いに対向しており、水平方向の長さが高さより長い第１コンタクト及び第２コンタクトと、
   上面が前記第１コンタクトに接していて下面が前記素子分離膜に接しており、水平方向の長さが高さより長い第１下層導電パターンと、
   上面が前記第２コンタクトに接していて下面が前記素子分離膜に接しており、水平方向の長さが高さより長い第２下層導電パターンと、
   前記基板に形成され、ゲート電極を有するトランジスタと
   を備え、
   前記第１下層導電パターンおよび前記第２下層導電パターンは、前記第１コンタクトおよび前記第２コンタクトと同じ方向に延在し、かつ、前記第１下層導電パターンと前記第２下層導電パターンとは互いに対向しており、
   前記第１下層導電パターン及び前記第２下層導電パターンは、前記ゲート電極と同一の層構造を有している半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１コンタクト上に位置し、少なくとも一層の配線層に形成された第１導電パターンと、
   前記第２コンタクト上に位置し、前記少なくとも一層の配線層に形成された第２導電パターンと、
   をさらに備える半導体装置。
3. 請求項２に記載の半導体装置において、
   前記第１導電パターンおよび前記第２導電パターンは、水平方向の長さが高さより長く、
   前記第１導電パターンと前記第２導電パターンとは互いに対向している半導体装置。
4. 請求項１〜３のいずれか一つに記載の半導体装置において、
   前記第１コンタクトと前記第２コンタクトとの間に位置する第１絶縁膜と、
   前記第１コンタクト及び前記第２コンタクトの上に位置する第２絶縁膜と、
   を備え、
   前記第２絶縁膜は、前記第１絶縁膜より誘電率が低い半導体装置。
5. 請求項１〜４のいずれか一つに記載の半導体装置において、
   前記第１コンタクトと前記第２コンタクトの間隔は、１４０ｎｍ以下である半導体装置。
6. 請求項５に記載の半導体装置において、前記第１コンタクトと前記第２コンタクトの間隔は、当該半導体装置の最小デザインルールに規定された最小の間隔である半導体装置。
7. 請求項２〜６のいずれか一つに記載の半導体装置において、
   前記第１コンタクトおよび前記第２コンタクトと、前記第１下層導電パターンおよび前記第２下層導電パターンと、前記第１導電パターンおよび前記第２導電パターンとは、それぞれ異なる材料からなる半導体装置。

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