JP2008135675A - 半導体素子、半導体装置および実装基板 - Google Patents

Abstract

【課題】シールリングを介して一の回路に伝播する他の回路のノイズを低減することの可能な半導体素子を提供する。
【解決手段】アナログ回路１０およびデジタル回路２０がｐ型半導体基板４０に混載されている。スクライブライン領域に環状のシールリング６０が設けられており、シールリング６０に含まれるｐ型半導体領域３５の一部がチップの内側のレイアウトパターン領域にまで延在している。シールリング６０はｐ型半導体領域３５を介してノイズアイソレータ７０に接続されており、ノイズアイソレータ７０を介して外部の低インピーダンスノード（図示せず）と電気的に接続されている。
【選択図】図８

Description

本発明は、半導体基板に例えばアナログ回路およびデジタル回路などの複数の回路が混載された半導体素子ならびにこの半導体素子を備えた半導体装置および実装基板に係り、特に、デジタル回路において大振幅の信号を扱う一方で、アナログ回路で数μＶないし数ｍＶの微小信号を扱う場合に好適に適用可能な半導体素子、半導体装置および実装基板に関する。

近年のＣＭＯＳ(Complementary Metal Oxide Semiconductor)プロセスの周波数特性向上に伴い、アナログ回路をデジタル回路と共にＣＭＯＳプロセスで１チップ上に形成することが可能となっている。しかし、これらを１チップで構成すると、これらを別個のチップで構成した場合と比べてデジタル回路がアナログ回路に近づくので、特に、デジタル回路において大振幅の信号を扱う一方で、アナログ回路で数μＶないし数ｍＶの微小信号を扱う場合には、デジタル回路で発生するノイズがアナログ回路に影響を及ぼす可能性がある。そのため、アナログ回路はチップ内において、ノイズ源となり得るデジタル回路からなるべく離して配置されるのが一般的である。

図３０は、ｐ型半導体基板１４０にアナログ回路１１０およびデジタル回路１２０が混載された一般的な半導体素子１００の平面構成を表すものである。なお、図３０では半導体素子１００の層間絶縁膜１４１およびパッシベーション層１４２（後述）が省略されている。図３１（Ａ）は図３０のＡ−Ａ矢視方向の断面構成を簡易に（つまり一部を省略して）表すものであり、図３１（Ｂ）は図３１（Ａ）の断面部分におけるｎ型ソース領域１１１またはｎ型ドレイン領域１１２と、ｐ型半導体基板１４０との間に生じる寄生容量Ｃ_１０１を表すものである。図３２（Ａ）は図３０のＢ−Ｂ矢視方向の断面構成を表すものであり、図３２（Ｂ）は図３２（Ａ）の断面部分におけるビア１３１とｐ型半導体領域１３３との間に生じる抵抗Ｒ_１０１を表すものである。

図３０から、アナログ回路１１０は、ノイズ源となり得るデジタル回路１２０から離して配置するためにチップの角に配置されていることがわかる。ところで、このアナログ回路１１０は、例えば、図３１（Ａ），（Ｂ）に簡易に示したように、アナログ回路１１０に含まれるトランジスタのｎ型ソース領域１１１またはｎ型ドレイン領域１１２と寄生容量Ｃ_１０１を介してｐ型半導体基板１４０と電気的に接続されている。そのため、ある周波数以上ではアナログ回路１１０はｐ型半導体基板１４０と低インピーダンスで結合され、ｐ型半導体基板１４０の電位の影響を受けやすい。なお、ｐ型半導体基板１４０上には、層間絶縁膜１４１と、ＳｉＯ_２層１４２Ａおよびポリイミド層１４２Ｂをこの順に積層して構成されたパッシベーション層１４２とが積層されている。

アナログ回路１１０直下のｐ型半導体基板１４０の電位は、図３３に示したように、デジタル回路１２０で発生したノイズがｐ型半導体基板１４０を経路ｐａｔｈ_１として伝播することにより影響を受け易い。そのため、この経路ｐａｔｈ_１から伝播してくるノイズ（基板ノイズ）を低減することが必要な場合がある。

そこで、例えば、図３４（Ａ）に示したように、アナログ回路１１０をｐ型半導体基板１４０のその他の部分と分離するディープｎ型ウェル層１４３およびｎ型ウェル層１４４を設けることが考えられる（特許文献１）。これにより、図３４（Ｂ）に示したように、ディープｎ型ウェル層１４３およびｎ型ウェル層１４４のアナログ回路１１０側の界面に寄生容量Ｃ_１０２が発生すると共にディープｎ型ウェル層１４３およびｎ型ウェル層１４４のアナログ回路１１０とは反対側の界面に寄生容量Ｃ_１０２が発生し、アナログ回路１１０は直列に接続された寄生容量Ｃ_１０１、Ｃ_１０２およびＣ_１０３を介してｐ型半導体基板１４０と電気的に接続されるので、ディープｎ型ウェル層１４３およびｎ型ウェル層１４４を設けていない場合と比べてアナログ回路１１０とｐ型半導体基板１４０との間の高周波領域におけるインピーダンスを高くすることができる。その結果、アナログ回路１１０がｐ型半導体基板１４０の電位の影響を受けにくくすることができる。

特開２００４−１７９２５５号公報 米国特許出願公開第２００５／０１１０１１８号明細書

ところで、図３０に示した半導体素子１００には、アナログ回路１１０およびデジタル回路１２０に水分やイオンなどが入ってこれらの信頼性が低下するのを防止すると共に、スクライブライン領域に沿ってウェハを分割するダイシング工程の際に発生するチッピングがチップ内部に達するのを防止する目的でシールリング１３０が設けられている。このシールリング１３０は、図３０、図３２（Ａ）に示したように、ｐ型半導体基板１４０の表面のうちアナログ回路１１０およびデジタル回路１２０を取り囲む部位に設けられており、ｐ型半導体基板１４０の表面に形成された高濃度のｐ型半導体領域１３３上にビア１３１および配線層１３２を交互に積層して形成されている。このシールリング１３０の側面はｐ型半導体基板１４０上に形成された層間絶縁膜１４１で覆われており、シールリング１３０および層間絶縁膜１４１の上面はパッシベーション層１４２で覆われている。また、ｐ型半導体基板１４０の表面のうちシールリング１３０と、アナログ回路１１０およびデジタル回路１２０を構成する素子との間には、素子分離絶縁膜１４９が設けられている。

このシールリング１３０は、図３２（Ｂ）に示したように、直下のｐ型半導体基板１４０と抵抗Ｒ_１０１を介して電気的に接続されている。そのため、デジタル回路１２０で発生したノイズが経路ｐａｔｈ_１だけでなく、シールリング１３０を経路ｐａｔｈ_２，ｐａｔｈ_３として伝播してしまう。しかも、シールリング１３０のインピーダンスはｐ型半導体基板１４０のそれよりも低いので、経路ｐａｔｈ_１よりもむしろ、経路ｐａｔｈ_２，ｐａｔｈ_３から伝播してくるノイズ（基板ノイズ）を低減することが重要となる。

そこで、図３５（Ａ）に示したように、ｐ型半導体基板１４０の表面にｐ型半導体領域１３３の代わりにｎ型半導体領域１３４を設け、図３５（Ｂ）に示したようにシールリング１３０とｐ型半導体基板１４０との間に寄生容量Ｃ_１０４を生じさせることが考えられる。しかし、この場合であっても、高周波信号は寄生容量Ｃ_１０４で減衰されずに透過してしまう。また、図３６に示したように、ｐ型半導体基板１４０の表面のうちシールリング１３０の外周側に、ビア１５１および配線層１５２を交互に積層してなるシールリング１５０をさらに設けることが考えられる（特許文献２）。

しかし、特許文献２の技術では、シールリング１３０が依然として設けられており、このシールリング１３０がノイズの伝播経路となるので、シールリング１５０を設けたか否かに拘らず、アナログ回路１１０がｐ型半導体基板１４０の電位の影響を受けてしまうという問題がある。

本発明はかかる問題点に鑑みてなされたものであり、その目的は、シールリングを介して一の回路に伝播する他の回路のノイズを低減することの可能な半導体素子ならびにこの半導体素子を備えた半導体装置および実装基板を提供することにある。

本発明の第１の半導体素子は、半導体基板の表面に複数の回路が混載されたものである。この第１の半導体素子は、複数の回路を取り囲む環状のシールリングと、シールリングと外部の低インピーダンスノードとを接続する配線とを備えている。

本発明の第１の半導体素子では、シールリングと外部の低インピーダンスノードとを電気的に接続する配線が設けられている。これにより、シールリング内を伝播する信号が配線を介して外部の低インピーダンスノードに流れる。

本発明の第２の半導体素子は、半導体基板の表面に複数の回路が混載されたものである。この第２の半導体素子は、複数の回路を取り囲む環状のシールリングと、一端が外部の低インピーダンスノードと接続される容量素子と、シールリングと容量素子の他端とが接続された配線とを備えている。

本発明の第２の半導体素子では、シールリングと容量素子とを電気的に接続する配線が設けられており、さらに容量素子が外部の低インピーダンスノードと接続されている。これにより、シールリング内を伝播する信号が配線を介して容量素子に流れ、さらに容量素子を介して外部の低インピーダンスノードへ流れる。

本発明の第３の半導体素子は、第１導電型の半導体基板の表面に複数の回路が混載されたものである。この第３の半導体素子は、複数の回路を取り囲む環状のシールリングと、半導体基板のシールリングと対向する部位を半導体基板の他の部位と分離する第２導電型のウェル層とを備えている。

本発明の第３の半導体素子では、第１導電型の半導体基板のシールリングと対向する部位を半導体基板の他の部位と分離する第２導電型のウェル層が設けられている。これにより、ウェル層のシールリング側の界面と、ウェル層のシールリングとは反対側の界面とに寄生容量がそれぞれ発生し、シールリングは直列に接続されたこれらの寄生容量を介して半導体基板と電気的に接続される。

本発明の第４の半導体素子は、半導体基板の表面に複数の回路が混載されたものである。この第４の半導体素子は、複数の回路を取り囲む環状のシールリングを備えており、このシールリングは延在方向と直交する方向に蛇行した形状を有している。

本発明の第４の半導体素子では、シールリングに、延在方向と直交する方向に蛇行した形状が設けられている。この蛇行形状はシールリング内を伝播する高周波信号にとっては抵抗となる。

本発明の第５の半導体素子は、第１導電型の半導体基板の表面に複数の回路が混載されたものである。この第５の半導体素子は、複数の回路を取り囲む環状のシールリングを備えており、半導体基板とシールリングとの間に絶縁層が形成されている。

本発明の第５の半導体素子では、半導体基板とシールリングとの間に絶縁層が形成されている。これにより、このシールリングは絶縁層によって半導体基板と電気的に分離される。

本発明の半導体装置は、上記した第１ないし第５の半導体素子うち少なくとも１つの半導体素子を備えたものである。この半導体装置は、支持体と、支持体の一の面上に形成された半導体素子と、半導体素子を覆う蓋体と、支持体を貫通すると共に半導体素子と接続された１または複数の端子とを有している。

本発明の実装基板は、支持基板と、支持基板上に実装された上記半導体装置とを備えたものである。

本発明の第１の半導体素子ならびにこれを備えた半導体装置および実装基板によれば、シールリングと外部の低インピーダンスノードとを電気的に接続する配線を形成するようにしたので、一の回路（例えばデジタル回路）で発生したノイズを、配線を介して外部の低インピーダンスノードに排出することができる。これにより、シールリングを介して他の回路（例えばアナログ回路）に伝播する一の回路のノイズを低減することができる。

本発明の第２の半導体素子ならびにこれを備えた半導体装置および実装基板によれば、シールリングおよび容量素子を互いに電気的に接続する配線を形成すると共に、容量素子を外部の低インピーダンスノードと接続するようにしたので、一の回路で発生したノイズを、配線および容量素子を介して外部の低インピーダンスノードに排出することができる。これにより、シールリングを介して他の回路に伝播する一の回路のノイズを低減することができる。

本発明の第３の半導体素子ならびにこれを備えた半導体装置および実装基板によれば、第１導電型の半導体基板のシールリングと対向する部位を半導体基板の他の部位と分離する第２導電型のウェル層を形成するようにしたので、このようなウェル層を設けていない場合と比べて一の回路と半導体基板との間の高周波領域におけるインピーダンスを高くすることができる。これにより、シールリングを介して他の回路に伝播する一の回路のノイズを低減することができる。

本発明の第４の半導体素子ならびにこれを備えた半導体装置および実装基板によれば、シールリングに、延在方向と直交する方向に蛇行した形状を形成するようにしたので、蛇行した形状を設けていない場合と比べて一の回路と半導体基板との間の高周波領域におけるインピーダンスを高くすることができる。これにより、シールリングを介して他の回路に伝播する一の回路のノイズを低減することができる。

本発明の第５の半導体素子ならびにこれを備えた半導体装置および実装基板によれば、半導体基板とシールリングとの間に絶縁層を形成するようにしたので、このような絶縁層を設けていない場合と比べて一の回路と半導体基板との間のインピーダンスを高くすることができる。これにより、シールリングを介して他の回路に伝播する一の回路のノイズを低減することができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

［第１の実施の形態］
図１は本発明の第１の実施の形態に係る半導体素子１の平面構成を表すものである。なお、図１では半導体素子１の層間絶縁膜４３およびパッシベーション層４４（後述）が省略されている。図２（Ａ）は図１のＡ−Ａ矢視方向の断面構成を表すものであり、図２（Ｂ）は図２（Ａ）の断面部分におけるビア３１とｐ型半導体領域３３との間に生じる抵抗Ｒ_１と、ディープｎ型ウェル層４１のシールリング３０側の界面に生じる寄生容量Ｃ_１と、ディープｎ型ウェル層４１のシールリング３０とは反対側の界面に生じる寄生容量Ｃ_２とが直列に接続されている様子を表すものである。

半導体素子１は、図１に示したように、ｐ型半導体基板４０にアナログ回路１０およびデジタル回路２０が混載されたものである。アナログ回路１０は、例えば、図示しないが、アナログ回路１０に含まれるトランジスタのｎ型ソース領域またはｎ型ドレイン領域とｐ型半導体基板４０との寄生容量を介して、ｐ型半導体基板４０と電気的に接続されている。そのため、ある周波数以上ではアナログ回路１０はｐ型半導体基板４０と低インピーダンスで結合され、ｐ型半導体基板４０の電位の影響を受けやすくなっている。そこで、アナログ回路１０はノイズ源となり得るデジタル回路２０から離して配置されており、図１に示したようにチップの角に配置されていることが好ましい。

また、この半導体素子１には、図１、図２（Ａ）に示したように、シールリング３０が設けられている。このシールリング３０は、ｐ型半導体基板４０の周縁部（半導体素子１をチップ状に切り出す前のウエハにおけるスクライブライン領域）の表面に形成されており、ｐ型半導体基板４０の表面のうちアナログ回路１０およびデジタル回路２０を取り囲む環状の形状となっている。また、このシールリング３０は、ｐ型半導体基板４０の表面に形成された高濃度のｐ型半導体領域３３上にビア３１および配線層３２を交互に積層した積層構造を有している。これにより、シールリング３０はアナログ回路１０およびデジタル回路２０に水分やイオンなどが入ってこれらの信頼性が低下するのを防止している。また、スクライブライン領域に沿ってウェハを分割するダイシング工程の際に発生するチッピングが、チップ内部に達するのを防止している。

このシールリング３０の側面はｐ型半導体基板４０上に形成された層間絶縁膜４３で覆われており、シールリング３０および層間絶縁膜４３の上面は、ＳｉＯ_２層４４Ａおよびポリイミド層４４Ｂをこの順に積層して構成されたパッシベーション層４４で覆われている。

また、ｐ型半導体基板４０の表面のうちシールリング３０と、アナログ回路１０およびデジタル回路２０を構成する素子との間には、素子分離絶縁膜４９が設けられている。この素子分離絶縁膜４９は、例えば、ＬＯＣＯＳ（local oxidation of silicon）またはＳＴＩ（Shallow Trench Isolation）により形成されており、シールリング３０と、アナログ回路１０およびデジタル回路２０を構成する素子とを、ｐ型半導体基板４０の表面において互いに分離している。

さらに、この半導体素子１には、図２（Ａ）に示したように、ディープｎ型ウェル層４１およびｎ型ウェル層４２が設けられている。ディープｎ型ウェル層４１は、シールリング３０の底面に対向して設けられており、リング形状をなしている。ｎ型ウェル層４２は、シールリング３０の内周側と外周側にシールリング３０に接すると共にｐ型半導体基板４０の表面に露出してそれぞれ設けられており、リング形状をなしている。つまり、シールリング３０の底面（ｐ型半導体領域３３）はディープｎ型ウェル層４１およびｎ型ウェル層４２によってｐ型半導体基板４０のその他の部分と分離されている。これにより、図２（Ｂ）に示したように、ビア３１とｐ型半導体領域３３との間に抵抗Ｒ_１が発生し、さらに、ディープｎ型ウェル層４１およびｎ型ウェル層４２のシールリング３０側の界面に寄生容量Ｃ_１が発生すると共にディープｎ型ウェル層４１およびｎ型ウェル層４２のシールリング３０とは反対側の界面に寄生容量Ｃ_２が発生し、これらが直列に接続されるので、シールリング３０が、直列に接続された抵抗Ｒ_１、寄生容量Ｃ_１および寄生容量Ｃ_２を介してｐ型半導体基板４０と電気的に接続される。

本実施の形態の半導体素子１では、アナログ回路１０およびデジタル回路２０を駆動すると、これらから種々のノイズが発生する。このとき、例えば、デジタル回路２０において大振幅の高周波信号が流れる一方で、アナログ回路１０で数μＶないし数ｍＶの微小な高周波信号が流れているとすると、デジタル回路２０で発生したノイズがアナログ回路１０に影響を及ぼす可能性が高くなる。

ここで、デジタル回路２０で発生したノイズは、図３に示したように、ｐ型半導体基板４０を経路ｐａｔｈ_１としてアナログ回路１０に伝播すると共に、シールリング３０を経路ｐａｔｈ_２，ｐａｔｈ_３としてアナログ回路１０に伝播するが、通常、シールリング３０のインピーダンスはｐ型半導体基板４０のそれよりも低い。そのため、図２５に示したように、従来の半導体素子１００では、デジタル回路１２０で発生したノイズが主に経路ｐａｔｈ_２，ｐａｔｈ_３を介してアナログ回路１１０に伝播していく。

他方、本実施の形態の半導体素子１では、ディープｎ型ウェル層４１およびｎ型ウェル層４２がシールリング３０の底面（ｐ型半導体領域３３）をｐ型半導体基板４０のその他の部分と分離するように形成されており、シールリング３０が、直列に接続された抵抗Ｒ_１、寄生容量Ｃ_１および寄生容量Ｃ_２を介してｐ型半導体基板４０と電気的に接続されているので、ディープｎ型ウェル層４１およびｎ型ウェル層４２を設けていない従来の半導体素子１００の場合と比べてシールリング３０とｐ型半導体基板４０との間の高周波領域におけるインピーダンスが高くなる。これにより、デジタル回路２０で発生したノイズが経路ｐａｔｈ_２，ｐａｔｈ_３を介して伝播してきたとしても、シールリング３０とｐ型半導体基板４０との間の高インピーダンスによって減衰されるので、デジタル回路２０で発生したノイズがアナログ回路１０直下のｐ型半導体基板４０の電位へ与える影響を低減することができる。その結果、シールリング３０を介してアナログ回路１０に伝播するデジタル回路２０のノイズを低減することができる。

また、本実施の形態では、経路ｐａｔｈ_２，ｐａｔｈ_３を介して伝播してきたノイズを、ｐ型半導体基板４０内を伝播する前にディープｎ型ウェル層４１およびｎ型ウェル層４２によって減衰しているので、高インピーダンスの部分（ディープｎ型ウェル層４１およびｎ型ウェル層４２）で大幅に減衰したノイズをアナログ回路１０に到達するまでの間にさらに減衰させることができる。従って、本実施の形態では、従来の半導体素子のようにアナログ回路１１０直下にディープｎ型ウェル層１４３およびｎ型ウェル層１４４を設け、ｐ型半導体基板１４０内を伝播してきたノイズをアナログ回路１１０の直近で減衰させた場合（図２３、図２７参照）と比べて、シールリング３０を介してアナログ回路１０に伝播するデジタル回路２０のノイズをさらに低減することができる。

［第１の実施の形態の変形例］
上記実施の形態では、シールリング３０の底面を、ｐ型半導体基板４０と等しい導電型のｐ型半導体領域３３により構成していたが、ｐ型半導体基板４０と異なる導電型のｎ型半導体領域（図示せず）により構成してもよい。これにより、シールリング３０の底面とｐ型半導体基板４０との界面に寄生容量が発生し、他の寄生容量Ｃ_１，Ｃ_２と直列に接続されるので、シールリング３０とｐ型半導体基板４０との間のインピーダンスが高い周波数帯域を上記実施の形態の場合よりもさらに高周波側に拡げることができる。その結果、アナログ回路１０で使用されている周波数帯域が極めて高い場合であっても、その使用周波数帯域におけるシールリング３０とｐ型半導体基板４０との間のインピーダンスを高くすることができるので、シールリング３０を介してアナログ回路１０に伝播するデジタル回路２０の高周波ノイズを低減することができる。

［第２の実施の形態］
図４は本発明の第２の実施の形態に係る半導体素子２の平面構成を表すものである。なお、図２では半導体素子２の層間絶縁膜４３およびパッシベーション層４４が省略されている。図５（Ａ）は図４のＢ−Ｂ矢視方向の断面構成を表すものであり、図５（Ｂ）は図５（Ａ）の断面部分におけるビア３１とｐ型半導体領域３３との間に生じる抵抗Ｒ_１を表すものである。

半導体素子２は、上記実施の形態のシールリング３０の構成要素にミアンダ部３４を加えて構成されたシールリング５０を備えており、上記実施の形態のディープｎ型ウェル層４１およびｎ型ウェル層４２を備えていない点で上記実施の形態の構成と相違する。そこで、以下では、上記実施の形態と共通する構成、作用、効果についての記載を適宜省略し、上記実施の形態との相違点について主に説明する。

ミアンダ部３４は、図４に示したように、延在方向と直交する方向に蛇行した形状を有しており、シールリング５０内を伝播する高周波ノイズにとっては抵抗となる。つまり、本実施の形態では、経路ｐａｔｈ_２，ｐａｔｈ_３の高インピーダンス化を実現するために、上記実施の形態のようにディープｎ型ウェル層４１およびｎ型ウェル層４２を利用する代わりにミアンダ部３４を利用している。これにより、デジタル回路２０で発生したノイズが経路ｐａｔｈ_２，ｐａｔｈ_３を介して伝播してきたとしても、ミアンダ部３４における高インピーダンスによって減衰されるので、デジタル回路２０で発生したノイズがアナログ回路１０直下のｐ型半導体基板４０の電位へ与える影響を低減することができる。その結果、シールリング３０を介してアナログ回路１０に伝播するデジタル回路２０のノイズを低減することができる。

特に、ミアンダ部３４をノイズ源であるデジタル回路２０に近づけて配置した場合には、高インピーダンスの部分がノイズから保護しようとするアナログ回路１０から遠ざかるので、高インピーダンスの部分で大幅に減衰したノイズをアナログ回路１０に到達するまでの間にさらに減衰させることができる。これにより、シールリング３０を介してアナログ回路１０に伝播するデジタル回路２０のノイズをさらに低減することができる。

［第２の実施の形態の変形例］
上記実施の形態では、経路ｐａｔｈ_２，ｐａｔｈ_３の中途に高インピーダンスのミアンダ部３４を設けていたが、図６の半導体素子３に示したように、さらに、第１の実施の形態のディープｎ型ウェル層４１およびｎ型ウェル層４２を設けてもよい。これにより、経路ｐａｔｈ_２，ｐａｔｈ_３の中途に高インピーダンスの箇所が２つ直列に接続されるので、シールリング３０を介してアナログ回路１０に伝播するデジタル回路２０のノイズをさらに低減することができる。

［第３の実施の形態］
図７は本発明の第３の実施の形態に係る半導体素子４の平面構成を表すものである。なお、図７では半導体素子４の層間絶縁膜４３およびパッシベーション層４４が省略されている。図８（Ａ）は図４のＢ−Ｂ矢視方向の断面構成を表すものであり、図８（Ｂ）は図８（Ａ）の断面部分におけるビア３１またはビア７１とｐ型半導体領域３５との間に生じる抵抗Ｒ_２を表すものである。

半導体素子４は、上記第１の実施の形態のシールリング３０に含まれるｐ型半導体領域３３の一部をチップの内側のレイアウトパターン領域（アナログ回路１０やデジタル回路２０を設ける領域）にまで延在させたｐ型半導体領域３５を含むシールリング６０と、このシールリング６０に接続されたノイズアイソレータ７０とを備えており、上記第１の実施の形態のディープｎ型ウェル層４１およびｎ型ウェル層４２を備えていない点で上記第１の実施の形態の構成と相違する。そこで、以下では、上記第１の実施の形態と共通する構成、作用、効果についての記載を適宜省略し、上記実施の形態との相違点について主に説明する。

ｐ型半導体領域３５は、図８（Ａ）に示したように、ｐ型半導体基板４０のうちビア３１と対向する領域に形成されたリング状の部分と、そのリング状の部分の一部からチップの内側のレイアウトパターン領域にまで延在している部分とを有している。そして、ノイズアイソレータ７０は、ｐ型半導体領域３５のうちレイアウトパターン領域に延在している部分の表面にビア７１および配線層７２を交互に積層した積層構造を有しており、最上層には配線層７２が形成されている。最上層の配線層７２上には、ビア７３を介してパッド７４が接続されている。ビア７３およびパッド７４はＳｉＯ_２層４４Ａ中に形成されており、パッド７４の一部が外部に露出している。

パッド７４の露出部分は、半導体素子４の外部に設けられた低インピーダンスノード（図示せず）と電気的に接続するか、または半導体素子４の内部に設けられた容量素子、例えば、デカップリングコンデンサ、ＭＩＭ（Metal-Insulator-Metal：金属−絶縁体−金属）コンデンサ、櫛型コンデンサ、またはＩＰＤ（Integrated Passive Device）に設けられたコンデンサ（図示せず）と電気的に接続するためのものである。

ここで、パッド７４の露出部分を外部の低インピーダンスノードと電気的に接続した場合には、経路ｐａｔｈ_２またはｐａｔｈ_３は図９に示した等価回路で表すことができる。この等価回路では、デジタル回路２０がノイズ源Ｓとデジタル回路インピーダンスＺｄとで表され、シールリング６０がシールリングインピーダンスＺｓで表され、アナログ回路１０がアナログ回路インピーダンスＺａで表され、ノイズアイソレータ７０がノイズアイソレータインピーダンスＺｎで表され、ｐ型半導体基板４０のうちデジタル回路２０とシールリング６０との間の経路が基板抵抗Ｒ１で表され、ｐ型半導体基板４０のうちアナログ回路１０とシールリング６０との間の経路が基板抵抗Ｒ２で表されている。そして、ノイズ源Ｓとグラウンドとの間に、Ｚｄ、Ｒ１、Ｚｓ、Ｒ２、Ｚａが直列に接続されており、ＺｓをインピーダンスＺｓ１，Ｚｓ２の２つに分割する部分とグラウンドとの間にＺｎが接続されている。つまり、アナログ回路１０とノイズアイソレータ７０とが並列に接続されているので、この場合には、Ｚｎは、直列接続されたＺｓ２、Ｒ２およびＺａの合計よりも小さくなっていることが必要である。

また、パッド７４の露出部分を半導体素子４の内部に設けられた容量素子と電気的に接続した場合には、経路ｐａｔｈ_２またはｐａｔｈ_３は図１０に示した等価回路で表すことができる。この等価回路では、ノイズ源Ｓとグラウンドとの間に、Ｚｄ、Ｒ１、Ｚｓ、Ｒ２、Ｚａが直列に接続されており、ＺｓをインピーダンスＺｓ１，Ｚｓ２の２つに分割する部分とグラウンドとの間にＺｎおよび容量素子の容量Ｃｄが接続されている。つまり、アナログ回路１０と、ノイズアイソレータ７０および容量素子とが並列に接続されているので、この場合には、ＺｎおよびＣｄの合計が、直列接続されたＺｓ２、Ｒ２およびＺａの合計よりも小さくなっていることが必要である。

上記第１の実施の形態ではディープｎ型ウェル層４１およびｎ型ウェル層４２を設けて経路ｐａｔｈ_２，ｐａｔｈ_３を高インピーダンス化していたが、本実施の形態では、経路ｐａｔｈ_２，ｐａｔｈ_３のうちノイズアイソレータ７０と並列する部分のインピーダンスよりも低いインピーダンスのノイズアイソレータ７０を設けてデジタル回路２０で発生したノイズをノイズアイソレータ７０に誘引している。これにより、デジタル回路２０で発生したノイズが経路ｐａｔｈ_２，ｐａｔｈ_３を介して伝播してきたとしても、ノイズアイソレータ７０に誘引されるので、アナログ回路１０側へのノイズの伝播が抑えられ、デジタル回路２０で発生したノイズがアナログ回路１０直下のｐ型半導体基板４０の電位へ与える影響を低減することができる。その結果、シールリング３０を介してアナログ回路１０に伝播するデジタル回路２０のノイズを低減することができる。

特に、シールリング６０とノイズアイソレータ７０との接続部分をノイズ源であるデジタル回路２０に近づけた場合には、ノイズアイソレータ７０に誘引される部分がノイズから保護しようとするアナログ回路１０から遠ざかるので、ノイズアイソレータ７０に誘引されて大幅に減衰したノイズをアナログ回路１０に到達するまでの間にさらに減衰させることができる。これにより、シールリング３０を介してアナログ回路１０に伝播するデジタル回路２０のノイズをさらに低減することができる。

また、本実施の形態では、ノイズアイソレータ７０が、アナログ回路１０やデジタル回路２０を設計する設計者が自由に設計することの可能なレイアウトパターン領域に設けられているので、上記設計者が上記した等価回路の条件を満たすノイズアイソレータ７０を自由に設計することができる。

［第３の実施の形態の変形例］
上記実施の形態では、経路ｐａｔｈ_２，ｐａｔｈ_３の中途に低インピーダンスのノイズアイソレータ７０を並列に設けていたが、図１１，図１２（図１１のＤ−Ｄ矢視方向の断面構成図）の半導体素子５に示したように、さらに、第２の実施の形態のミアンダ部３４を設けてシールリング８０を構成するようにしてもよい。なお、図１１ではノイズアイソレータ７０をミアンダ部３４よりもデジタル回路２０側に設けた場合が例示されているが、ノイズアイソレータ７０およびミアンダ部３４のどちらをデジタル回路２０側に設けても構わない。これにより、経路ｐａｔｈ_２，ｐａｔｈ_３の中途に高インピーダンスの箇所が１つ直列に挿入されると共に、低インピーダンスのノイズアイソレータ７０が並列に接続されるので、シールリング３０を介してアナログ回路１０に伝播するデジタル回路２０のノイズをさらに低減することができる。

また、図１３の半導体素子６に示したように、上記第３の実施の形態に、さらに、第１の実施の形態と同様にディープｎ型ウェル層４１およびｎ型ウェル層４２を設けてもよい。なお、この場合には、シールリング６０だけでなくノイズアイソレータ７０もディープｎ型ウェル層４１およびｎ型ウェル層４２によってｐ型半導体基板４０のその他の部分と分離されている。これにより、経路ｐａｔｈ_２，ｐａｔｈ_３の中途に高インピーダンスの箇所が１つ直列に挿入されると共に、低インピーダンスのノイズアイソレータ７０が並列に接続されるので、シールリング３０を介してアナログ回路１０に伝播するデジタル回路２０のノイズをさらに低減することができる。

また、図１４の半導体素子７に示したように、上記図１３の半導体素子６の構成に、さらに、第２の実施の形態のミアンダ部３４を設けてシールリング８０を構成するようにしてもよい。これにより、経路ｐａｔｈ_２，ｐａｔｈ_３の中途に高インピーダンスの箇所が２つ直列に挿入されると共に、低インピーダンスのノイズアイソレータ７０が並列に接続されるので、シールリング３０を介してアナログ回路１０に伝播するデジタル回路２０のノイズをさらに低減することができる。

また、上記第３の実施の形態では、シールリングと、ノイズアイソレータとを別個に形成していたが、シールリングの一部をノイズアイソレータの一部として共用するようにしてもよい。例えば、図１５の半導体素子８に示したように、ノイズアイソレータ２７０は、シールリング２３０のビア３１および配線層３２をビア７１および配線層７２として共用すると共に、最上層の配線層３２をスクライブライン側からレイアウトパターン側に延長した配線層２３２も共用し、この配線層２３２のレイアウトパターン側の表面に接続されたビア７３およびパッド７４を独自に有している。このようにした場合には、ノイズアイソレータ２７０が配線層２３２を介してシールリング２３０と接続されるので、ノイズアイソレータ７０がｐ型半導体領域３５を介してシールリング８０と接続された上記実施の形態のときよりも、低抵抗でノイズアイソレータ２７０をシールリング２３０に接続することができる。その結果、シールリング２３０を介してアナログ回路１０に伝播するデジタル回路２０のノイズをさらに低減することができる。

なお、上記半導体素子８では、シールリング２３０のｐ型半導体領域３３はシールリング２３０とノイズアイソレータ２７０との電気的な接続には用いられていないので、ｐ型半導体領域３３をなくしてもよい。

［第４の実施の形態］
図１６は本発明の第４の実施の形態に係る半導体素子９の平面構成を表すものである。なお、図１６では半導体素子９の層間絶縁膜４３およびパッシベーション層４４が省略されている。図１７（Ａ）は図１６のＥ−Ｅ矢視方向の断面構成を表すものであり、図１７（Ｂ）は図１７（Ａ）の断面部分におけるビア３１とｐ型半導体領域３５との間に生じる寄生容量Ｃ_６を表すものである。

半導体素子９は、ｐ型半導体基板４０上にシールリング２４０を備えており、ｐ型半導体領域３３、ディープｎ型ウェル層４１およびｎ型ウェル層４２を備えていない点で、上記第１の実施の形態の構成と相違する。そこで、以下では、上記第１の実施の形態と共通する構成、作用、効果についての記載を適宜省略し、上記実施の形態との相違点について主に説明する。

シールリング２４０は、ｐ型半導体基板４０の周縁部（半導体素子１をチップ状に切り出す前のウエハにおけるスクライブライン領域）の表面に形成されており、ｐ型半導体基板４０の表面のうちアナログ回路１０およびデジタル回路２０を取り囲む環状の形状となっている。また、このシールリング２４０は、ｐ型半導体基板４０の表面に形成されたポリシリコン膜３６上にビア３１および配線層３２を交互に積層した積層構造を有している。これにより、シールリング２４０はアナログ回路１０およびデジタル回路２０に水分やイオンなどが入ってこれらの信頼性が低下するのを防止している。また、スクライブライン領域に沿ってウェハを分割するダイシング工程の際に発生するチッピングが、チップ内部に達する事を防止している。なお、ポリシリコン膜３６は、製造工程において、ビア３１および配線層３２を設けるための孔を形成するときにエッチングストップ層として機能させることも可能である。

また、このシールリング２４０は、ポリシリコン膜３６および素子分離絶縁層４９を介してｐ型半導体基板４０と接している。そのため、図１７（Ｂ）に示したように、ビア３１、ポリシリコン膜３６およびｐ型半導体基板４０からなるキャパシタによって、容量Ｃ_３が発生する。ここで、ポリシリコン膜３６は、例えば、ＣＭＯＳのゲート電極を形成する際に一括して形成することが可能であり、ＬＯＣＯＳ（local oxidation of silicon）またはＳＴＩ（Shallow Trench Isolation）により形成されており、十分に厚い。そのため、容量Ｃ_３の大きさは極めて小さく、高周波に対するインピーダンスが高いので、デジタル回路２０で発生したノイズが経路ｐａｔｈ_２，ｐａｔｈ_３を介して伝播してきたとしても、ｐ型半導体基板４０の電位へ与える影響を低減することができる。その結果、シールリング２４０を介してアナログ回路１０に伝播するデジタル回路２０のノイズを低減することができる。

［第４の実施の形態の変形例］
上記実施の形態では、シールリング２４０の最下部にポリシリコン膜３６および素子分離絶縁層４９を設け、シールリング２４０をｐ型半導体基板４０から分離していたが、図１８に示したように、ポリシリコン膜３６ならびにポリシリコン膜３６に隣接して形成されていた配線層３１およびビア３１の代わりに層間絶縁膜４３を配置することによっても、シールリング２４０をｐ型半導体基板４０から分離することが可能である。

また、ｐ型半導体基板４０の表面（表層）のうちシールリング２４０と対向する領域に、導電型の異なる半導体層を２層以上交互に積層してなる多層膜半導体層を形成してもよい。例えば、図１９（Ａ）に示したように、ｐ型半導体基板４０の表面に、ｐ型半導体層５２およびｎ型半導体層５１をシールリング２４０側からこの順に形成した場合には、図１９（Ｂ）に示したように、容量Ｃ_３の他に、ｐ型半導体層５２とｎ型半導体層５１との界面に形成されるｐｎ接合に起因して寄生容量Ｃ_４が発生し、さらにｎ型半導体層５１とｐ型半導体基板４０との界面に形成されるｐｎ接合に起因して寄生容量Ｃ_５が発生し、これら寄生容量Ｃ_４、Ｃ_５が上記容量Ｃ_３に直列に接続される。これにより、ｐ型半導体基板４０とシールリング２４０との間の容量の大きさを極めて小さくすることができ、高周波に対するインピーダンスを高くすることができるので、デジタル回路２０で発生したノイズが経路ｐａｔｈ_２，ｐａｔｈ_３を介して伝播してきたとしても、ｐ型半導体基板４０の電位へ与える影響を低減することができる。その結果、シールリング２４０を介してアナログ回路１０に伝播するデジタル回路２０のノイズを低減することができる。

［上記各実施の形態およびその変形例に対する変形例］
上記各実施の形態およびその変形例では、経路ｐａｔｈ_２，ｐａｔｈ_３（図３、図４、図７、図１１および図１６参照）を伝播してくるノイズを低減するために経路ｐａｔｈ_２，ｐａｔｈ_３に対してだけ種々の対策を講じたが、これに加えて、経路ｐａｔｈ_１，ｐａｔｈ_２，ｐａｔｈ_３を伝播してくるノイズをアナログ回路１１０の直近で低減するために、例えば、図２０（Ａ）（半導体素子のアナログ回路１０部分の断面図）に示したように、アナログ回路１０をｐ型半導体基板４０のその他の部分と分離するディープｎ型ウェル層４５およびｎ型ウェル層４６を設けてもよい。これにより、例えば、図２０（Ｂ）に示したように、アナログ回路１０に含まれるトランジスタのｎ型ソース領域１１またはｎ型ドレイン領域１２とｐ型半導体基板４０との界面に寄生容量Ｃ_６が発生し、さらに、ディープｎ型ウェル層４５およびｎ型ウェル層４６のアナログ回路１０側の界面に寄生容量Ｃ_７が発生すると共にディープｎ型ウェル層４５およびｎ型ウェル層４６のアナログ回路１０とは反対側の界面に寄生容量Ｃ_８が発生する。これにより、アナログ回路１０は直列に接続された寄生容量Ｃ_６、Ｃ_７およびＣ_８を介してｐ型半導体基板４０と電気的に接続されるので、ディープｎ型ウェル層４５およびｎ型ウェル層４６を設けていない場合と比べてアナログ回路１０とｐ型半導体基板４０との間の高周波領域におけるインピーダンスを高くすることができる。その結果、経路ｐａｔｈ_１，ｐａｔｈ_２，ｐａｔｈ_３を介してアナログ回路１０に伝播するデジタル回路２０のノイズをさらに低減することができる。

［実施例］
図２１、図２２、図２４〜図２７は、デジタル回路２０から発生したノイズのアナログ回路１０への影響を回路シミュレーションによって解析した結果の一例を示したものである。図２１の一点鎖線は実施例１の結果の一例を、図２１の実線は実施例２の結果の一例を、図２２の実線は実施例３の結果の一例を、図２４の実線は実施例４の結果の一例を、図２５の実線は実施例５の結果の一例を、図２６は実施例６の結果の一例を、図２７は実施例７の結果の一例をそれぞれ示したものである。また、図２１、図２４および図２６の破線は比較例１の結果の一例を、図２２、図２５および図２７の破線は比較例２の結果の一例をそれぞれ表したものである。

ここで、実施例１は上記実施の形態の半導体素子４においてノイズアイソレータ７０をアナログ回路１０寄り（図２３参照）に設けたものの一具体例である。実施例２は半導体素子４においてノイズアイソレータ７０をデジタル回路２０寄り（図７参照）に設けたものの一具体例である。実施例３は実施例２の構成に、図２０に示したような、アナログ回路１０直下にディープｎ型ウェル層４５およびｎ型ウェル層４６を設けたものの一具体例である。実施例４は上記実施の形態の半導体素子１の一具体例である。実施例５は実施例４の構成に、図２０に示したような、アナログ回路１０直下にディープｎ型ウェル層４５およびｎ型ウェル層４６を設けたものの一具体例である。実施例６は上記実施の形態の半導体素子２の一具体例である。実施例７は実施例６の構成に、図２０に示したような、アナログ回路１０直下にディープｎ型ウェル層４５およびｎ型ウェル層４６を設けたものの一具体例である。比較例１は図２８〜図３０に記載の半導体素子１００の一具体例であり、上記各実施例のようなノイズ対策の施されていないものである。比較例２は比較例１の構成に、図３４に示したような、アナログ回路１１０直下にディープｎ型ウェル層１４３およびｎ型ウェル層１４４を設けたものの一具体例である。

図２１から、実施例１，２では、シールリングにノイズアイソレータが設けられていない比較例１と比べて、ノイズレベルが極めて低くなることがわかった。これは、実施例１，２において、シールリング６０の一辺当たりのインダクタンスが３ｎＨであったのに対してノイズアイソレータ７０のインダクタンスが１ｎＨと低くなっており、ノイズアイソレータ７０のノイズ周波数帯でのインピーダンスが、シールリング６０を介してデジタル回路２０からアナログ回路１０へ伝播するノイズの経路ｐａｔｈ_２，ｐａｔｈ_３のうちノイズアイソレータ７０とシールリング６０との接続点からアナログ回路１０側の経路のインピーダンスよりも小さくなっていたので、経路ｐａｔｈ_２，ｐａｔｈ_３を介してアナログ回路１０に伝播するデジタル回路２０のノイズをノイズアイソレータ７０側に効果的に誘引することができたためであると思われる。これにより、これにより、シールリング６０にノイズアイソレータ７０を接続することにより、経路ｐａｔｈ_２，ｐａｔｈ_３を介してアナログ回路１０に伝播するデジタル回路２０のノイズを効果的に低減することができることがわかった。

また、実施例２の場合の方が実施例１の場合よりもさらにノイズが低くなることがわかった。これは、ノイズアイソレータ７０をノイズ源であるデジタル回路２０寄りに設けると、シールリング６０を介してデジタル回路２０からアナログ回路１０へ伝播するノイズの経路ｐａｔｈ_２，ｐａｔｈ_３のうちノイズアイソレータ７０とシールリング６０との接続点からアナログ回路１０側の経路のインピーダンスが大きくなり、ノイズアイソレータ７０のインダクタンスが相対的に小さくなるためであると思われる。これにより、ノイズアイソレータ７０をノイズ源であるデジタル回路２０寄りに設けることにより、より一層効果的にノイズを低減することができることがわかった。

図２２から、実施例３では、シールリングにノイズアイソレータが設けられていない比較例２と比べて、ノイズレベルが極めて低くなることがわかった。このように双方の結果にこれだけ大きな差が生じたことから、シールリング６０にノイズアイソレータ７０を接続することがノイズ低減に極めて効果的であると言える。これにより、アナログ回路１０直下にディープｎ型ウェル層４５およびｎ型ウェル層４６を設けるだけでなく、さらに、シールリング６０にノイズアイソレータ７０を接続することにより、アナログ回路１０に伝播するデジタル回路２０のノイズを効果的に低減することができることがわかった。

図２４から、実施例４では、シールリング直下にディープｎ型ウェル層およびｎ型ウェル層が設けられていない比較例１と比べて、ノイズレベルが大幅に低くなることがわかった。これにより、シールリング３０直下にディープｎ型ウェル層４１およびｎ型ウェル層４２を設けることにより、経路ｐａｔｈ_２，ｐａｔｈ_３を介してアナログ回路１０に伝播するデジタル回路２０のノイズを効果的に低減することができることがわかった。

また、図２５から、実施例５では、シールリング直下にディープｎ型ウェル層およびｎ型ウェル層が設けられていない比較例２と比べて、ノイズレベルが若干低くなることがわかった。これは、実施例５では、経路ｐａｔｈ_２，ｐａｔｈ_３を介して伝播してきたノイズを、ｐ型半導体基板４０内を伝播する前にディープｎ型ウェル層４１およびｎ型ウェル層４２によって減衰しているので、高インピーダンスの部分（ディープｎ型ウェル層４１およびｎ型ウェル層４２）で大幅に減衰したノイズがアナログ回路１０に到達するまでの間にさらに減衰したためと思われる。これにより、アナログ回路１０直下にディープｎ型ウェル層４５およびｎ型ウェル層４６を設けるだけでなく、さらに、シールリング３０直下にディープｎ型ウェル層４１およびｎ型ウェル層４２を設けることにより、経路ｐａｔｈ_２，ｐａｔｈ_３を介してアナログ回路１０に伝播するデジタル回路２０のノイズを効果的に低減することができることがわかった。

図２６から、実施例６では、シールリングにミアンダ部が設けられていない比較例１と比べて、ノイズレベルが若干低くなることがわかった。これにより、シールリング５０にミアンダ部３４を設けることにより、経路ｐａｔｈ_２，ｐａｔｈ_３を介してアナログ回路１０に伝播するデジタル回路２０のノイズを効果的に低減することができることがわかった。

また、図２７から、実施例７では、シールリングにミアンダ部が設けられていない比較例２と比べて、ノイズレベルが若干低くなることがわかった。これは、実施例７では、経路ｐａｔｈ_２，ｐａｔｈ_３を介して伝播してきたノイズを、ｐ型半導体基板４０内を伝播する前にミアンダ部３４によって減衰しているので、高インピーダンスの部分（ミアンダ部３４）で大幅に減衰したノイズがアナログ回路１０に到達するまでの間にさらに減衰したためと思われる。これにより、アナログ回路１０直下にディープｎ型ウェル層４５およびｎ型ウェル層４６を設けるだけでなく、さらに、シールリング５０にミアンダ部３４を設けることにより、経路ｐａｔｈ_２，ｐａｔｈ_３を介してアナログ回路１０に伝播するデジタル回路２０のノイズを効果的に低減することができることがわかった。

［適用例］
上記各実施の形態およびその変形例に係る半導体素子は、例えば、図２８、図２９に示したような半導体装置２や、この半導体装置２が実装された実装基板３に対して適用可能である。ここで、半導体装置２は、例えば、半導体素子１と、半導体素子１を固定する支持基板３０１と、半導体素子１を覆うと共に外部から保護する蓋体３０２と、支持基板３０１を貫通すると共に裏面に露出し、かつ半導体素子１と電気的に接続された端子３０３とを備えている。また、実装基板３は、半導体装置２と、この半導体装置２やその他の種々のデバイを実装するプリント基板４とを備えている。

本適用例に係る半導体装置２および実装基板３では、例えば、半導体素子１は端子３０３から、当該実装基板３に接続された電源（図示せず）からの電力の供給を受けることによって駆動し、端子３０３から入力された信号に対する応答を端子３０３から出力することが可能となっている。このとき、半導体装置２では、半導体素子１において、アナログ回路１０に伝播するデジタル回路２０のノイズが効果的に低減されているので、デジタル回路２０のノイズの影響をほとんど受けずに信号処理を行うことができる。

以上、実施の形態、変形例および実施例を挙げて本発明を説明したが、本発明は上記の実施の形態等に限定されるものではなく、種々変形可能である。

例えば、上記実施の形態等では、共通基板としてｐ型半導体基板４０を用いた場合について説明したが、本発明は、共通基板としてｎ型半導体基板を用いた場合にも適用可能である。ただし、その場合には、上記実施の形態等で説明した導電型をｐ型からｎ型に、ｎ型からｐ型にそれぞれ置き換えればよい。

本発明の第１の実施の形態に係る半導体素子の平面構成図（層間絶縁膜およびパッシベーション層を省略）である。 図１のＡ−Ａ矢視方向の断面構成図である。 図１の半導体素子におけるノイズの伝播経路について説明するための平面構成図である。 本発明の第２の実施の形態に係る半導体素子の平面構成図（層間絶縁膜およびパッシベーション層を省略）である。 図４のＢ−Ｂ矢視方向の断面構成図である。 一変形例に係る半導体素子の断面構成図である。 本発明の第３の実施の形態に係る半導体素子の平面構成図（層間絶縁膜およびパッシベーション層を省略）である。 図７のＣ−Ｃ矢視方向の断面構ｓ成図である。 図７の半導体素子の一具体例についての等価回路図である。 図７の半導体素子の他の具体例についての等価回路図である。 一変形例に係る半導体素子の平面構成図（層間絶縁膜およびパッシベーション層を省略）である。 図１１のＤ−Ｄ矢視方向の断面構成図である。 他の変形例に係る半導体素子の断面構成図である。 その他の変形例に係る半導体素子の断面構成図である。 その他の変形例に係る半導体素子の断面構成図である。 本発明の第４の実施の形態に係る半導体素子の平面構成図（層間絶縁膜およびパッシベーション層を省略）である。 図１５のＡ−Ａ矢視方向の断面構成図である。 一変形例に係る半導体素子の断面構成図である。 他の変形例に係る半導体素子の断面構成図である。 各実施の形態のその他の変形例に係る半導体素子の断面構成図である。 実施例１，２、比較例１に係る半導体素子のノイズ特性を表す特性図である。 実施例３、比較例２に係る半導体素子のノイズ特性を表す特性図である。 実施例２に係る半導体素子の平面構成図である。 実施例４、比較例１に係る半導体素子のノイズ特性を表す特性図である。 実施例５、比較例２に係る半導体素子のノイズ特性を表す特性図である。 実施例６、比較例１に係る半導体素子のノイズ特性を表す特性図である。 実施例７、比較例２に係る半導体素子のノイズ特性を表す特性図である。 一適用例に係る半導体装置の一例を表す断面構成図である。 他の適用例に係る実装基板の一例を表す斜視図である。 従来の半導体素子の平面構成図（層間絶縁膜およびパッシベーション層を省略）である。 図３０のＡ−Ａ矢視方向の断面構成図である。 図３０のＢ−Ｂ矢視方向の断面構成図である。 図３０の半導体素子におけるノイズの伝播経路について説明するための平面構成図である。 一変形例に係る従来の半導体素子の断面構成図である。 他の変形例に係る従来の半導体素子の断面構成図である。 その他の変形例に係る従来の半導体素子の断面構成図である。

符号の説明

１〜７…半導体素子１０…アナログ回路、２０…デジタル回路、３０，５０，６０，８０…シールリング、３１，７１，７３…ビア、３２，７２…配線層、３３，３５…ｐ型半導体領域、３４…ミアンダ部、４０…ｐ型半導体基板、４１，４５…ディープｎ型ウェル層、４２，４６…ｎ型ウェル層、４３…層間絶縁膜、４４…パッシベーション層、４４Ａ…ＳｉＯ_２層、４４Ｂ…ポリイミド層、７０…ノイズアイソレータ、７４…パッド、ｐａｔｈ_１，ｐａｔｈ_２，ｐａｔｈ_３…ノイズ伝播経路。

Claims (23)

1. 半導体基板の表面に、
   複数の回路と、
   前記複数の回路を取り囲む環状のシールリングと、
   前記シールリングと外部の低インピーダンスノードとを接続する配線と
   を備えることを特徴とする半導体素子。
2. 半導体基板の表面に、
   複数の回路と、
   前記複数の回路を取り囲む環状のシールリングと、
   一端が外部の低インピーダンスノードと接続される容量素子と、
   前記シールリングと前記容量素子の他端とが接続された配線と
   を備えることを特徴とする半導体素子。
3. 前記シールリングはビアおよび配線層を交互に積層した積層構造を有する
   ことを特徴とする請求項１または請求項２に記載の半導体素子。
4. 前記シールリングは前記半導体基板の周縁部に形成されている
   ことを特徴とする請求項１または請求項２に記載の半導体素子。
5. 前記配線はビアおよび配線層を交互に積層した積層構造を有する
   ことを特徴とする請求項１または請求項２に記載の半導体素子。
6. 前記各回路の少なくとも１つはアナログ回路であり、
   前記各回路の少なくとも１つはデジタル回路である
   ことを特徴とする請求項１または請求項２に記載の半導体素子。
7. 前記配線は前記シールリングのうち前記デジタル回路の近傍に設けられている
   ことを特徴とする請求項６に記載の半導体素子。
8. 前記配線は、当該配線のインピーダンスが、前記シールリングを介して前記デジタル回路から前記アナログ回路へ伝播するノイズの経路のうち当該配線と前記シールリングとの接続点から前記アナログ回路側の経路のインピーダンスよりも小さくなるように、前記シールリングと電気的に接続されている
   ことを特徴とする請求項６に記載の半導体素子。
9. 前記半導体基板は、第１導電型の半導体により構成され、
   前記配線は、前記半導体基板を介して前記シールリングと電気的に接続されている
   ことを特徴とする請求項１または請求項２に記載の半導体素子。
10. 前記半導体基板は、少なくとも当該半導体基板の表面のうち前記シールリングと対向する部位に高濃度の第１導電型不純物を含む第１導電型半導体領域を有し、
    前記配線は、前記第１導電型半導体領域を介して前記シールリングと電気的に接続されている
    ことを特徴とする請求項１または請求項２に記載の半導体素子。
11. 前記配線は、前記配線層を介して前記シールリングと電気的に接続されている
    ことを特徴とする請求項３に記載の半導体素子。
12. 前記半導体基板は第１導電型の半導体により構成され、
    前記半導体基板の表面のうち前記シールリングと対向する部位を前記半導体基板の他の部位と分離する第２導電型のウェル層を備える
    ことを特徴とする請求項１または請求項２に記載の半導体素子。
13. 前記シールリングは延在方向と直交する方向に蛇行した形状を有する
    ことを特徴とする請求項１または請求項２に記載の半導体素子。
14. 前記半導体基板は第１導電型の半導体により構成され、
    前記半導体基板の表面のうち前記シールリングと対向する部位を前記半導体基板の他の部位と分離する第２導電型のウェル層を備え、
    前記シールリングは延在方向と直交する方向に蛇行した形状を有する
    ことを特徴とする請求項１または請求項２に記載の半導体素子。
15. 前記容量素子は、デカップリングコンデンサ、ＭＩＭ（Metal-Insulator-Metal：金属−絶縁体−金属）コンデンサ、櫛型コンデンサ、またはＩＰＤ（Integrated Passive Device）に設けられたコンデンサである
    ことを特徴とする請求項２に記載の半導体素子。
16. 第１導電型の半導体基板の表面に、
    複数の回路と、
    前記複数の回路を取り囲む環状のシールリングと、
    前記半導体基板の前記シールリングと対向する部位を前記半導体基板の他の部位と分離する第２導電型のウェル層と
    を備えることを特徴とする半導体素子。
17. 前記シールリングは延在方向と直交する方向に蛇行した形状を有する
    ことを特徴とする請求項１６に記載の半導体素子。
18. 半導体基板の表面に、
    複数の回路と、
    前記複数の回路を取り囲む環状のシールリングと
    を備え、
    前記シールリングは延在方向と直交する方向に蛇行した形状を有する
    ことを特徴とする半導体素子。
19. 第１導電型の半導体基板の表面に、
    複数の回路と、
    前記複数の回路を取り囲む環状のシールリングと、
    前記半導体基板と前記シールリングとの間に形成された絶縁層と
    を備える
    ことを特徴とする半導体素子。
20. 前記半導体基板は、少なくとも当該半導体基板の表面のうち前記シールリングと対向する部位に第２導電型半導体領域を有する
    ことを特徴とする請求項１９に記載の半導体素子。
21. 前記半導体基板は、当該半導体基板の表面に、導電型の異なる半導体層を２層以上交互に積層してなる多層膜半導体層を有する
    ことを特徴とする請求項１９に記載の半導体素子。
22. 支持体と、
    前記支持体の一の面上に形成された請求項１ないし請求項２１の少なくとも一項に記載の半導体素子と、
    前記半導体素子を覆う蓋体と、
    前記支持体を貫通すると共に前記半導体素子と接続された１または複数の端子と
    を備えたことを特徴とする半導体装置。
23. 支持基板と、
    前記支持基板上に実装された請求項２２に記載の半導体装置と
    を備えたことを特徴とする実装基板。

Images