JP6057779B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6057779B2
JP6057779B2 JP2013038599A JP2013038599A JP6057779B2 JP 6057779 B2 JP6057779 B2 JP 6057779B2 JP 2013038599 A JP2013038599 A JP 2013038599A JP 2013038599 A JP2013038599 A JP 2013038599A JP 6057779 B2 JP6057779 B2 JP 6057779B2
Authority
JP
Japan
Prior art keywords
signal line
semiconductor
semiconductor substrate
signal
polysilicon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013038599A
Other languages
English (en)
Other versions
JP2014167954A (ja
Inventor
重紀 中村
重紀 中村
幸二 高橋
幸二 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2013038599A priority Critical patent/JP6057779B2/ja
Priority to US14/764,745 priority patent/US20150371961A1/en
Priority to PCT/JP2013/007040 priority patent/WO2014132311A1/ja
Publication of JP2014167954A publication Critical patent/JP2014167954A/ja
Application granted granted Critical
Publication of JP6057779B2 publication Critical patent/JP6057779B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

本発明は、ベースバンド帯域からＲＦ（Radio Frequency）帯域（高周波帯域）における、アナログ回路、デジタル回路またはアナログ・デジタル混載回路を構成する半導体素子及び半導体回路が形成された半導体装置に関し、特に信号線から伝搬する信号干渉を防ぐ半導体装置に関する。
近年、無線機器をはじめとする電気機器において使用されるモジュールに対する小型化・低コスト化の要望はますます強くなってきている。この要望に対応するために、半導体装置において、チップレイアウトの面積縮小、高周波帯域・ベースバンド帯域の１チップ化、及びデジタル・アナログ混載チップ化が推進されている。しかし、このような構成をとる半導体装置では、素子間、ブロック間、または、チップ間の信号間干渉が増大し、信号処理に支障がきたされるため、良好なアイソレーション対策を講じなければならない。
従来のアイソレーション手法としては、半導体素子を電気的に分離するトレンチ型絶縁領域を用いる手法がある（例えば、特許文献１参照）。
図１は、従来のアイソレーション手法が適用された半導体基板の断面図を示す。
図１において、半導体基板３００は、第１層３０３と、半導体基板３００の表面側に形成された第２層３０４と、を有する。また、第２層３０４内に、Ｓ１ポート（信号線）３０１及びＳ２ポート（信号線）３０２にそれぞれ接続された２つの半導体素子（フォトダイオード）３０５を有する。また、半導体基板３００内において、Ｓ１ポート３０１に接続された半導体素子３０５（第２層３０４）を取り囲むように、トレンチ型絶縁領域３０６が形成されている。
図１に示す構成を有する半導体装置では、半導体素子３０５間に１つのトレンチが形成されるので、半導体基板３００の表面に対して平行な方向（図１では横方向）への信号干渉を防ぐことができる。また、半導体素子３０５の下方の基板の抵抗率を高くすることで、トレンチ型絶縁領域３０６の更に下方、すなわち所定の深さより深い位置まで伝搬し、横方向に伝搬する信号（つまり、トレンチを迂回する信号）は減衰する。以上より、アイソレーションが向上する。
特開２００７−６７０１２号公報
ここで、半導体基板と信号線との間に生じる寄生容量により、半導体基板と信号線とは電気的に結合（寄生容量結合）される。寄生容量結合により、或る半導体素子に接続された信号線を伝搬する信号が半導体基板を介して、他の半導体素子又は他の半導体回路に伝搬することにより信号干渉が発生してしまう。これに対して、上記従来の構成では、半導体基板内におけるアイソレーションのみしか考慮されていないので、上記信号線からの信号の伝搬（不要な信号の伝搬）に起因する信号干渉によって半導体装置の信号品質が劣化するという課題が生じる。特に、高い周波数ほど寄生容量による影響がより大きくなるので、高周波帯域向けに用いられる半導体装置では、寄生容量結合が信号品質の劣化に与える影響がより大きくなる。
本発明の目的は、周波数によらず半導体基板を介した半導体素子又は半導体回路への不要な信号の伝搬を抑制し、半導体装置の信号品質の劣化を抑えることができる半導体装置を提供することである。
本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板の表面部に形成され、信号を発する半導体素子と、前記半導体素子と接続された信号線と、前記信号線直下に、前記半導体基板上に位置するように形成されたポリシリコン層と、を具備する構成を採る。
本発明によれば、周波数によらず半導体基板を介した半導体素子又は半導体回路への不要な信号の伝搬を抑制し、半導体装置の信号品質の劣化を抑えることができる。
従来のアイソレーション手法を用いた半導体基板を示す断面図 本発明の一実施の形態に係る半導体基板を示す断面図 本発明の一実施の形態に係る半導体基板を示す平面図 本発明の一実施の形態に係る周波数−アイソレーション特性を示す図 本発明の一実施の形態に係る半導体基板のバリエーションを示す図 本発明の一実施の形態に係る半導体基板のバリエーションを示す図 本発明の一実施の形態に係る半導体基板のバリエーションを示す図
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
図２は、本実施の形態に係る半導体装置における半導体基板１００の断面図であり、図３は、半導体基板１００の表面側から見た平面図である。なお、図２は、図３に示す平面図の線Ａ−Ａ’における断面図である。
図２に示す半導体基板１００の表面側に第１層１０７が形成され、第１層１０７の表面部（つまり半導体基板１００の表面部）に半導体素子１０５および半導体素子１０６がそれぞれ形成されている。
半導体素子１０５，１０６は、信号を発する。半導体素子１０５，１０６としては、例えば、アナログ回路、デジタル回路などの集積回路、バイポーラトランジスタ、MOSトランジスタなどのアクティブ素子、または、抵抗、インダクタ、キャパシタなどのパッシブ素子が挙げられる。
信号線１０３は、半導体素子１０５が動作することにより発する信号を伝搬する。
信号線１０９は、半導体素子１０６が動作することにより発する信号を伝搬する。
信号線１０３および信号線１０９は、例えば、メタル配線であり、アルミ、銅などの導電性の高い金属素材によって形成される。また、信号線１０３は、ビアを介して半導体素子１０５と接続され、半導体素子１０６とは接続されていない。同様に、信号線１０９は、ビアを介して半導体素子１０６と接続され、半導体素子１０５とは接続されていない。
ポリシリコン層１０２は、信号線１０３の直下に、半導体基板１００上に位置するように形成される。なお、ポリシリコン層１０２は、シリコン酸化膜に代表される絶縁膜を介して半導体基板１００の表面部に形成される。また、ポリシリコン層１０２は、信号線１０３とは物理的に交わっていない。例えば、ポリシリコン層１０２は、少なくとも半導体基板１００の表面部と比較して非常に高い抵抗を有する。
また、図３に示すように、ポリシリコン層１０２の幅は、少なくとも、信号線１０３の幅よりも広いものとする。また、図３に示すように、信号線１０３に沿う方向（図３では横方向）において、信号線１０３の直下に相当する範囲のうち、半導体素子などのデバイス単体素子上にはポリシリコン層１０２を形成せず、それ以外の設計規則を満たす範囲には可能な限りポリシリコン層１０２を形成することが望ましい。例えば、図３では、ポリシリコン層１０２は、信号線１０３直下に相当する範囲のうち、半導体素子１０５と、信号線１０３と接続されない半導体素子１０６とが形成される範囲以外の範囲に形成される。
なお、図２および図３では、信号線１０３に対応するポリシリコン層１０２のみを図示している。しかし、半導体基板１００では、同様にして、信号線１０９に対応するポリシリコン層が形成されてもよい。具体的には、半導体基板１００は、信号線１０９の直下に、半導体基板１００上に位置するように形成されるポリシリコン層を有してもよい。
以上の構造を有する半導体装置において、例えば、半導体素子１０５が動作すると、信号または信号に起因する雑音は、半導体基板１００に対して各方向へ拡散するとともに、ビア（図示せず）を介して半導体素子１０５と接続される信号線１０３上を伝搬する。
この際、信号線１０３は、寄生容量結合によって、ポリシリコン層１０２と電気的に結合される。このため、信号線１０３を伝搬する信号はポリシリコン層１０２にも伝搬される。さらに、ポリシリコン層１０２と半導体基板１００との間にも寄生容量が生じるので、ポリシリコン層１０２と半導体基板１００とは電気的に結合される。つまり、信号線１０３を伝搬する信号は、ポリシリコン層を介して半導体基板１００にも伝搬されることになる。
しかし、上述したように、ポリシリコン層１０２は、非常に高い抵抗成分を有するため、信号線１０３からポリシリコン層１０２に伝搬される信号は、ポリシリコン層１０２において大幅に減衰される。このため、ポリシリコン層１０２から半導体基板１００へ伝搬される信号成分は非常に微小な信号となる。
このようにして、信号線１０３と半導体基板１００との間にポリシリコン層１０２が形成されることにより、アイソレーションが向上する。つまり、信号線１０３を伝搬する信号が半導体基板１００に伝搬されることに起因する信号干渉を抑制し、半導体装置の信号品質の劣化を抑えることができる。
図４は、本実施の形態に係る構成の半導体装置（図２、図３）、および、従来の構成の半導体装置（例えば図１）における周波数−アイソレーション特性を示す。
図４において、横軸は周波数［Ｈｚ］を示し、縦軸はアイソレーション［ｄＢ］を示す。また、実線は、本実施の形態に係る構成の半導体装置（つまり、ポリシリコン層１０２を有する構成）の特性を示し、一点鎖線は、従来の構成の半導体装置（つまり、ポリシリコン層を有さない構成）の特性を示す。
図４に示すように、本実施の形態の構成によれば、従来の構成と比較して、全ての周波数においてアイソレーションが向上していることが確認できる。特に、高周波帯域（およそ１ＧＨｚ以上）では、従来の構成と比較して、周波数が高いほど、アイソレーションが向上しており、本実施の形態の構成によるアイソレーションの向上効果がより高いことが分かる。つまり、寄生容量結合が信号品質の劣化に与える影響がより大きくなる高い周波数においてもアイソレーションを向上させることができる。
以上のように、本実施の形態によれば、ポリシリコン層を、半導体素子において生成された信号が伝搬される信号線の直下に、半導体基板上に位置するように形成されることにより、寄生容量結合による信号線から半導体基板への信号の伝搬（不要な信号伝搬）を防ぐことができる。具体的には、容量性結合により信号線（メタル配線）とポリシリコン層とが電気的に結合し、信号線を伝搬する信号がポリシリコン層に伝搬されても、ポリシリコン層が高抵抗であることから信号が減衰し、半導体基板に伝搬する信号を小さくすることができる。
よって、本実施の形態によれば、周波数によらず半導体基板を介した半導体素子又は半導体回路への不要な信号の伝搬を抑制し、半導体装置の信号品質の劣化を抑えることができる。
［他の実施の形態］
［１］上記実施の形態では、信号線１０３の直下にポリシリコン層１０２を形成する場合について説明した。しかし、信号線１０３の直下に形成される層は、ポリシリコン層に限らず、信号線と半導体基板との間に生じる寄生容量による信号線から半導体基板への信号の不要な伝搬を抑えることができる素材（絶縁層）から形成されればよい。
［２］また、上記実施の形態では、半導体基板の構成として図２に示す半導体基板１００の構成を一例として説明したが、半導体基板の構成は図２に示す構成に限らない。具体的には、図５に示すように、信号線１０３の直下に、半導体基板１００上に位置するように形成されるポリシリコン層１０２を有する構成であれば、半導体基板１００内の構成は限定されない。
例えば、半導体基板１００において、半導体素子１０５を囲うトレンチ型絶縁領域１０８は、図１に示すような１重に限らず、２重以上の構成であってもよい。また、図１では、半導体基板１００において、トレンチ型絶縁領域１０８が半導体素子１０５を取り囲む構造を有するが、トレンチ型絶縁領域１０８が半導体素子１０６を取り囲む構造を有してもよい。図６は、一例として、半導体素子１０５に対して、トレンチ型絶縁領域１０８が２重で囲むように形成され、半導体素子１０６に対して、トレンチ型絶縁領域１０８が１重で囲むように形成される構成を示す。
また、半導体基板１００内においてアイソレーションを向上させる手法として、トレンチ型絶縁領域を形成する場合に限らず、例えば、半導体素子を囲むようにガードリングを形成した構成でもよく、または、トレンチ型絶縁領域とガードリングとを組み合わせた構成でもよい。また、半導体素子を囲むガードリングは、１重でもよく、２重以上でもよい。
また、例えば、半導体基板内が単一の抵抗率の素材により構成される場合に限らず、抵抗率の異なる複数の素材により構成されてもよい。
または、上述した半導体基板１００内部の構成例を任意に組み合わせてもよい。
これらのような半導体基板１００内の構成を有することにより、信号線からの不要な信号伝搬に加え、半導体基板内での不要な信号伝搬も防ぐことができ、アイソレーションを更に向上させることができる。
［３］また、ポリシリコン層１０２は、電気的に何れかの素材に接続されていてもよく、接続されていなくてもよい。
［４］また、図３では、信号線１０３の直下に、信号線１０３に物理的に接続されていない半導体素子１０６が形成されている場合について説明した。しかし、例えば、図７に示すように、信号線１０３の直下に、信号線１０３に物理的に接続されていない半導体素子１０６が形成されていない場合でも、上記実施の形態と同様、信号線１０３からの寄生容量結合による信号干渉はポリシリコン層１０２において抑制されるので、信号線１０３から半導体基板１００を介した半導体素子１０６への不要な信号の伝搬は抑制され、半導体装置の信号品質の劣化を抑えることができる。
［５］また、図３では、信号線１０３が一方向のみに形成される場合について説明したが、例えば、図７に示すように、信号線１０３が分岐して複数の方向に形成されてもよい。この場合でも、信号線１０３の直下にポリシリコン層１０２が形成されればよい。
本発明は、半導体装置に適用でき、特に、ベースバンド帯域からＲＦ帯域における、アナログ回路、デジタル回路またはアナログ・デジタル混載回路を構成する半導体素子及び半導体回路が形成された半導体装置等において、信号間干渉の防止およびアイソレーションの強化などの手法として有用である。
１００，３００ 半導体基板
１０２ ポリシリコン層
１０３，１０９ 信号線
１０５，１０６，３０５ 半導体素子
１０７，３０３ 第１層
３０１ Ｓ１ポート
３０２ Ｓ２ポート
３０４ 第２層
１０８，３０６ トレンチ型絶縁領域

Claims (3)

  1. 半導体基板と、
    前記半導体基板の表面部に形成され、信号を発する第１の半導体素子と、
    前記第１の半導体素子と接続された信号線と、
    前記信号線の直下に、前記信号線に沿って、前記半導体基板上に位置するように形成されたポリシリコン層と、
    前記信号線の直下であって、前記信号線と接続されない第２の半導体素子と、
    を具備し、
    前記半導体基板内において、前記第１の半導体素子、及び、前記第２の半導体素子の少なくとも一方の周囲を取り囲むように、トレンチ型絶縁領域が形成され、
    前記ポリシリコン層は、前記第１の半導体素子、及び、前記第２の半導体素子、が形成される範囲以外であって、前記トレンチ型絶縁領域を含む範囲に形成される、
    半導体装置。
  2. 前記ポリシリコン層の幅は、少なくとも、前記信号線の幅よりも広い、
    請求項１記載の半導体装置。
  3. 前記半導体基板は、単一の抵抗率の素材、または、抵抗率の異なる複数の素材により構成されている、
    請求項１記載の半導体装置。
JP2013038599A 2013-02-28 2013-02-28 半導体装置 Expired - Fee Related JP6057779B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013038599A JP6057779B2 (ja) 2013-02-28 2013-02-28 半導体装置
US14/764,745 US20150371961A1 (en) 2013-02-28 2013-11-29 Semiconductor device
PCT/JP2013/007040 WO2014132311A1 (ja) 2013-02-28 2013-11-29 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013038599A JP6057779B2 (ja) 2013-02-28 2013-02-28 半導体装置

Publications (2)

Publication Number Publication Date
JP2014167954A JP2014167954A (ja) 2014-09-11
JP6057779B2 true JP6057779B2 (ja) 2017-01-11

Family

ID=51427616

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013038599A Expired - Fee Related JP6057779B2 (ja) 2013-02-28 2013-02-28 半導体装置

Country Status (3)

Country Link
US (1) US20150371961A1 (ja)
JP (1) JP6057779B2 (ja)
WO (1) WO2014132311A1 (ja)

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02105532A (ja) * 1988-10-14 1990-04-18 Nec Corp 半導体集積回路装置
JPH03231444A (ja) * 1990-02-07 1991-10-15 Matsushita Electron Corp 半導体装置
JPH06169061A (ja) * 1992-01-17 1994-06-14 Ricoh Co Ltd 入出力保護装置
JP4383755B2 (ja) * 2002-02-27 2009-12-16 キヤノン株式会社 撮像装置
EP1341377B1 (en) * 2002-02-27 2018-04-11 Canon Kabushiki Kaisha Signal processing device for image pickup apparatus
KR100734507B1 (ko) * 2005-05-12 2007-07-03 하이맥스 테크놀로지스, 인코포레이션 고전압 소자의 전류 누설을 방지하기 위한 구조
JP2007067012A (ja) * 2005-08-29 2007-03-15 Matsushita Electric Ind Co Ltd 半導体装置
KR20070093335A (ko) * 2006-03-13 2007-09-18 마쯔시다덴기산교 가부시키가이샤 고체 촬상장치 및 그 구동방법
JP5078416B2 (ja) * 2006-04-27 2012-11-21 キヤノン株式会社 反射型液晶表示装置及び反射型液晶表示装置用の基板
JP5041511B2 (ja) * 2006-08-22 2012-10-03 ルネサスエレクトロニクス株式会社 半導体装置
TWI585730B (zh) * 2006-09-29 2017-06-01 半導體能源研究所股份有限公司 顯示裝置和電子裝置
US7959261B2 (en) * 2007-05-08 2011-06-14 Lexmark International, Inc. Micro-fluid ejection devices having reduced input/output addressable heaters
JP2009135149A (ja) * 2007-11-28 2009-06-18 Panasonic Corp 半導体集積回路
JP2009177044A (ja) * 2008-01-28 2009-08-06 Panasonic Corp 電気ヒューズ回路

Also Published As

Publication number Publication date
JP2014167954A (ja) 2014-09-11
US20150371961A1 (en) 2015-12-24
WO2014132311A1 (ja) 2014-09-04

Similar Documents

Publication Publication Date Title
JP5064431B2 (ja) 集積回路のシールリング構造
US9543228B2 (en) Semiconductor device, semiconductor integrated circuit device, and electronic device
US8803290B2 (en) Double broken seal ring
US8227902B2 (en) Structures for preventing cross-talk between through-silicon vias and integrated circuits
WO2011086612A1 (ja) 半導体装置
JP5694251B2 (ja) Ｅｂｇ構造体および回路基板
US9468089B2 (en) EBG structure, semiconductor device, and circuit board
JP5167671B2 (ja) 半導体素子
JP2007067012A (ja) 半導体装置
JP2005183696A (ja) 半導体装置
US7956444B2 (en) Semiconductor device having electrode pad, and wireless circuit device including the semiconductor device
JP6057779B2 (ja) 半導体装置
US8188565B2 (en) Semiconductor chip and shielding structure thereof
JP2012084723A (ja) 半導体装置
US20070132069A1 (en) Semiconductor chip and shielding structure thereof
JP4644006B2 (ja) 半導体装置
JP2006313861A (ja) 半導体装置
JP5401056B2 (ja) 半導体装置
JP2012134351A (ja) 半導体装置
JP4357768B2 (ja) 半導体集積回路
JP2013038328A (ja) 電磁波干渉フィルタ
JP2011108878A (ja) 半導体装置
JP2006332079A (ja) 半導体集積回路
JPWO2005053028A1 (ja) 静電破壊保護素子を備えた半導体装置
JP2005033081A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150727

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160426

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160616

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161129

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161206

R151 Written notification of patent or utility model registration

Ref document number: 6057779

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees