JP2012084723A - 半導体装置 - Google Patents

Abstract

【課題】超高周波帯におけるシリコン基板による損失を低減すると共に、貫通配線のインダクタンス成分の影響を小さくした半導体装置を実現できるようにする。
【解決手段】半導体装置は、回路素子１０５が形成された半導体基板１００と、半導体基板１００の主面の上に形成された第１の誘電体層１２１と、第１の誘電体層１２１の上に形成された第２の誘電体層１３１と、第１の誘電体層１２１を貫通し、回路素子１０５と接続された第１の貫通配線１２２と、第２の誘電体層１３１を貫通し、第１の貫通配線１２２と接続された第２の貫通配線１３２とを備えている。第２の貫通配線１３２は、第１の貫通配線１３２よりもインダクタンスが小さい。
【選択図】図１

Description

本発明は、半導体装置に関し、特に誘電体層を有する高周波用半導体装置に関する。

近年、シリコン（Ｓｉ）系半導体素子の微細化が進み、線幅が６５ｎｍの相補型金属−酸化膜−半導体（ＣＭＯＳ）の量産も実現している。微細化により、Ｓｉ系半導体素子の使用可能周波数も次第に高くなり、車載レーダ装置及びホームデジタルマルチメディアインターフェース（ＨＤＭＩ）用無線システム等の準ミリ波帯及びミリ波帯の装置においてＳｉ系半導体素子を利用するための研究開発が進められている。

準ミリ波帯及びミリ波帯といった超高周波領域において動作する回路は、導電性であるＳｉ基板の影響により、伝送線路及びインダクタ等の受動素子の損失が大きくなる。導電性のＳｉ基板の影響を抑制するために、コプレーナ線路（Coplanar Waveguide：ＣＰＷ）及び薄膜マイクロストリップ線路（Microstrip Line：ＭＳＬ）等が提案されている。

コプレーナ線路は、信号線とその両側に所定の間隔（ギャップ）をおいて配置されたグランドプレーンとを有する構造である。コプレーナ線路のインピーダンスは、信号線の線幅及び信号線とグランドとのギャップにより決定される。このため、ギャップのサイズを調整することにより、信号線の線幅を大きくすることができる。信号線の線幅を大きくすることにより、信号線の導体損を低減することができ、伝送線路の損失低減が期待される。しかし、コプレーナ線路は、Ｓｉ基板の影響を抑制したり、遮断したりするような対策を施していないため、信号線とグランドとの間に発生する電磁波がＳｉ基板に回り込む。電磁波のＳｉ基板への回り込みは、コプレーナ線路の信号線の線幅が大きくなるほど顕著となる。このため、信号線の線幅を大きくすることによる導体損の低減よりも、電磁波のＳｉ基板への回り込みによるコプレーナ線路の損失の方が大きくなる。従って、信号線の線幅を大きくしても、伝送線路の損失を効果的に低減することができない。

薄膜マイクロストリップ線路は、Ｓｉ系半導体素子の最下層の金属配線をグランドプレーンとし、グランドプレーンの上に信号線を配置することによりシリコン基板の影響を遮断する構造である。従来のシステムＬＳＩ等の集積回路に用いられているＳｉ系半導体素子の最下層の金属配線と最上層の金属配線との間に形成された誘電体層の厚さは３μｍ程度かそれ以下である。このため、最下層の金属配線をグランドプレーン、最上層の金属配線を信号線路した場合、グランドプレーンと信号線との間隔を大きくすることができない。線路のインピーダンスを考えると、信号線とグランドとの間の誘電体膜が薄く、信号線とグランドとの結合が大きくなると、信号線幅を小さくしなければならない。信号線幅を小さくすると、信号線の導体損が大きくなるため、薄膜マイクロストリップ線路の損失は大きくなる。

高周波領域において、Ｓｉ基板上に形成された伝送線路及び受動素子の損失を低減するために、厚い誘電体層を導入することが検討されている（例えば、特許文献１を参照。）。近年では、グローバル配線の場合には、４μｍ〜５μｍ程度の比較的厚い誘電体層が用いられている。さらに、準ミリ波帯及びミリ波帯等の超高周波帯においては、Ｓｉ系半導体素子の上に厚さが５μｍ以上の誘電体層を複数層形成することにより誘電体層全体の厚さをさらに厚くすることが試みられている。誘電体層の上に形成された、金属配線及びスパイラルインダクタ又は伝送線路により構成されたマーチャントバラン若しくはラットレース回路等の不平衡平衡変換回路（バラン）をはじめとする受動素子と、半導体素子とは誘電体層を貫通する貫通配線により接続される。誘電体層が厚くなると貫通配線を形成することが困難となる。このため、超高周波帯においてシリコン基板の影響を低減するためには、誘電体層を複数形成し各誘電体層に貫通配線を形成することが必要となる。また、最上層の金属配線をグランドプレーンとし、半導体チップをプリント基板上にフリップチップ実装することによりグランドを強固にする技術であるインバーテッドマイクロストリップ線路（Inverted Microstrip Line：ＩＭＳＬ）を用いる場合も、複数の誘電体層が必要となる。

特開２００２−２４６５４７号公報

しかし、超高周波帯において誘電体層の厚さを厚くした場合には、貫通配線のインダクタンス成分を無視できなくなるという問題がある。例えば、厚さが５μｍ以上の誘電体層を３層積層した積層体の上にグランドプレーンが形成され、積層体の下に容量素子が形成され、容量素子とグランドプレーンとが貫通配線により接続され、グランドプレーンが接地されている構造を仮定する。この場合、６０ＧＨｚ程度の超高周波帯においては、容量素子とグランドプレーンとを接続する貫通配線のインダクタンス成分を無視することはできない。超高周波帯においては、誘電体層を貫通する貫通配線のインダクタンス成分の影響を大きく受けるため、整合回路設計が複雑化するという問題が生じる。また、接地キャパシタの他に、ソース接地トランジスタにおいては、大きなソースインダクタが付加することによる利得の低下という問題も生じる。

本発明は、前記の問題を解決し、超高周波帯におけるシリコン基板による損失を低減すると共に、貫通配線のインダクタンス成分の影響を小さくした半導体装置を実現できるようにすることを目的とする。

前記の目的を達成するため、本発明は半導体装置を、基板から離れるほど貫通配線のインダクタンスが小さい構成とする。

具体的に、本発明に係る第１の半導体装置は、回路素子を有する半導体基板と、半導体基板の主面の上に形成された第１の誘電体層と、第１の誘電体層の上に形成された第２の誘電体層と、第１の誘電体層を貫通し、回路素子と接続された第１の貫通配線と、第２の誘電体層を貫通し、第１の貫通配線と接続された第２の貫通配線とを備え、第２の貫通配線は、第１の貫通配線よりもインダクタンスが小さい。

第１の半導体装置は、第２の貫通配線のインダクタンスが第１の貫通配線よりも小さい。このため、第１の貫通配線及び第２の貫通配線のインダクタンスの和を、同一の貫通配線を用いる場合よりも小さくすることができる。その結果、貫通配線のインダクタンスの影響を小さくした半導体装置を実現できる。また、第１の貫通配線及び第２の貫通配線の両方のインダクタンスを小さくする場合と比べて、回路の集積度に与える影響を小さくすることができる。従って、回路の集積度を低下させることなく、回路設計を簡易化することが可能となる。

第１の半導体装置は、半導体基板と第１の誘電体層との間に形成された下部配線層をさらに備え、下部配線層は、下部誘電体層と、下部誘電体層の上に形成された下部パッドと、下部パッドと前記回路素子とを接続する下部配線とを有し、第１の貫通配線は、下部パッドと接続されていてもよい。

第１の半導体装置において、第１の貫通配線は、第１の誘電体層を貫通する第１の貫通孔に形成され、第２の貫通配線は、第２の誘電体層を貫通する第２の貫通孔に形成され、第２の貫通孔における主面と平行な方向の断面の面積は、第１の貫通孔における主面と平行な方向の断面の面積よりも大きくすればよい。また、第２の貫通配線における主面と平行な方向の断面の面積は、第１の貫通配線における主面と平行な方向の断面の面積よりも大きくしてもよい。

第１の半導体装置において、第１の貫通配線及び第２の貫通配線における主面と平行な方向の断面は、多角形状又は円形状とすればよい。

第１の半導体装置において、第１の貫通配線は、少なくとも１本の単位配線により構成され、第２の貫通配線は、２本以上の単位配線により構成され、第２の貫通配線を構成する単位配線の数は、第１の貫通配線を構成する単位配線の数よりも多くしてもよい。また、第１の貫通配線は、少なくとも１本の第１の単位配線により構成され、第２の貫通配線は、２本以上の第２の単位配線により構成され、第２の単位配線における主面と平行な方向の断面の面積の和は、第１の単位配線における主面と平行な方向の断面の面積の和よりも大きい構成としてもよい。

第１の半導体装置は、第２の誘電体層の上に形成され、第２の貫通配線と接続された配線をさらに備え、配線は接地されていてもよい。

第１の半導体装置は、第１の誘電体層の上に形成されたパッドをさらに有し、第１の貫通配線と第２の貫通配線とは、パッドを介して接続されていてもよい。

本発明に係る第２の半導体装置は、回路素子を有する半導体基板と、半導体基板の主面の上に形成された第１の誘電体層と、第１の誘電体層の上に形成された第２の誘電体層と、第１の誘電体層を貫通し、回路素子と接続された第１の貫通配線と、第２の誘電体層を貫通し、第１の貫通配線と接続された第２の貫通配線とを備え、第１の貫通配線は、第１の誘電体層を貫通する第１の貫通孔に形成され、第２の貫通配線は、第２の誘電体層を貫通する第２の貫通孔に形成され、第２の貫通孔における主面と平行な方向の断面の面積は、第１の貫通孔における主面と平行な方向の断面の面積よりも大きい。

本発明に係る第３の半導体装置は、回路素子を有する半導体基板と、半導体基板の主面の上に形成された第１の誘電体層と、第１の誘電体層の上に形成された第２の誘電体層と、第１の誘電体層を貫通し、回路素子と接続された第１の貫通配線と、第２の誘電体層を貫通し、第１の貫通配線と接続された第２の貫通配線とを備え、第１の貫通配線は、少なくとも１本の単位配線により構成され、第２の貫通配線は、２本以上の単位配線により構成され、第２の貫通配線を構成する単位配線の数は、第１の貫通配線を構成する単位配線の数よりも多い。

本発明に係る半導体装置によれば、超高周波帯におけるシリコン基板による損失を低減すると共に、貫通配線のインダクタンス成分の影響を小さくした半導体装置を実現できる。

一実施形態に係る半導体装置を示す断面図である。 （ａ）及び（ｂ）は上部貫通配線を拡大して示す斜視図であり、（ａ）は上部貫通配線の断面積が上層ほど大きい場合であり、（ｂ）は上部貫通配線の断面積が互いに等しい場合である。 上部貫通配線の変形例を示す斜視図である。 上部貫通配線の変形例を示す斜視図である。 一実施形態の半導体装置における反射特性を示すスミスチャートである。 反射特性の評価に用いた回路を示す回路図である。 一実施形態の半導体装置の具体例を示す回路図である。 インダクタンス成分が大きい場合を示す回路図である。

図１に示すように、例示の半導体装置はシリコン基板等の半導体基板１００と、半導体基板１００の上に形成された下部配線層１０１と、下部配線層１０１の上に形成された上部配線層１０２とを有している。下部配線層１０１は、半導体基板１００の上に形成された下部誘電体層１１１、下部誘電体層１１１に埋め込まれた下部配線１１４及び下部誘電体層１１１の上に形成された下部パッド１１３とを有している。下部配線１１４は、半導体基板１００の上に形成された回路素子１０５同士を接続する配線及び回路素子１０５と下部パッド１１３とを接続する配線等を含む。下部配線１１４は、半導体基板１００の主面と平行な方向に延びる水平配線と、半導体基板１００の主面と垂直な方向に延びる垂直配線（プラグ又はビアと呼ぶ場合もある。）とを含む。

回路素子１０５は、特に限定されないが、トランジスタ及びダイオード等の半導体素子並びに容量素子及び抵抗素子等の受動素子が含まれる。図１においては、下部誘電体層１１１を１層としているが、複数の下部誘電体層１１１が積層された多層構造としてもよい。図１では、回路素子１０５が下部誘電体層１１１に形成されているが、半導体基板１００に形成された拡散層とを有する構成であってもよい。

下部配線層１０１の上には、パッシベーション膜１０４を介して上部配線層１０２が形成されている。図１は上部配線層１０２が３層構造である例を示しており、下側から順次積層された第１の上部誘電体層１２１、第２の上部誘電体層１３１及び第３の上部誘電体層１４１を有している。第１の上部誘電体層１２１の上には、第１の上部パッド１２３及び第１の上部配線１２４が形成されている。第１の上部パッド１２３及び第１の上部配線１２４は、第１の上部誘電体層１２１を貫通する第１の上部貫通配線１２２を介して下部パッド１１３と接続されている。

第２の上部誘電体層１３１は、第１の上部パッド１２３及び第１の上部配線１２４を覆うように形成され、第２の上部誘電体層１３１の上には第２の上部パッド１３３が形成されている。第２の上部パッド１３３は、第２の上部誘電体層１３１を貫通する第２の上部貫通配線１３２を介して第１の上部パッド１２３と接続されている。

第３の上部誘電体層１４１は、第２の上部パッド１３３を覆うように形成され、第３の上部誘電体層１４１の上には、第３の上部パッド１４３が形成されている。第３の上部パッド１４３は、第３の上部誘電体層１４１を貫通する第３の上部貫通配線１４２を介して第２の上部パッド１３３と接続されている。第３の上部パッド１４３は、例えば半導体装置を回路基板に実装する際に接地されグランドプレーンとなる。

第１の上部誘電体層１２１、第２の上部誘電体層１３１及び第３の上部誘電体層１４１は、例えばそれぞれ厚さが１５μｍ程度のベンゾシクロブテン（ＢＣＢ）膜等とすればよい。また、ＢＣＢ膜に代えて、ポリアミド膜、四フッ化エチレン膜又はポリフェニレンオキシド膜等としてもよい。さらに、第１の上部誘電体層１２１、第２の上部誘電体層１３１及び第３の上部誘電体層１４１として、ＢＣＢ膜に代えて例えば厚さがそれぞれ３μｍ〜４μｍ程度のＳｉＯ₂膜を用いてもよい。

なお、第１の上部誘電体層１２１、第２の上部誘電体層１３１及び第３の上部誘電体層１４１の厚さはこれらの数値に限定されるものではなく、製造される半導体装置の特性に応じて適宜変更してかまわない。第１の上部誘電体層１２１、第２の上部誘電体層１３１及び第３の上部誘電体層１４１の厚さは互いに異なっていてもよい。また、２層が同じ膜厚で１層が異なる膜厚であってもよい。

第１の上部貫通配線１２２は、例えば一辺が８μｍ程度の正方形状とすればよい。第２の上部貫通配線１３２は、例えば一辺が１６μｍ程度の正方形状とすればよい。第３の上部貫通配線１４２は、例えば一辺が２４μｍ程度の正方形状とすればよい。第１の上部貫通配線１２２、第２の上部貫通配線１３２及び第３の上部貫通配線１４２は、それぞれ第１の上部誘電体層１２１、第２の上部誘電体層１３１及び第３の上部誘電体層１４１に形成された貫通孔を埋めるように形成された金属膜とすればよい。金属膜の材質は、銅、金、白金、銀、アルミニウム、パラジウム又はチタン等とすればよい。また、これらの２つ以上を含む合金としてもよく、多層膜構造としてもよい。第１の上部配線１２４は、第１の上部誘電体層１２１、第２の上部誘電体層１３１又は第３の上部誘電体層１４１と同一の材料であっても、異なる材料であってもよい。第１の上部パッド１２３、第２の上部パッド１３３及び第３の上部パッド１４３は、上部貫通配線と同じ材質としても、異なる材質としてもよい。例えば、金とパラジウムとの合金又は金膜とチタン膜との積層膜等とすればよい。また、銅、金、白金、銀、アルミニウム、パラジウム及びチタン等のいずれか又はこれらの２つ以上を含む合金としてもよい。また、多層膜構造としてもよい。

本実施形態の半導体装置は、基板の主面と平行な方向の断面の面積（以下、単に断面積という。）が、第１の上部貫通配線１２２よりも第２の上部貫通配線１３２において大きく、第２の上部貫通配線１３２よりも第３の上部貫通配線１４２において大きい。このような構成とすることにより、下部パッド１１３と第３の上部パッド１４３との間のインダクタンス成分を大幅に低減することができる。

図２は、上部貫通配線のみを抜き出して示している。図２において誘電体層の図示は省略している。図２（ｂ）に示すように第１の上部貫通配線１２２、第２の上部貫通配線１３２Ａ及び第３の上部貫通配線１４２Ａの断面積が等しい場合には、第１の上部貫通配線１２２、第２の上部貫通配線１３２Ａ及び第３の上部貫通配線１４２Ａのインダクタンス成分は互いに等しくなる。従って、例えば各上部貫通配線のインダクタンス成分が１０ｎＨの場合には、第３の上部パッド１４３と下部パッド１１３との間のインダクタンス成分は３０ｎＨとなる。一方、図２（ａ）に示すように第２の上部貫通配線１３２の断面積が第１の上部貫通配線１２２の４倍であり、第３の上部貫通配線１４２の断面積が第１の上部貫通配線１２２の９倍である場合には、第２の上部貫通配線１３２のインダクタンス成分は第１の上部貫通配線１２２の４分の１となり、第３の上部貫通配線１４２のインダクタンス成分は第１の上部貫通配線１２２の９分の１となる。従って、第１の上部貫通配線１２２のインダクタンス成分が１０ｎＨである場合には、第３の上部パッド１４３と下部パッド１１３との間のインダクタンス成分は、約１３．６ｎＨとなる。このように、上層ほど貫通配線の断面積を大きくすることにより貫通配線全体としてのインダクタンス成分を大幅に低減することが可能となる。

一般に、配線層は下側の方が密集している。また、半導体装置の微細化が要求されているため、比較的大きな下部パッドを形成することは困難である。従って、貫通配線全体について断面積を大きくしてインダクタンス成分を低減することは困難である。しかし、本実施形態の半導体装置のように、上層ほど貫通配線の断面積を大きくすれば、下部パッドの占有面積を大きくする必要はない。従って、半導体基板１００に形成する回路素子１０５の集積度を低下させることがない。また、下側の層には密集した配線を形成することも可能である。さらに、本実施形態の半導体装置は、上部配線層が複数の上部誘電体層が積層された多層構造となっている。膜厚が厚い誘電体層に貫通配線を形成するための貫通孔を形成する場合には、適切なアスペクト比を確保するために貫通孔の断面積を大きくする必要がある。しかし、本実施形態の半導体装置のように多層構造とすることにより、それぞれの貫通孔の深さを比較的浅くすることができるため、断面積が小さい貫通孔を形成することも可能となる。

第２の上部貫通配線の断面積を第１の上部貫通配線の４倍とし、第３の上部貫通配線の断面積を第１の上部貫通配線の９倍とする例を示したが、この数値は任意に変更してかまわない。第２の上部貫通配線の断面積及び第３の上部貫通配線の断面積が第１の上部貫通配線の断面積よりも大きくなるようにすればよい。また、第３の上部貫通配線の断面積は、第２の上部貫通配線の断面積よりも大きいことが好ましいが、必要とするインダクタンスの値によっては、第３の上部貫通配線の断面積が第２の上部貫通配線の断面積と等しくてもかまわない。

図１においては、上部誘電体層に形成された貫通孔に金属材料が埋め込まれた上部貫通配線を示した。しかし、貫通孔に金属材料が埋め込まれている必要はなく、貫通孔の壁面を覆う金属膜により形成された中空の配線としてもよい。この場合には、上部貫通配線の断面積ではなく、上部貫通配線を形成するための貫通孔の断面積を上側の層ほど大きくすればよい。

また、図３に示すように上部貫通配線を単位配線の束としてもよい。図３は、第１の上部貫通配線１２２を１本の単位配線２０１により形成し、第２の上部貫通配線１３２を４本の単位配線２０１により形成し、第３の上部貫通配線１４２を９本の単位配線２０１により形成した例を示した。単位配線２０１を一辺が８μｍ程度の正方形状とすれば、図１に示した半導体装置とほぼ同じ特性の半導体装置が得られる。但し、単位配線２０１の数は、上側の層ほど数が多くなるようにすれば、任意に設定してかまわない。また、第１の上部貫通配線１２２も複数の単位配線２０１により形成された構成としてもよい。第１の上部貫通配線１２２も半導体基板１００に形成する回路素子１０５の集積化に影響を与えない範囲でできるだけ多くの単位配線２０１により形成することが好ましい。

信号は表皮効果と呼ばれる配線の表面を伝搬する性質を有し、信号の周波数が高くなるほど表皮効果の影響が大きくなり、配線の導体損が上昇するおそれがある。断面積が大きい上部貫通配線を１本形成する場合よりも、図３に示すように複数の単位配線の束として断面積が大きい上部貫通配線を形成すれば、上部貫通配線の表面積を大きくすることができる。このため、上部貫通配線の導体損を低減する効果も得ることができる。

図３においては、第１の上部貫通配線１２２、第２の上部貫通配線１３２及び第３の上部貫通配線１４２を構成する単位配線２０１の断面積が互いに等しい例を示した。しかし、各上部貫通配線を構成する単位配線は互いに等しくなくてもよい。例えば、第２の上部貫通配線１３２を構成する単位配線と、第３の上部貫通配線１４２を構成する単位配線とは、断面積が互いに異なっていてもよい。また、各上部貫通配線が断面積が互いに異なる単位配線の組み合わせにより構成されていてもよい。これらの場合には、各上部貫通配線における単位配線の断面積の和が上側の層ほど大きくなるようにすればよい。

図３には単位配線２０１を行列状に配置した例を示したが、単位配線２０１はどの様に配置してもよい。例えば、図４に示すように単位配線２０１を１列に配置してもよい。

図５は、図６に示す整合回路等に用いられるキャパシタを用いたショート端の反射特性（１ポート回路の散乱パラメータ：Ｓ１１）のスミスチャートを示している。図６の回路は、図１の回路素子１０５がキャパシタ３０１であり、第３の上部パッド１４３が接地されている場合に相当する。キャパシタ３０１と接地との間に挿入されたインダクタ３０２は、回路素子１０５と第３の上部パッド１４３との間のインダクタンス成分であり、第１の上部貫通配線１２２、第２の上部貫通配線１３２及び第３の上部貫通配線１４２のインダクタンス成分の和とみなすことができる。

図５において、範囲Ａは、厚い上部配線層を形成することなくキャパシタ３０１を接地した場合の結果を示している。範囲Ｂは、第１の上部貫通配線、第２の上部貫通配線及び第３の上部貫通配線の断面積が互いに等しい場合を示している。範囲Ｃは、第２の上部貫通配線１３２の断面積を第１の上部貫通配線１２２の４倍とし、第３の上部貫通配線１４２の断面積を第１の上部貫通配線１２２の９倍とした場合の結果を示している。各範囲において示した点は周波数が６０ＧＨｚの場合の結果である。

厚い上部配線層を形成していない場合には、範囲Ａに示されているようにスミスチャートのショートポイントからのずれは非常に小さい。各上部貫通配線の断面積を互いに等しくした場合には範囲Ｂに示されているようにスミスチャートのショートポイントからのずれが大きくなっている。一方、上側の層ほど上部貫通配線の断面積を大きくした場合には、範囲Ｃに示されているように、各上部貫通配線の断面積を互いに等しくした場合よりもショートポイントからのずれが小さくなり、上部配線層を形成していない場合と遜色ない結果が得られている。このように、上側の層ほど上部貫通配線の断面積を大きくした構成とすることにより、誘電体層を貫通する貫通配線のインダクタンス成分の影響を小さくできることが明らかである。その結果、回路設計を簡易化することが可能となる。

また、接地キャパシタの場合と同様に、ソース接地トランジスタの場合にも同様の利点が得られる。特に、ソース接地トランジスタの場合には、ソースインダクタを小さくできるため、利得の低下を抑制できるという利点も得られる。

上部配線層が３層構造である例を示したが、２層以上であれば何層であってもかまわない。また、各上部誘電体層の厚さは互いに同じである必要はない。下部配線層の上にパッシベーション膜を介して上部配線層が形成された構成について説明したが、パッシベーション膜はなくてもよい。また、下部配線層がなく半導体基板の上に上部配線層が直接形成されていてもよい。下部配線層を多層構造とする場合には、下部配線層においても、上層ほど垂直配線の断面積が大きくなるようにし、インダクタンス成分を低減してもよい。

上部貫通電極の半導体基板の主面と平行な方向の断面の形状は正方形状でなく、長方形状、多角形状又は円形状等のどの様な形状としてもよい。第１の上部誘電体層の上にだけ配線が形成された例を示したが、第２の上部誘電体層の上にも配線が形成されていてもよい。また、第１の上部パッド〜第３の上部パッドが配線と一体となっていてもよい。上部配線層全体としてどの様な回路が形成されていてもよく、信号線路、ブリッジ配線又はフリップ実装の際の最上層グランド配線等が形成されていてもよい。最下層の回路要素と最上層の回路要素とを接続する場合を例に示したが、複数の誘電体層のそれぞれに形成され且つ互いに直列に接続され、複数の誘電体層を挟んで上下に位置する２つの回路要素を接続する貫通配線について、上層の貫通配線ほどインダクタンス成分が小さくなるように、断面積を大きくすればよい。

本実施形態の貫通配線を高周波増幅用の増幅器（１段アンプ）に用いた例を以下に説明する。図７は、ミリ波帯（２０ＧＨｚ〜８０ＧＨｚ）において用いられる増幅器の回路構成を示している。入力用のパッド電極７０１Ａと出力用のパッド電極７０１Ｂとの間に、入力整合回路７１０及び出力整合回路７１２を介して半導体素子７１１が接続されている。半導体素子７１１はトランジスタであり、ゲートが入力整合回路７１０と接続され、ドレインが出力整合回路７１２と接続されている。ソースは貫通配線７０６を介して接地されている。入力整合回路７１０及び出力整合回路７１２は、キャパシタ７０２、伝送線路７０３、Ｔジャンクション７０４及びバイアス線路７０７を含んでいる。バイアス線路７０７は電源７０８と接続されている。キャパシタ７０２は、貫通配線７０６を介して接地されている。貫通配線７０６は、例えば図２（ａ）に示すような上層ほど断面積が大きい貫通配線である。また、図３又は図４に示すような上層ほど単位配線の本数が多い貫通配線であってもよい。

図７に示す増幅器は、入力整合回路７１０及び出力整合回路７１２においてキャパシタ７０２を貫通配線７０６を介して接地している。このため、ショート点７０５が所望の周波数においてショート状態となり、バイアス線路７０７の長さが整合に影響を与えない。従って、バイアス線路７０７の長さを自由に設定することが可能となる。また、半導体素子７１１のソースが貫通配線７０６を介して接地されているため、接地部のインダクタが小さくなる。このため、半導体素子７１１の利得が低下しない。

一方、上層ほど断面積が大きい貫通配線７０６ではなく、従来の断面積を変化させていない貫通配線を用いた場合には、図８に示すようにキャパシタ７０２は、大きなインダクタ８０６を介して接地される。このため、ショート点７０５は理想的なショート状態とならず、バイアス線路７０７の影響を受ける。その結果、回路の整合がずれて利得が低下してしまう。また、半導体素子７１１のソースもインダクタ８０６を介して接地される。このため、半導体素子７１１の利得も低下してしまう。

このように、本実施形態の貫通配線を用いた半導体装置は、従来の貫通配線を用いた半導体装置と比べて整合が取りやすく且つ利得特性が向上するという利点を有している。

なお、下層の誘電体層の膜厚が上層の誘電体層の膜厚よりも非常に薄い場合には、上層の貫通配線の断面積が下層の貫通配線の断面積よりも大きくても、上層の貫通配線のインダクタンス成分が下層の貫通配線のインダクタンス成分よりも大きくなる場合があり得る。しかし、このような場合においても上層の貫通配線の断面積を大きくすることにより貫通配線全体としてのインダクタンス成分を、各層の貫通配線の断面積が等しい場合よりも低減することができる。従って、上層ほど貫通配線の断面積を大きくした貫通配線は、上層の貫通配線のインダクタンス成分が下層の貫通配線のインダクタンス成分よりも小さい場合だけでなく、大きい場合にも有用である。また、断面積ではなく、単位配線の本数を増やす場合も同様である。

本発明に係る半導体装置は、超高周波帯におけるシリコン基板による損失を低減すると共に、貫通配線のインダクタンス成分の影響を小さくでき、特に超高周波用の半導体装置等として有用である。

１００ 半導体基板
１０１ 下部配線層
１０２ 上部配線層
１０４ パッシベーション膜
１０５ 回路素子
１１１ 下部誘電体層
１１３ 下部パッド
１１４ 下部配線
１２１ 第１の上部誘電体層
１２２ 第１の上部貫通配線
１２３ 第１の上部パッド
１２４ 第１の上部配線
１３１ 第２の上部誘電体層
１３２ 第２の上部貫通配線
１３２Ａ 第２の上部貫通配線
１３３ 第２の上部パッド
１４１ 第３の上部誘電体層
１４２ 第３の上部貫通配線
１４２Ａ 第３の上部貫通配線
１４３ 第３の上部パッド
２０１ 単位配線
３０１ キャパシタ
３０２ インダクタ
７０１Ａ パッド電極
７０１Ｂ パッド電極
７０２ キャパシタ
７０３ 伝送線路
７０４ Ｔジャンクション
７０５ ショート点
７０６ 貫通配線
７０７ バイアス線路
７０８ 電源
７１０ 入力整合回路
７１１ 半導体素子
７１２ 出力整合回路
８０６ インダクタ

Claims (11)

1. 回路素子を有する半導体基板と、
   前記半導体基板の主面の上に形成された第１の誘電体層と、
   前記第１の誘電体層の上に形成された第２の誘電体層と、
   前記第１の誘電体層を貫通し、前記回路素子と接続された第１の貫通配線と、
   前記第２の誘電体層を貫通し、前記第１の貫通配線と接続された第２の貫通配線とを備え、
   前記第２の貫通配線は、前記第１の貫通配線よりもインダクタンスが小さいことを特徴とする半導体装置。
2. 前記半導体基板と前記第１の誘電体層との間に形成された下部配線層をさらに備え、
   前記下部配線層は、
   下部誘電体層と、
   前記下部誘電体層の上に形成された下部パッドと、
   前記下部パッドと前記回路素子とを接続する下部配線とを有し、
   前記第１の貫通配線は、前記下部パッドと接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１の貫通配線は、前記第１の誘電体層を貫通する第１の貫通孔に形成され、
   前記第２の貫通配線は、前記第２の誘電体層を貫通する第２の貫通孔に形成され、
   前記第２の貫通孔における前記主面と平行な方向の断面の面積は、前記第１の貫通孔における前記主面と平行な方向の断面の面積よりも大きいことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第２の貫通配線における前記主面と平行な方向の断面の面積は、前記第１の貫通配線における前記主面と平行な方向の断面の面積よりも大きいことを特徴とする請求項１又は２に記載の半導体装置。
5. 前記第１の貫通配線及び前記第２の貫通配線における前記主面と平行な方向の断面は、多角形状又は円形状であることを特徴とする請求項４に記載の半導体装置。
6. 前記第１の貫通配線は、少なくとも１本の単位配線により構成され、
   前記第２の貫通配線は、２本以上の前記単位配線により構成され、
   前記第２の貫通配線を構成する前記単位配線の数は、前記第１の貫通配線を構成する前記単位配線の数よりも多いことを特徴とする請求項１又は２に記載の半導体装置。
7. 前記第１の貫通配線は、少なくとも１本の第１の単位配線により構成され、
   前記第２の貫通配線は、２本以上の第２の単位配線により構成され、
   前記第２の前記単位配線における前記主面と平行な方向の断面の面積の和は、前記第１の単位配線における前記主面と平行な方向の断面の面積の和よりも大きいことを特徴とする請求項１又は２に記載の半導体装置。
8. 前記第２の誘電体層の上に形成され、前記第２の貫通配線と接続された配線をさらに備え、
   前記配線は接地されていることを特徴とする請求項１又は２に記載の半導体装置。
9. 前記第１の誘電体層の上に形成されたパッドをさらに有し、
   前記第１の貫通配線と前記第２の貫通配線とは、前記パッドを介して接続されていることを特徴とする請求項１又は２に記載の半導体装置。
10. 回路素子を有する半導体基板と、
    前記半導体基板の主面の上に形成された第１の誘電体層と、
    前記第１の誘電体層の上に形成された第２の誘電体層と、
    前記第１の誘電体層を貫通し、前記回路素子と接続された第１の貫通配線と、
    前記第２の誘電体層を貫通し、前記第１の貫通配線と接続された第２の貫通配線とを備え、
    前記第１の貫通配線は、前記第１の誘電体層を貫通する第１の貫通孔に形成され、
    前記第２の貫通配線は、前記第２の誘電体層を貫通する第２の貫通孔に形成され、
    前記第２の貫通孔における前記主面と平行な方向の断面の面積は、前記第１の貫通孔における前記主面と平行な方向の断面の面積よりも大きいことを特徴とする半導体装置。
11. 回路素子を有する半導体基板と、
    前記半導体基板の主面の上に形成された第１の誘電体層と、
    前記第１の誘電体層の上に形成された第２の誘電体層と、
    前記第１の誘電体層を貫通し、前記回路素子と接続された第１の貫通配線と、
    前記第２の誘電体層を貫通し、前記第１の貫通配線と接続された第２の貫通配線とを備え、
    前記第１の貫通配線は、少なくとも１本の単位配線により構成され、
    前記第２の貫通配線は、２本以上の前記単位配線により構成され、
    前記第２の貫通配線を構成する前記単位配線の数は、前記第１の貫通配線を構成する前記単位配線の数よりも多いことを特徴とする半導体装置。

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