TWI415327B - 積體電路結構 - Google Patents

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TWI415327B TW098116133A TW98116133A TWI415327B TW I415327 B TWI415327 B TW I415327B TW 098116133 A TW098116133 A TW 098116133A TW 98116133 A TW98116133 A TW 98116133A TW I415327 B TWI415327 B TW I415327B
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Description

積體電路結構
本發明係關於積體電路，且特別是關於堆疊型共面波導(stacked coplanar wave-guides)。
波導(wave-guides)為微波電路應用中之極為重要元件。其提供了微波電路內主動裝置與被動裝置之間的內部連結情形。波導為廣泛應用於單晶微波積體電路(monolithic microwave integrated circuit)應用中之一種傳輸線路。
對於單晶微波積體電路應用而言，波導通常採用共面波導方式(coplanar wave-guides)存在，其中於同一波導內之接地線與訊號線係形成於相同平面中，而此平面通常平行於位於其下方之半導體基板的表面。共面波導的製作流程可相容於現今積體電路之製造流程。再者，其亦可形成於設置有互補型金氧半導體電路(CMOS circuit)之同一基板之上，因此波導亦易整合於互補型金氧半導體電路之中。
請參照第1圖，繪示了一種習知共面波導2，其包括了一訊號線4以及位於接地線6對稱側之數個接地線6。訊號線4與接地線6係位於一相同水平平面之上。共面波導2係形成於一高介電常數(high-k)介電層10之上，而高介電常數介電層10係形成於一保護層(passivation layer)12之上。金屬層間介電層14則位於共面波導2之下方，其中金屬層間介電層14之內形成有數個金屬導線。基板16則位於金屬層間介電層14之下方。
如第1圖所示，習知共面波導2係於形成頂部膜層內且相對遠離於基板16，因此其於基板16內之能量損耗較少於將共面波導2形成於高介電常數介電層下方之任一膜層內設置情形。然而，所傳輸之微波波長通常遠大於介於共面波導2與基板16間之垂直距離。舉例來說，於二氧化矽介電層內之電磁波波長約為3000微米(於50GHz下)。對於較低頻率而言，波長將會更大。上述波長遠超過膜層10、12、14與其他類似膜層之總膜厚。因此，藉由將共面波導2設置於頂部膜層內對於上述距離的增加相較於微波訊號之波長相對為小，且因而限制了藉由增加垂直距離以達成降低能量損耗的功效。
除此之外，如第1圖所示之習知共面波導2亦具有以下之其他缺點。接地線6的膜厚T係由各晶片之製造程序所決定，因而具有較少之調整空間。如此亦限制了對於共面波導2之特性調整。因此，便需要可解決前述問題之波導結構及其形成方法。
有鑑於此，本發明提供了一種積體電路結構，以解決前述之習知問題。
依據一實施例，本發明之積體電路結構包括：一半導體基板；一內連結構，位於該半導體基板之上；一第一介電層，位於該半導體基板之上及該內連結構之內；一第二介電層，位於該內連結構之內及該第一介電層之上；以及一波導。上述波導包括：一第一膜層，位於該第一介電層內；以及一第二膜層，位於該第二介電層內，其中該第一膜層緊鄰該第二膜層。
依據另一實施例，本發明之積體電路結構包括：一半導體基底；複數個介電層；以及一波導。上述介電層包括：複數個金屬層間介電層位於該半導體基底之上，其中該些金屬層間介電層包括一第一金屬層間介電層以及位於該第一金屬層間介電層上方之一第二金屬層間介電層；以及一保護層，位於該金屬層間介電層之上。上述波導包括：一訊號線；一第一接地線；以及一第二接地線，位於設置該第一接地線之該訊號線之一對稱側。於一實施例中，至少該訊號線、該第一接地線與該第二接地線之一延伸至該些介電層內之一第一介電層或一第二介電層之中。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖示，作詳細說明如下：
本發明提供了新穎之共面波導，並藉由下文描述並配合第2A-11圖等附圖以解說本發明之共面波導的多個實施例，其中相同標號係代表了相同構件。
請參照第2A圖與第2B圖，分別繪示了本發明一實施例中之包括有一波導結構之積體電路結構的剖面圖與立體圖。首先提供由如矽或矽鍺等常見半導體材料所製成之半導體基板30。接著形成包括有互補型金氧半導體(CMOS)裝置之積體電路裝置32，在此係繪示為一MOS電晶體做為代表。積體電路裝置32可形成於半導體基板30之表面。內連結構34則形成於半導體基板30之上。內連結構34包括組成內連積體電路32之數個金屬導線35與介層物37，而內連結構34則可連結積體電路32與位於各半導體晶片之頂表面之銲墊(未顯示)
共面波導40係形成於內連結構34之內。共面波導40包括訊號線42與位於訊號線42之對稱側之數個接地線44。至少訊號線42以及接地線44其中之一包括一個以上之堆疊膜層，且此些堆疊膜層係分別位於一介電層之內。共面波導40所在之數個介電層在此係標號為介電層50。於一實施例中，介電層50包括金屬層間介電層(IMD)，其係由如具有介電常數低於如3.5之低介電常數介電材料或低於2.5之極低介電常數介電材料所形成。於其他實施例中，此些介電層50包括一或多個未摻雜矽玻璃(USG)膜層，其亦由低介電常數介電材料所形成。此些未摻雜矽玻璃膜層亦位於一保護層之下方。於其他實施例中，此些介電層50包括形成於未摻雜矽玻璃膜層上之一保護層，而此保護層較佳地具有大於或等於3.9之一介電常數。
依據其所設置之介電層50位置，共面波導40可包括採用多種不同方法所形成之多種不同材料。舉例來說，當共面波導40係形成於金屬層間介電層與未經摻雜矽玻璃膜層內時，共面波導40可具有藉由習知單鑲嵌或雙鑲嵌製程所形成之銅材料之一部(訊號線42或接地線44內之一部)採。如習知所知，上述鑲嵌製程的施行包括於介電層內形成開口、於開口內填入金屬材料，以及施行化學機械研磨以移除開口以外之金屬材料等步驟。
另一方面，形成於保護層內之共面波導40的一部則可包括鋁、鎢、銀或相似材質，且其可藉由沈積一金屬膜層並接著蝕刻此金屬膜層以形成期望形狀。舉例來說，第3圖繪示了共面波導40包括了形成於保護層50頂面內之一頂部膜層，其中共面波導40之頂部膜層係與銲墊51位於一同一膜層內且同時形成。
共面波導40可包括兩個或兩個以上之相堆疊膜層，其中共面波導內膜層可位於內連結構34內之任一膜層中，例如為用於形成銲墊之銲墊膜層內、形成有接觸插拴31(請參照第2A圖)之層間介電層33內及/或介於銲墊層與層間介電層33間之任一介電層內之膜層，但並不以上述實施情形加以限制本發明。請參照第2A圖與第3圖，顯示了一上部膜層與一下部膜層，雖共面波導40可包括更多膜層。共面波導40內之各膜層主要包括數個金屬導線部(metal line portion)及其下方之數個介層物部(via portion)，其中訊號線42之金屬導線部包括了42_M2與42_M1等部分，而金屬導線42之介層物部包括42_V2與42_V1等部分。於一實施例中，金屬導線部42_M2與42_M1以及介層物部分42_V2與42_V1具有相同寬度W1，因而訊號線42係為具有長方形剖面之一集積導線。於另一實施例中，金屬導線部42_M2與42_M1與介層物部42_V2與42_V1分別具有不同之寬度W1與W2。同樣地，接地線44亦可為數個金屬膜層所組成，而接地線44內之不同部亦可具有相同或相異之寬度。
值得注意的是訊號線42與接地線44延伸於一個以上之膜層內，可藉由增加訊號線42與接地線44之膜厚以形成較佳波導。第4圖繪示了一模擬結果，顯示了波導內之損耗損失(attenuation loss)與訊號線42(請參照第2A圖，其中膜厚T，係藉由從上至下量測訊號線42而得到)膜厚T’間之函數關係。第4圖內顯示了隨著膜厚T’之增加，損耗損失亦為減少。另一方面，第5圖則繪示了一模擬結果，顯示了隨著膜厚T’的增加，波導的品質因子(quality factor)可獲得改善。
另外，亦觀察到了藉由調整訊號線42及或接地線44之膜厚而可調整共面波導40之特性阻抗(characteristic impedance)。舉例來說，如第6圖所示，隨著訊號線42膜厚T’的增加，共面波導40之特性阻抗也隨之減少。於上述實施例中，對於膜厚T’調整亦可結合其他尺寸的調整，例如訊號線42的寬度W1以及介於訊號線42與接地線44(請參照第2A圖)間之間距S的調整，以便於更大範圍調整波導之特性阻抗。舉例來說，第7圖繪示了當訊號線42的寬度W1減少時，亦降低了共面波導40之特性阻抗，而當介於訊號線42與接地線44間之間距S增加時，將增加了其特性阻抗。
第8圖與第9圖繪示了包括本發明共面波導之積體電路結構之其他實施例，其中訊號線42與接地線44可更延伸進入不同數量之金屬化層之中。請參照第8圖，接地線44延伸於多個金屬化層之內，而訊號線42則僅形成於此些金屬膜層之相對上部膜層之內。請參照第9圖，接地線44延伸至多個金屬化層之內，而訊號線42形成於此些金屬化膜層之相對中間膜層之內。訊號線42亦可僅形成接地線44所在之此些金屬化層內之相對底部膜層之內。於其他實施例中，訊號線42可較接地線44延伸進入較多之金屬化層之內，且接地線44僅形成於訊號線所在之此些金屬化層之相對上部、相對中間或相對下部之金屬/介電膜層之中如第10圖與第11圖所示。請參照第10圖，接地線44較訊號線42延伸於較少之金屬化膜層內，且可位於訊號線42所在之一或多個頂部金屬化膜層內。或者，如第11圖所示，接地線可僅形成訊號線42所在此些金屬化/介電膜層之內之一或多個中間膜層內。於其他實施例中，接地線44可僅形成訊號線42所在之金屬化/介電膜層之一或多個相對底部膜層內。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
2．．．共面波導
4．．．訊號線
6．．．接地線
10‧‧‧高介電常數介電層
12‧‧‧保護層
14‧‧‧金屬層間介電層
16‧‧‧基板
30‧‧‧半導體基板
31‧‧‧接觸插拴
32‧‧‧積體電路裝置
33‧‧‧層間介電層
34‧‧‧內連結構
35‧‧‧金屬導線
37‧‧‧介層物
40‧‧‧共面波導
42‧‧‧訊號線
42_M2、42_M1‧‧‧訊號線之金屬導線部
42_V2、42_V1‧‧‧訊號線之介層物部
44‧‧‧接地線
50‧‧‧介電層
51‧‧‧銲墊
S‧‧‧訊號線與接地線之間距
T‧‧‧接地線之膜厚
T’‧‧‧訊號線之膜厚
W1‧‧‧金屬導線部與介層物部之寬度
第1圖為一剖面圖，顯示了一習知共面波導，其採用CMOS相容程序所製成，其中波導係形成於位於高介電常數層上之一頂部介電層內；
第2A圖與第2B圖為一剖面圖與一立體圖，分別顯示了依據本發明一實施例之波導，其中波導包括位於不同膜層內之數個堆疊部；
第3圖為一剖面圖，繪示了依據本發明另一實施例之波導，其中波導內之金屬導線部以及介層物部具有不同寬度；
第4圖顯示了多個模擬結果，其中波導之衰減損失係繪示為訊號線膜厚之函數；
第5圖顯示了多個模擬結果，其中波導之品質因子係繪示為訊號線膜厚之函數；
第6圖顯示了多個模擬結果，其中波導之特性阻抗係繪示為訊號線膜厚之函數；
第7圖顯示了多個模擬結果，其中波導之特性阻抗係繪示為訊號線與接地線的間距之函數；以及
第8-11圖繪示了多個波導之實施情形，其內訊號線與接地線具有不同膜厚。
30．．．半導體基板
31．．．接觸插拴
32．．．積體電路裝置
33．．．層間介電層
34．．．內連結構
35．．．金屬導線
37．．．介層物
40．．．共面波導
42．．．訊號線
42_M2、42_M1．．．訊號線之金屬導線部
42_V2、42_V1．．．訊號線之介層物部
44．．．接地線
50．．．介電層
S．．．訊號線與接地線之間距
T’．．．訊號線之膜厚
W1．．．金屬導線部與介層物部之寬度

Claims (19)

  1. 一種積體電路結構，包括：一半導體基板；一內連結構，位於該半導體基板之上；一第一介電層，位於該半導體基板之上及該內連結構之內；一第二介電層，位於該內連結構之內及該第一介電層之上；以及一波導，包括：一第一膜層，位於該第一介電層內；以及一第二膜層，位於該第二介電層內，其中該第一膜層係堆疊於該第二膜層之上並實體接觸之，以增加該波導之膜厚。
  2. 如申請專利範圍第1項所述之積體電路結構，其中該波導更包括一訊號線及位於該訊號線之對稱側之一第一接地線與一第二接地線。
  3. 如申請專利範圍第2項所述之積體電路結構，其中該訊號線具有不同於該第一接地線與該第二接地線之一膜厚。
  4. 如申請專利範圍第3項所述之積體電路結構，其中該訊號線具有小於該第一接地線與該第二接地線之一膜厚，其中該第一接地線與該第二接地線延伸進入複數個金屬化膜層之內，且其中該訊號線係位於該些金屬化膜層之相對頂層內且不位於該些金屬化膜層之相對底層內。
  5. 如申請專利範圍第3項所述之積體電路結構，其中該訊號線具有小於該第一接地線與該第二接地線之一膜厚，其中該第一接地線與該第二接地線延伸進入複數個金屬化膜層之內，且其中該訊號線係位於該些金屬膜層之相對中間層內且不位於該些金屬膜層之相對頂層或相對底層內。
  6. 如申請專利範圍第3項所述之積體電路結構，其中該訊號線具有小於該第一接地線與該第二接地線之一膜厚，其中該第一接地線與該第二接地線延伸進入複數個金屬化膜層之內，且其中該訊號線係位於該些金屬化膜層之相對底層內且不位於該些金屬化膜層之相對頂層內。
  7. 如申請專利範圍第3項所述之積體電路結構，其中該訊號線具有大於該第一接地線與該第二接地線之一膜厚，其中該訊號線延伸進入複數個金屬化膜層之內，且其中該第一接地線與該第二接地線係位於該些金屬化膜層之相對頂層內且不位於該些金屬化膜層之相對底層內。
  8. 如申請專利範圍第3項所述之積體電路結構，其中該訊號線具有大於該第一接地線與該第二接地線之一膜厚，其中該訊號線延伸進入複數個金屬膜層之內，且其中該第一接地線與該第二接地線係位於該些金屬化膜層之相對中間層內且不位於該些金屬化膜層之相對頂層或相對底層內。
  9. 如申請專利範圍第3項所述之積體電路結構，其 中該訊號線具有大於該第一接地線與該第二接地線之一膜厚，其中該訊號線延伸進入複數個金屬化膜層之內，且其中該第一接地線與該第二接地線係位於該些金屬化膜層之相對底層內且不位於該些金屬化膜層之相對頂層內。
  10. 如申請專利範圍第2項所述之積體電路結構，其中該訊號線具有相同於該第一接地線與該第二接地線之一膜厚。
  11. 如申請專利範圍第1項所述之積體電路結構，其中該第二介電層係為一保護層。
  12. 如申請專利範圍第1項所述之積體電路結構，其中該第一膜層與該第二膜層皆包括一金屬導線部與位於該金屬導線部下方之一介層物部。
  13. 一種積體電路結構，包括：一半導體基底；複數個介電層，包括：複數個金屬層間介電層位於該半導體基底之上，其中該些金屬層間介電層包括一第一金屬層間介電層以及位於該第一金屬層間介電層上方之一第二金屬層間介電層；以及一保護層，位於該第二金屬層間介電層之上；以及一波導，包括：一訊號線；一第一接地線；以及一第二接地線，位於設置該第一接地線之該訊號線 之一對稱側；其中至少該訊號線、該第一接地線與該第二接地線之一具有延伸至該些介電層內之該第一金屬層間介電層及該第二金屬層間介電層之中的相堆疊膜層，以增加該波導的膜厚。
  14. 如申請專利範圍第13項所述之積體電路結構，其中該第二金屬層間介電層為一保護層，而該第一金屬層間介電層為一低介電常數介電層。
  15. 如申請專利範圍第13項所述之積體電路結構，其中該第二金屬層間介電層為一未摻雜矽玻璃層，而該第一金屬層間介電層為一低介電常數介電層。
  16. 如申請專利範圍第13項所述之積體電路結構，其中該第二金屬層間介電層為一保護層，而該第一金屬層間介電層為一未摻雜矽玻璃層。
  17. 如申請專利範圍第13項所述之積體電路結構，其中該訊號線具有不同於該第一接地線與該第二接地線之一膜厚。
  18. 如申請專利範圍第13項所述之積體電路結構，其中該訊號線具有相同於該第一接地線與該第二接地線之一膜厚。
  19. 如申請專利範圍第13項所述之積體電路結構，其中該訊號線、該第一接地線與該第二接地線皆包括一金屬導線部與位於該金屬導線部下方之一介層物部。
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