KR101784551B1 - 용량성으로 결합된 본드 패드를 갖는 전력 트랜지스터 다이 - Google Patents

용량성으로 결합된 본드 패드를 갖는 전력 트랜지스터 다이 Download PDF

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KR101784551B1
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헬무트 브레크
알버트 비르너
사우랍 고엘
리차드 윌슨
마티아스 지글드럼
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인피니언 테크놀로지스 아게
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Abstract

전력 트랜지스터 다이는 반도체 바디에 형성된 트랜지스터를 포함한다. 트랜지스터는 게이트 단자, 출력 단자 및 제 3 단자를 갖는다. 게이트 단자는 출력 단자와 제 3 단자 사이의 전도 채널을 제어한다. 전력 트랜지스터 다이는 반도체 바디 상에 배치되고 반도체 바디로부터 절연되는 구조화된 제 1 금속층을 더 포함한다. 구조화된 제 1 금속층은 트랜지스터의 출력 단자에 접속된다. 전력 트랜지스터 다이는 또한 반도체 바디 상에 배치되고 반도체 바디로부터 절연되는 제 1 본드 패드를 포함한다. 제 1 본드 패드는 전력 트랜지스터 다이의 출력 단자를 형성하고 구조화된 제 1 금속층에 용량성으로 결합되어서 트랜지스터의 출력 단자와 제 1 본드 패드 사이의 직렬 캐패시턴스를 형성한다. 전력 트랜지스터 다이를 포함하는 전력 반도체 패키지가 또한 제공된다.

Description

용량성으로 결합된 본드 패드를 갖는 전력 트랜지스터 다이{POWER TRANSISTOR DIE WITH CAPACITIVELY COUPLED BOND PAD}
본 발명은 전력 트랜지스터 다이에 관한 것이고, 특히 전력 트랜지스터 다이를 위한 특정 출력 매치 네트워크에 관한 것이다.
전력 트랜지스터 다이를 위한 일부 고주파수 임피던스 매칭 토폴로지는, 바람직하게는 캐패시턴스의 고품질 계수(Q)를 갖는, 출력 신호 경로에서의 직렬 캐패시턴스를 필요로 한다. 통상적인 설계는 비용을 증가시키고 신뢰성을 감소시키는 것뿐만 아니라, 직렬 캐패시터 컴포넌트 온 칩을 상당한 손실 및 기생 요소와 집적하거나, 출력 신호 경로에서 다이 외부의 개별 직렬 캐패시터 컴포넌트에 손실 및 기생 요소를 또한 추가한다. 따라서 견고할 뿐만 아니라 효율적인 더 높은 품질이고 더 비용 효율적인 직렬 캐패시턴스 솔루션이 요구된다.
전력 트랜지스터 다이의 실시예에 따라, 다이는 반도체 바디 내에 형성된 트랜지스터를 포함하고, 트랜지스터는 게이트 단자, 출력 단자 및 제 3 단자를 포함한다. 게이트 단자는 출력 단자와 제 3 단자 사이의 전도 채널을 제어한다. 전력 트랜지스터 다이는 반도체 바디 상에 배치되고 반도체 바디로부터 절연되는 구조화된 제 1 금속층을 포함한다. 구조화된 제 1 금속층은 트랜지스터의 출력 단자에 접속된다. 전력 트랜지스터 다이는 반도체 바디 상에 배치되고 반도체 바디로부터 절연되는 제 1 본드 패드를 또한 포함한다. 제 1 본드 패드는 전력 트랜지스터 다이의 출력 단자를 형성하고 구조화된 제 1 금속층에 용량성으로 결합되어서 트랜지스터의 출력 단자와 제 1 본드 패드 사이의 직렬 캐패시턴스를 형성한다.
전력 반도체 패키지의 실시예에 따라, 패키지는 전기 전도성인 베이스, 전기 절연 부재, 전기 절연 부재에 부착된 제 1 리드, 및 전력 트랜지스터 다이를 포함한다. 전력 트랜지스터 다이는 반도체 바디 내에 형성된 트랜지스터를 포함하고, 트랜지스터는 게이트 단자, 출력 단자 및 제 3 단자를 포함한다. 게이트 단자는 출력 단자와 제 3 단자 사이의 전도 채널을 제어한다. 전력 트랜지스터 다이는 반도체 바디 상에 배치되고 반도체 바디로부터 절연되는 구조화된 제 1 금속층을 더 포함한다. 구조화된 제 1 금속층은 트랜지스터의 출력 단자에 접속된다. 전력 트랜지스터 다이는 또한 반도체 바디 상에 배치되고 반도체 바디로부터 절연되는 제 1 본드 패드를 포함한다. 제 1 본드 패드는 전력 트랜지스터 다이의 출력 단자를 형성하고 구조화된 제 1 금속층에 용량성으로 결합되어서 트랜지스터의 출력 단자와 제 1 본드 패드 사이의 직렬 캐패시턴스를 형성한다. 패키지의 제 1 리드는 하나 이상의 제 1 전기 전도체에 의해 전력 트랜지스터 다이의 제 1 본드 패드에 접속된다.
당업자는 다음의 상세한 설명을 판독하고, 첨부한 도면을 참조할 시에 추가적인 피쳐 및 장점을 인식할 것이다.
도면의 요소들은 반드시 서로 상대적인 비율로 도시되지 않는다. 유사한 참조 부호는 대응하는 유사한 부분을 지정한다. 다양한 도시된 실시예의 피쳐들이 서로 배제되는 것이 아니라면 조합될 수 있다. 실시예들이 도면에서 도시되고 다음의 설명에서 구체화된다.
도 1은 다이의 출력 신호 경로에서 집적된 직렬 캐패시턴스를 갖는 전력 트랜지스터 다이와 직렬 캐패시턴스를 포함한 출력 매치 네트워크를 포함하는 증폭기 회로의 실시예의 회로도를 도시한다.
도 2는 다이의 출력 신호 경로에서 집적된 직렬 캐패시턴스를 갖는 전력 트랜지스터 다이의 실시예의 하향 평면도를 도시한다.
도 3(a) 및 도 3(b)를 포함하는 도 3은 실시예에 따라 다이의 출력 신호 경로에서 집적된 직렬 캐패시턴스를 갖는 전력 트랜지스터 다이의 상이한 영역의 단면도를 도시한다.
도 4(a) 및 도 4(b)를 포함하는 도 4는 다른 실시예에 따라 다이의 출력 신호 경로에서 집적된 직렬 캐패시턴스를 갖는 전력 트랜지스터 다이의 상이한 영역의 단면도를 도시한다.
도 5는 다이의 출력 신호 경로에서 집적된 직렬 캐패시턴스를 갖는 전력 트랜지스터 다이 및 직렬 캐패시턴스를 포함한 출력 매치 네트워크를 포함하는 전력 반도체 패키지의 실시예의 하향 평면도를 도시한다.
본원에서 설명된 실시예에 따라, 추가적인 직렬 컴포넌트를 추가하는 것 없이 기생 요소를 회피하는 반면, 직렬 캐패시턴스는 전력 트랜지스터 다이의 출력 신호 경로로 집적된다. 직렬 캐패시턴스는 출력 신호 경로를 위한 금속화와 출력 신호 경로를 위한 본드 패드 사이의 다이의 출력 신호 경로로 집적될 수 있고, 이들의 각각은 전력 트랜지스터 다이에 포함된다. 본원에서 사용되는 것으로서 '본드 패드'라는 용어는, 본드 와이어, 리본, 납땜 볼, 금속 클립 등과 같은 외부 전기 전도체가 다이로 외부 전기 접속의 포인트를 제공하기 위해 부착될 수 있는 반도체 다이에 포함되는 임의의 전기 전도성 구조를 포함한다.
도 1은 RF 트랜지스터 및 출력 매치 네트워크와 같은 전력 트랜지스터(TX)를 포함하는 증폭기 회로의 개략도를 도시한다. 트랜지스터는 반도체 바디(도 1의 개략도에서 도시되지 않음) 내에 형성되고 게이트 단자(100), 출력 단자(102) 및 제 3 단자(104)를 갖는다. 게이트 단자(100)는 출력 단자(102)와 제 3 단자(104) 사이의 전도 채널을 제어는 것으로서 반도체 트랜지스터 기술분야에서 잘 알려져 있다. MOSTET(metal oxide semiconductor field effect transistor) 또는 GaN MESFET(metal semiconductor field effect transistor) 또는 JFET(junction field effect transistor)와 같은 다른 타입의 FET의 경우에, 출력 단자(102)는 드레인 단자이고 제 3 단자(104)는 소스 단자이다. GaAs HBT(heterojunction bipolar transistor)와 같은, IGBT(insulated gate bipolar transistor) 또는 BJT(bipolar junction transistor)의 경우에, 출력 단자(102)는 콜렉터 단자이고 제 3 단자(104)는 에미터 단자이다.
각각의 경우에, 출력 매치 네트워크는 분권(shunt) 인덕터(106), 트랜지스터의 출력 단자(102)와 접지 사이에 접속되는 분권 캐패시터(108) 직렬 및 트랜지스터 출력(102)을 회로의 출력 단자(OUT)에 연결하는 유도성 브랜치(110)(예를 들어, 증폭기 회로를 포함하는 패키지의 에지에서)를 포함한다. 도 1에서 유도성 브랜치(110)는 유도성 및 저항성 요소(IND, RES)를 갖는 것으로서 도시되고 트랜지스터의 직렬 캐패시턴스(112)와 직렬로 접속된다. 회로의 DC 피드 단자(DC 바이어스)는 트랜지스터의 출력 단자(102)에 DC 바이어스를 제공하기 위해 다른 유도성 브랜치(114)에 의해 분권 인덕터(106)와 분권 캐패시터(108) 사이에 접속될 수 있다. 출력 매치 네트워크는 전력 트랜지스터의 출력 단자(102)와 회로의 출력 단자(OUT) 사이에 임피던스 매칭을 제공한다. 대응하는 입력 매치 네트워크는 도시의 용이함을 위해 도 1에서 도시되지 않았지만, 회로의 입력 단자(도시되지 않음)과 트랜지스터의 게이트 단자(100) 사이에 임피던스 매칭을 제공하기 위해 회로에 포함될 수 있다. 전력 트랜지스터의 게이트 단자(100)는 유사하게 회로의 입력 단자에 용량성으로 결합될 수 있다. 즉, 트랜지스터의 출력 단자(102)를 위한 본원에 개시된 동일한 타입의 직렬 캐패시턴스 구조는 또한 트랜지스터의 게이트 단자(100)를 회로의 입력에 용량성으로 결합하도록 게이트 단자(100)에서 사용될 수 있다.
입력 및 출력 매치 네트워크의 특정 구현에 상관없이, 출력 매치 네트워크의 직렬 캐패시턴스(112)는 동일한 반도체 다이(칩)에서 트랜지스터와 집적된다. 반도체 다이는 도 1에서 '트랜지스터 다이'로 라벨링된 파선 박스에 의해 표현된다.
도 2는 다이(200)의 출력 신호 경로에서 집적된 직렬 캐패시턴스를 포함하는 전력 트랜지스터 다이(200)의 실시예의 하향 평면도를 도시한다. 다이(200)의 집적된 직렬 캐패시턴스는 도 1에 도시된 출력 매치 네트워크의 직렬 캐패시턴스(112)를 형성할 수 있다. 도 2의 실시예에 따라, 전력 트랜지스터 다이(200)는 반도체 바디 내에 형성된 전력 트랜지스터, 예를 들어, GaN HEMT(high electron mobility transistor), Si LDMOS(lateral double diffused metal oxide semiconductor) 또는 VDMOS(vertical double diffused MOS), 바이폴라 트랜지스터 등과 같은 RF 트랜지스터를 포함한다. 트랜지스터는 게이트 단자, 출력 단자 및 제 3 단자를 갖는다. 출력 단자는 트랜지스터 타입에 따라, 본원에서 이전에 설명된 바와 같이 드레인 또는 콜렉터 단자가 될 수 있다. 제 3 단자는 다시 트랜지스터의 타입에 따라, 본원에서 또한 이전에 설명된 바와 같이 소스 또는 에미터 단자가 될 수 있다. 게이트 단자는 출력 단자와 제 3 단자 사이의 전도 채널을 제어하는 것으로서 반도체 트랜지스터 기술분야에서 잘 알려져 있다. 전도 채널은 반도체 바디에서 형성한다. 트랜지스터의 반도체 바디, 단자 및 전도 채널은 도 2에서 보이지 않는다.
전력 트랜지스터 다이(200)는 반도체 바디 상에 배치되고 유전체 재료(204)에 의해 반도체 바디로부터 절연되는 구조화된 제 1 금속층(202)을 더 포함한다. 구조화된 제 1 금속층(202)은 트랜지스터의 출력 단자에 접속된다. 도 2의 실시예에 따라, 구조화된 제 1 금속층(202)은 주요 베이스(208)로부터 외부로 연장하는 복수의 핑거(206)를 갖는다. 구조화된 제 1 금속층(202)의 핑거 유사 연장부(206)는 병렬로 연장하고 서로 간격을 두고 이격된다. 핑거 유사 연장부(206)의 각각과 트랜지스터의 기초 출력 단자(드레인/콜렉터) 사이의 접속의 개별적인 포인트는 예를 들어, 유전체 재료(204)를 통해 연장하는 전도성 비아(conductive vias)에 의해 구현될 수 있어서 기초 반도체 바디로부터 구조화된 제 1 금속층(202)을 분리한다. 이들 접속의 개별적인 포인트는 도 2에서 보이지 않고, 구조화된 제 1 금속층(202)과 트랜지스터의 출력 단자 사이의 전도 경로를 집합적으로 제공한다. 트랜지스터 다이(200)는 또한 반도체 바디 상에 배치되고 반도체 바디로부터 절연되는 게이트 본드 패드(210) 및 게이트 패드(210)에 접속되고 트랜지스터의 기초 게이트 단자에 접속하기 위한 핑거 유사 연장부(214)를 갖는 구조화된 제 2 금속층(212)을 포함한다. 구조화된 제 1 금속층(202)의 핑거 유사 연장부(206)는 구조화된 제 2 금속층(212)의 핑거 유사 연장부(214)와 서로 맞물린다.
전력 트랜지스터 다이(200)는 또한 반도체 바디 상에 배치되고 유전체 재료(204)에 의해 반도체 바디로부터 절연되는 출력(Cap) 본드 패드(216)를 포함한다. 출력 본드 패드는 전력 트랜지스터 다이(200)의 출력 단자를 형성하고 구조화된 제 1 금속층(202)에 용량성으로 결합되어서 트랜지스터의 출력 단자와 출력 본드 패드(216) 사이에 직렬 캐패시턴스를 형성한다. 이 집적된 직렬 캐패시턴스는 도 1에서 도시된 출력 매치 네트워크의 직렬 캐패시턴스를 형성한다. 직렬 캐패시턴스는 구조화된 제 1 금속층(202)과 출력 본드 패드(216) 사이의 전도성 비아와 같은 전기 전도체를 누락시킴으로써 구현된다. 다이(200)의 이 영역에서 이러한 전기 전도체를 누락시킴으로써, 트랜지스터의 출력 단자는 전도 경로 대신 직렬 캐패시턴스를 통해 출력 본드 패드(216)에 전기로 접속된다. 구조화된 제 1 금속층(202)과 출력 본드 패드(216) 사이의 중첩 영역은 전기 전도체가 누락되어 도 2에서 '직렬 CAP'으로 라벨링된 파선 박스로 도시된다.
전력 트랜지스터 다이(200)는 반도체 바디 상에 배치되고 유전체 재료(204)에 의해 반도체 바디로부터 절연되는 DC 본드 패드(218)를 더 포함할 수 있다. 도 2에서 도시된 것과 같이 DC 본드 패드는 출력 본드 패드(216)로부터 간격을 두고 이격되며 단일의, 연속적인 구조를 가질 수 있거나 세그먼트화될 수 있다. 둘 중 하나의 경우에, DC 본드 패드(218)는 전력 트랜지스터 다이(200)의 DC 바이어스 단자를 형성하고 전도성 비아와 같은 하나 이상의 전기 전도체에 의해 구현된 전도 경로를 통해 구조화된 제 1 금속층(202)에 접속되어서 기초의 구조화된 제 1 금속층(202)으로부터 DC 본드 패드(218)를 분리하는 유전체 재료(204)를 통해 연장한다. 예를 들어, 전기 전도체는 구조화된 제 1 금속층(202)의 기초 메인 베이스(208)에 DC 본드 패드(218)를 수직으로 접속시킬 수 있다. DC 본드 패드(218)와 구조화된 제 1 금속층(202) 사이의 전도 경로를 제공하는 전기 전도체는 도 2에서 보이지 않는다.
도 2는 또한 트랜지스터 다이(200)의 출력 본드 패드(216)와 회로 패키지의 출력 리드(222) 사이의 전기 접속(220), 및 트랜지스터 다이(200)의 DC 본드 패드(218)와 회로 패키지의 분권 캐패시터(226) 사이의 전기 접속을 도시한다. 이들 전기 접속(220, 224)은 트랜지스터 다이의 본드 패드로 접속시키기 위한 와이어 본드, 리본, 금속 클립 또는 임의의 다른 표준 기술을 사용하여 구현될 수 있고, 도 1에서 도시된 출력 매치 네트워크의 인덕턴스(106, 110, 114)에 대응한다.
도 3(a) 및 도 3(b)를 포함하는 도 3은, 실시예에 따라 다이(200)의 상이한 영역에서 도 1의 전력 트랜지스터 다이(200)의 각각의 단면도를 도시한다. 도 3(a)는 도 2에서 A-A로 라벨링된 영역에서 전력 트랜지스터 다이(200)의 단면도를 도시하고, 도 3(b)는 도 2에서 B-B로 라벨링된 영역에서 전력 트랜지스터 다이(200)의 단면도를 도시한다.
도 3에서 도시된 실시예에 따라, 출력 본드 패드(216) 및 DC 본드 패드(218)는 트랜지스터 다이(200)의 기초 반도체 바디(300) 위의 동일한 평면에 배치되고 DC 본드 패드(218)는 출력 본드 패드(216)와 상이한 부분의 기초 구조화된 제 1 금속층(202)과 중첩한다. DC 본드 패드(218)는 DC 본드 패드(218)와 구조화된 제 1 금속층(202) 사이의 중첩 영역에서 DC 본드 패드(218)와 구조화된 제 1 금속층(202) 사이에서 수직으로 연장하는 하나 이상의 전도성 비아(302)에 의해 기초의 구조화된 제 1 금속층(202)에 접속된다. 임의의 표준 트랜지스터 프로세싱 기술에 따라, 트랜지스터가 반도체 바디(300) 내에 형성된다.
더 자세하게, 도 3(a)에 도시된 바와 같이 DC 본드 패드(218)는 기초 반도체 바디(200) 상에 배치되고 유전체 재료(204)에 의해 기초 반도 체 바디(300)로부터 절연되는다. 유전체 재료(204)는 SiN, SiO2, 로우-k 유전체, 하이-k 유전체 등과 같이 반도체 프로세싱에서 사용되는 하나 이상의 표준 유전체 층을 포함할 수 있다. 도 2와 함께 본원에서 이전에 설명된 바와 같이 DC 본드 패드(218)는 출력 본드 패드(216)로부터 측면으로 간격을 두고 이격되어 전력 트랜지스터 다이(200)의 DC 바이어스 단자를 형성한다. DC 본드 패드(218)는 기초의 구조화된 제 1 금속층(202)의 부분과 중첩하고 하나 이상의 전도성 비아(302)에 의해 형성된 전도 경로에 의해 이 중첩 영역에서 구조화된 제 1 금속층(202)에 접속되어 매개 유전체 재료(204)를 통해 DC 본드 패드(218)와 기초의 구조화된 제 1 금속층(202) 사이에서 수직으로 연장한다.
도 3(b)에서 도시된 바와 같이 출력 본드 패드(216)는 DC 본드 패드(218)와 상이한 부분의 구조화된 제 1 금속층(202) 위에 배치되고 중첩된다. 출력 본드 패드(216)와 기초의 구조화된 제 1 금속층(202) 사이에 제공되는 전도 경로가 존재하지 않는다. 대신에, 출력 본드 패드(216)는, 출력 본드 패드(216)와 구조화된 제 1 금속층(202) 사이의 중첩 영역에서 출력 본드 패드(216)와 구조화된 제 1 금속층(202) 사이의 수직 갭(Gap)을 충진하는, 유전체 재료(204)의 부분에 의해 기초의 구조화된 제 1 금속층(202)에 용량성으로 결합된다. 결과적인 직렬 캐패시턴스(직렬 캡)은 캐패시터 심볼로 도 3(b)에서 개략적으로 표현된다. 직렬 캐패시턴스는 수직 갭을 충진하는 유전체 재료(204)의 재료 타입 및 두께, 및 출력 본드 패드(216)와 구조화된 제 1 금속층(202) 사이의 중첩의 양 및 크기의 함수이다. 이들 파라미터는 특정 애플리케이션에 대해 바람직한 것으로서 직렬 캐패시턴스를 튜닝하도록 선택될 수 있다.
도 4(a) 및 4(b)를 포함하는 도 4는 다른 실시예에 따라 다이의 상이한 영역에서 도 2의 전력 트랜지스터 다이(200)의 각각의 단면도를 도시한다. 도 4(a)는 도 2에서 A-A로 라벨링된 영역에서의 전력 트랜지스터 다이(200)의 단면도를 도시하고, 도 4(b)는 도 2에서 B-B로 라벨링된 영역에서의 전력 트랜지스터 다이(200)의 단면도를 도시한다.
도 4에 도시된 실시예에 따라, 출력 본드 패드(216)는 트랜지스터 다이(200)의 기초 반도체 바디(300) 위에 구조화된 제 1 금속층(202)과 동일한 평면에 배치되고 구조화된 제 1 금속층(202)으로부터 측면으로 간격을 두고 이격된다. 제 2 금속층(400)은 반도체 바디(300) 상에 배치되고 유전체 재료(204)에 의해 절연되며, 본원에서 이전에 설명된 바와 같이, SiN, SiO2, 로우-k 유전체, 고-k 유전체 등과 같은 반도체 프로세싱에서 사용되는 하나 이상의 표준 유전체층을 포함할 수 있다.
도 4(b)에 도시된 바와 같이 제 2 금속 층(400)은 구조화된 제 1 금속층(202) 아래에 부분적으로 그리고 출력 본드 패드(216) 아래에 부분적으로 배치되어서 구조화된 제 1 금속층(202)은 제 2 금속층(400)의 제 1 부분(402)과 중첩하고 출력 본드 패드(216)는 제 2 금속층(400)의 제 2 부분(404)과 중첩한다. 전도성 비아(406)는 전도 경로를 형성하여 구조화된 제 1 금속층(202)을 기초의 제 2 금속층(400)의 제 1 부분(402)에 접속시킨다.
출력 본드 패드(216)는, 출력 본드 패드(216)와 제 2 금속층(400) 사이의 중첩 영역에서 출력 본드 패드(216)와 제 2 금속층(400)의 제 2 부분(404) 사이의 수직 갭(Gap)을 충진하는 유전체 재료(204)의 부분에 의해 기초 제 2 금속층(400)에 용량성으로 결합된다. 도 3과 관련하여 본원에서 이전에 설명된 바와 같이 결과적인 직렬 캐패시턴스(직렬 캡)은 수직 갭을 충진하는 유전체 재료(204)의 재료 타입 및 두께, 및 출력 본드 패드(216)와 제 2 금속층(400) 사이의 중첩의 양 및 크기의 함수이다.
DC 본드 패드(218)는 반도체 바디 상에 배치되고 유전체 재료(204)에 의해 반도체 바디로부터 절연되며 출력 본드 패드(216)로부터 간격을 두고 이격된다. 본원에서 이전에 설명된 바와 같이 DC 본드 패드(218)는 전력 트랜지스터 다이(200)의 DC 바이어스 단자를 형성한다. 또한 도 4의 실시예에 따라, DC 본드 패드(218)는 구조화된 제 1 금속층(202) 및 출력 본드 패드(216)과 동일한 평면에 배치된다. 또한 이 실시예에 따라, 도 4(a)에서 도시된 바와 같이 DC 본드 패드(218) 및 구조화된 제 1 금속층(202)은 단일의, 연속적인 구조이다. 즉, DC 본드 패드(218)는 이 실시예에서 구조화된 제 1 금속층(202)의 구성 요소인, 필수적인 부분이다.
도 5는 구리 플랜지(a copper flange)와 같은 전기 전도성 베이스(502), 베이스(502)에 부착된 세라믹 윈도우와 같은 전기 절연 부재(504), 및 베이스(502)에 부착된 본원에서 이전에 설명된 종류의 전력 트랜지스터 다이(200)를 포함하는 전력 반도체 패키지(500)의 하향 단면도를 도시한다. 즉, 전력 트랜지스터 다이(200)는 반도체 바디 내에 형성된 트랜지스터를 포함하되, 트랜지스터는 게이트 단자, 출력(드레인/콜렉터) 단자, 및 제 3 단자(소스/에미터)를 포함하고, 게이트 단자는 출력 단자와 제 3 단자 사이의 전도 채널을 제어한다. 다이(200)는 반도체 바디 상에 배치되고 반도체 바디로부터 절연되는 구조화된 제 1 금속층을 더 포함하고, 구조화된 제 1 금속층은 트랜지스터의 출력 단자에 접속된다.
전력 트랜지스터 다이(200)는 또한 반도체 바디 상에 배치되고 반도체 바디로부터 절연되는 출력(O) 본드 패드(216)를 포함한다. 본원에서 이전에 설명된 바와 같이 출력 본드 패드(216)는 전력 트랜지스터 다이(200)의 출력 단자를 형성하고 다이(200)에 포함된 구조화된 제 1 금속 층에 용량성으로 결합되어서 트랜지스터의 출력 단자와 출력 본드 패드(216) 사이에 직렬 캐패시턴스를 형성한다. 도 5에서 도시된 바와 같이 출력 본드 패드(216)는 베이스(502)와 반대로 대면하고 단일의 연속 구조가 되거나 세그먼트화될 수 있다. 소스 본드 패드(보이지 않음)는 다이(200)의 대향 측면 상에 배치되고 트랜지스터의 제 3 (소스/에미터) 단자에 접속되고 전력 반도체 패키지(500)의 베이스(502)에 부착된다. 게이트(G) 본드 패드(210)는 출력 본드 패드(216)로서 다이(200)의 동일 측면 상에 배치되고 출력 본드 패드(216)로부터 간격을 두고 이격된다. 게이트 본드 패드(210)는 트랜지스터의 게이트 단자에 접속된다.
전력 반도체 패키지(500)는 전기 절연 부재(504)에 부착되고 하나 이상의 입력 전기 전도체(510)에 의해 입력 분권 캐패시터(Cin)(508)를 통해 트랜지스터 다이(200)의 게이트 패드(210)에 용량성으로 결합되는 입력 리드(506)를 더 포함한다. 입력 분권 캐패시터(508)는, 전력 트랜지스터 다이(200)로부터 간격을 두고 이격되며 베이스(502)와 떨어져 대면하는 제 1 단자(512)를 갖고 입력 전기 전도체(510)가 부착되며, 베이스(502)와 대면하여 베이스(502)에 부착되는 제 2 단자(보이지 않음)를 갖는다.
전력 반도체 패키지(500)는 또한 전기 절연 부재(504)에 부착되는 출력 리드(514) 및 하나 이상의 출력 전기 전도체(516)에 의해 트랜지스터 다이(200)의 출력 본드 패드(216)에 접속되는 출력 리드(514)를 포함한다. 예를 들어, 도 1에서 도시된 종류의, 출력 매치 네트워크의 출력 분권(Cout) 캐패시터(518)는 전력 트랜지스터 다이(200)로부터 간격을 두고 이격되고 베이스(502)와 떨어져 대면하는 제 1 단자(520)를 갖고, 베이스(502)와 대면하여 베이스(502)에 부착되는 제 2 단자(보이지 않음)를 갖는다. 이 실시예에 따라, 전력 트랜지스터 다이(200)는, 다이(200)의 반도체 바디 상에 배치되고 반도체 바디로부터 절연되며 다이(200)의 출력 본드 패드(216)로부터 간격을 두고 이격되는 DC 본드 패드(218)를 더 포함한다. 본원에서 이전에 설명된 바와 같이 DC 본드 패드(218)는 전력 트랜지스터 다이(200)의 DC 바이어스 단자를 형성하고 전도 경로를 통해 다이(200)의 구조화된 제 1 금속층에 접속된다. DC 본드 패드(218)는 또한 출력 분권 캐패시터(518)의 제 2 단자(520)에 접속되고 결국 하나 이상의 DC 바이어스 전기 전도체(524)에 의해 패키지(500)의 DC 바이어스 리드(522)에 접속된다. 패키지(500)의 출력 및 DC 바이어스 리드(514, 522)의 배열에 따라, 도 5에서 도시된 바와 같이 DC 본드 패드(218)는 패키지(500)의 베이스(502)와 반대로 대면하고 단일의 연속적인 구조가 될 수 있거나 세그먼트화될 수 있다. 이 구성에서 패키지(500)의 베이스(502)는 접지될 수 있거나 다른 전위에 묶일 수 있어서 입력 및 출력 분권 캐패시터(508, 518)의 제 2 단자(보이지 않음) 및 트랜지스터의 제 3(소스/에미터) 단자는 동일한 전위에 존재할 수 있다.
전력 트랜지스터 다이(200)는, 트랜지스터 다이(200)의 출력 패드(216)가 트랜지스터의 출력 단자와 다이(200)의 출력 본드 패드(216) 사이의 내부의(집적된) 직렬 캐패시턴스를 형성하도록 다이(200)의 구조화된 제 1 금속층에 용량성으로 결합되기만 하면, 예를 들어, 도 2 내지 도 4에 따라 본원에서 이전에 설명된 임의의 구조, 또는 다른 구조를 가질 수 있다. 이 (집적된) 직렬 캐패시턴스(도 3 및 도 4에서 직렬 캡)는 도 5에서 도시된 전력 반도체 패키지(500)의 출력 매치 네트워크의 분권 캐패시턴스를 형성한다.
"제 1", 제 2"와 같은 용어 및 유사한 것은 다양한 요소, 영역, 섹션 등을 설명하기 위해 사용되고 제한하는 것으로 의도되지 않는다. 명세서 전반에서 유사한 용어는 유사한 요소를 지칭한다.
본원에서 사용된 바와 같이, "갖는", "수용하는", "수반하는", "포함하는" 과 같은 용어 및 유사한 것은 언급된 요소 또는 피쳐의 존재를 나타내는 연장가능한 용어이지만, 추가적인 요소 또는 피쳐를 배제하지는 않는다. "한", "하나", 및 "상기"와 같은 관사는, 콘텍스트가 달리 명료하게 나타내지 않는다면, 단수뿐만 아니라 복수를 포함하도록 의도된다.
본원에서 설명된 다양한 실시예의 피쳐는, 달리 특별하게 언급되지 않는다면, 서로 조합될 수 있음이 이해될 것이다.
본원에서 특정 실시예가 도시되고 설명되었지만, 다양한 대안 및/또는 동등한 구현이 본원의 범위로부터 벗어남이 없이 도시되고 설명된 특정 실시예에 대해 대체될 수 있음이 당업자에 의해 이해될 것이다. 본 명세서는 본원에서 논의된 특정 실시예의 임의의 조정 또는 변형을 커버하도록 의도된다. 따라서, 본 발명은 청구항 및 이와 동등한 것에 의해서만 제한되도록 의도된다.

Claims (18)

  1. 전력 트랜지스터 다이로서,
    반도체 바디 내에 형성된 트랜지스터―상기 트랜지스터는 게이트 단자, 제 1 출력 단자 및 제 3 단자를 포함하고, 상기 게이트 단자는 상기 트랜지스터의 상기 제 1 출력 단자와 상기 제 3 단자 사이의 전도 채널을 제어함―와,
    상기 반도체 바디 상에 배치되고 유전체 재료에 의해서 상기 반도체 바디로부터 분리되는 구조화된(structured) 제 1 금속층―상기 구조화된 제 1 금속층은 상기 트랜지스터의 상기 제 1 출력 단자에 접속되고, 상기 구조화된 제 1 금속층은 주요 베이스로부터 외부로 연장하는 복수의 핑거를 가짐―과,
    상기 반도체 바디 상에 배치되고, 상기 유전체 재료에 의해서 상기 반도체 바디로부터 분리되는 제 1 본드 패드―상기 제 1 본드 패드는 상기 전력 트랜지스터 다이의 제 2 출력 단자를 형성하고, 상기 트랜지스터로부터 전기적으로 격리되며, 상기 구조화된 제 1 금속층에 상기 유전체 재료를 통해서만 용량성으로(capacitively) 결합되어 상기 트랜지스터의 상기 제 1 출력 단자와 상기 제 1 본드 패드 사이에서 직렬 캐패시턴스를 형성함―를 포함하는
    전력 트랜지스터 다이.
  2. 제 1 항에 있어서,
    상기 제 1 본드 패드는,
    상기 구조화된 제 1 금속층의 부분 위에 배치되어 중첩되며, 상기 제 1 본드 패드와 상기 구조화된 제 1 금속층 사이의 중첩 영역에서 상기 제 1 본드 패드와 상기 구조화된 제 1 금속층 사이의 갭을 충진하는 상기 유전체 재료의 일부에 의해 상기 구조화된 제 1 금속층에 용량성으로 결합되는
    전력 트랜지스터 다이.
  3. 제 2 항에 있어서,
    상기 반도체 바디 상에 배치되고 상기 반도체 바디로부터 절연되며 상기 제 1 본드 패드로부터 간격을 두고 이격되는 제 2 본드 패드를 더 포함하되,
    상기 제 2 본드 패드는 상기 제 1 본드 패드로부터 전기적으로 격리되며, 상기 전력 트랜지스터 다이의 DC 바이어스 단자를 형성하고 전도 경로를 통해 상기 구조화된 제 1 금속층에 접속되는
    전력 트랜지스터 다이.
  4. 제 3 항에 있어서,
    상기 제 1 본드 패드와 상기 제 2 본드 패드는 동일한 평면에 배치되고,
    상기 제 2 본드 패드는,
    상기 제 1 본드 패드와 상이한 부분의 상기 구조화된 제 1 금속층과 중첩하며, 상기 제 2 본드 패드와 상기 구조화된 제 1 금속층 사이의 중첩 영역에서 상기 제 2 본드 패드와 상기 구조화된 제 1 금속층 사이에서 연장하는 복수의 전도성 비아(conductive vias)에 의해 상기 구조화된 제 1 금속층에 접속되는
    전력 트랜지스터 다이.
  5. 제 1 항에 있어서,
    상기 제 1 본드 패드는 상기 구조화된 제 1 금속층과 동일한 평면에 배치되고 상기 구조화된 제 1 금속층으로부터 간격을 두고 이격되며,
    상기 전력 트랜지스터 다이는,
    상기 반도체 바디 상에 배치되고 상기 유전체 재료에 의해서 상기 반도체 바디로부터 분리되는 제 2 금속층―상기 제 2 금속층은 상기 구조화된 제 1 금속층 아래에 부분적으로 그리고 상기 제 1 본드 패드 아래에 부분적으로 배치되어서 상기 구조화된 제 1 금속층은 상기 제 2 금속층의 제 1 부분과 중첩하고 상기 제 1 본드 패드는 상기 제 2 금속층의 제 2 부분과 중첩함―과,
    상기 제 2 금속층의 제 1 부분에 상기 구조화된 제 1 금속층을 접속시키는 복수의 전도성 비아를 포함하되,
    상기 제 1 본드 패드는, 상기 제 1 본드 패드와 상기 제 2 금속층 사이의 중첩 영역에서 상기 제 1 본드 패드와 상기 제 2 금속층의 제 2 부분 사이의 갭을 충진하는 상기 유전체 재료의 일부에 의해 상기 제 2 금속층에 용량성으로 결합되는
    전력 트랜지스터 다이.
  6. 제 5 항에 있어서,
    상기 반도체 바디 상에 배치되고 상기 유전체 재료에 의해서 상기 반도체 바디로부터 분리되며 상기 제 1 본드 패드로부터 전기적으로 격리되는 제 2 본드 패드를 더 포함하되,
    상기 제 2 본드 패드는 상기 전력 트랜지스터 다이의 DC 바이어스 단자를 형성하고 전도 경로를 통해 상기 구조화된 제 1 금속층에 접속되는
    전력 트랜지스터 다이.
  7. 제 6 항에 있어서,
    상기 제 2 본드 패드와 상기 구조화된 제 1 금속층은,
    동일한 평면에 존재하고, 단일의 연속적인 구조인
    전력 트랜지스터 다이.
  8. 제 1 항에 있어서,
    상기 반도체 바디 상에 배치되고 상기 유전체 재료에 의해서 상기 반도체 바디로부터 분리되며 상기 제 1 본드 패드로부터 전기적으로 격리되는 제 2 본드 패드를 더 포함하되,
    상기 제 2 본드 패드는 상기 전력 트랜지스터 다이의 DC 바이어스 단자를 형성하고 전도 경로를 통해 상기 구조화된 제 1 금속층에 접속되는
    전력 트랜지스터 다이.
  9. 제 1 항에 있어서,
    상기 트랜지스터는 RF 트랜지스터인
    전력 트랜지스터 다이.
  10. 전력 반도체 패키지로서,
    전기 전도성 베이스(an electrically conductive base)와,
    상기 베이스에 부착된 전기 절연 부재(an electrically insulating member)와,
    상기 베이스에 부착된 전력 트랜지스터 다이와,
    상기 전기 절연 부재에 부착되고 하나 이상의 제 1 전기 전도체에 의해 상기 전력 트랜지스터 다이의 제 1 본드 패드에 접속되는 제 1 리드를 포함하되,
    상기 전력 트랜지스터 다이는,
    반도체 바디 내에 형성된 트랜지스터―상기 트랜지스터는 게이트 단자, 제 1 출력 단자 및 제 3 단자를 포함하고, 상기 게이트 단자는 상기 트랜지스터의 상기 제 1 출력 단자와 상기 제 3 단자 사이의 전도 채널을 제어함―와,
    상기 반도체 바디 상에 배치되고 유전체 재료에 의해서 상기 반도체 바디로부터 분리되는 구조화된 제 1 금속층―상기 구조화된 제 1 금속층은 상기 트랜지스터의 상기 제 1 출력 단자에 접속되고, 상기 구조화된 제 1 금속층은 주요 베이스로부터 외부로 연장하는 복수의 핑거를 가짐―과,
    상기 반도체 바디 상에 배치되고 상기 유전체 재료에 의해서 상기 반도체 바디로부터 분리되며 상기 베이스와 떨어져 대면하는 상기 제 1 본드 패드―상기 제 1 본드 패드는 상기 전력 트랜지스터 다이의 제 2 출력 단자를 형성하고, 상기 트랜지스터로부터 전기적으로 격리되며, 상기 유전체 재료에 의해서만 상기 구조화된 제 1 금속층에 용량성으로 결합되어 상기 트랜지스터의 상기 제 1 출력 단자와 상기 제 1 본드 패드 사이에서 직렬 캐패시턴스를 형성함―를 포함하는
    전력 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 제 1 본드 패드는,
    상기 구조화된 제 1 금속층의 부분 위에 배치되어 중첩되며, 상기 제 1 본드 패드와 상기 구조화된 제 1 금속층 사이의 중첩 영역에서 상기 제 1 본드 패드와 상기 구조화된 제 1 금속층 사이의 갭을 충진하는 상기 유전체 재료의 일부에 의해 상기 구조화된 제 1 금속층에 용량성으로 결합되는
    전력 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 전력 트랜지스터 다이로부터 간격을 두고 이격되며, 상기 베이스와 떨어져 대면하는 제 1 단자와 상기 베이스에 대면하여 접속되는 제 2 단자를 갖는 캐패시터를 더 포함하되,
    상기 전력 트랜지스터 다이는, 상기 반도체 바디 상에 배치되고 상기 유전체 재료에 의해서 상기 반도체 바디로부터 분리되며 상기 제 1 본드 패드로부터 전기적으로 격리되는 제 2 본드 패드를 더 포함하고,
    상기 제 2 본드 패드는 상기 전력 트랜지스터 다이의 DC 바이어스 단자를 형성하고 전도 경로를 통해 상기 구조화된 제 1 금속층에 접속되며, 하나 이상의 제 2 전기 전도체에 의해 상기 캐패시터의 상기 제 2 단자에 접속되는
    전력 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 제 1 본드 패드와 상기 제 2 본드 패드는 동일한 평면에 배치되고,
    상기 제 2 본드 패드는,
    상기 제 1 본드 패드와 상이한 부분의 상기 구조화된 제 1 금속층과 중첩하며, 상기 제 2 본드 패드와 상기 구조화된 제 1 금속층 사이의 중첩 영역에서 상기 제 2 본드 패드와 상기 구조화된 제 1 금속층 사이에서 연장하는 복수의 전도성 비아에 의해 상기 구조화된 제 1 금속층에 접속되는
    전력 반도체 패키지.
  14. 제 10 항에 있어서,
    상기 제 1 본드 패드는 상기 구조화된 제 1 금속층과 동일한 평면에 배치되고 상기 구조화된 제 1 금속층으로부터 간격을 두고 이격되며,
    상기 전력 트랜지스터 다이는,
    상기 반도체 바디 상에 배치되고 상기 유전체 재료에 의해서 상기 반도체 바디로부터 분리되는 제 2 금속층―상기 제 2 금속층은 상기 구조화된 제 1 금속층 아래에 부분적으로 그리고 상기 제 1 본드 패드 아래에 부분적으로 배치되어서 상기 구조화된 제 1 금속층은 상기 제 2 금속층의 제 1 부분과 중첩하고 상기 제 1 본드 패드는 상기 제 2 금속층의 제 2 부분과 중첩함―과,
    상기 제 2 금속층의 제 1 부분에 상기 구조화된 제 1 금속층을 접속시키는 복수의 전도성 비아를 더 포함하되,
    상기 제 1 본드 패드는, 상기 제 1 본드 패드와 상기 제 2 금속층 사이의 중첩 영역에서 상기 제 1 본드 패드와 상기 제 2 금속층의 제 2 부분 사이의 갭을 충진하는 상기 유전체 재료의 일부에 의해 상기 제 2 금속층에 용량성으로 결합되는
    전력 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 전력 트랜지스터 다이로부터 간격을 두고 이격되며, 상기 베이스와 떨어져 대면하는 제 1 단자와 상기 베이스에 대면하여 접속되는 제 2 단자를 갖는 캐패시터를 더 포함하되,
    상기 전력 트랜지스터 다이는, 상기 반도체 바디 상에 배치되고 상기 유전체 재료에 의해서 상기 반도체 바디로부터 분리되며 상기 제 1 본드 패드로부터 전기적으로 격리되는 제 2 본드 패드를 더 포함하고,
    상기 제 2 본드 패드는 상기 전력 트랜지스터 다이의 DC 바이어스 단자를 형성하고 전도 경로를 통해 상기 구조화된 제 1 금속층에 접속되며, 하나 이상의 제 2 전기 전도체에 의해 상기 캐패시터의 상기 제 2 단자에 접속되는
    전력 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제 2 본드 패드와 상기 구조화된 제 1 금속층은,
    동일한 평면에 존재하고, 단일의 연속적인 구조인
    전력 반도체 패키지.
  17. 제 10 항에 있어서,
    상기 전력 트랜지스터 다이로부터 간격을 두고 이격되며, 상기 베이스와 떨어져 대면하는 제 1 단자와 상기 베이스에 대면하여 접속되는 제 2 단자를 갖는 캐패시터를 더 포함하되,
    상기 전력 트랜지스터 다이는 상기 반도체 바디 상에 배치되고 상기 유전체 재료에 의해서 상기 반도체 바디로부터 분리되며 상기 제 1 본드 패드로부터 전기적으로 격리되는 제 2 본드 패드를 더 포함하고,
    상기 제 2 본드 패드는 상기 전력 트랜지스터 다이의 DC 바이어스 단자를 형성하고 전도 경로를 통해 상기 구조화된 제 1 금속층에 접속되며, 하나 이상의 제 2 전기 전도체에 의해 상기 캐패시터의 상기 제 2 단자에 접속되는
    전력 반도체 패키지.
  18. 제 10 항에 있어서,
    상기 트랜지스터는 RF 트랜지스터인
    전력 반도체 패키지.
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