KR20240005063A - 소스 접속된 필드 플레이트를 갖는 전계 효과 트랜지스터 - Google Patents

소스 접속된 필드 플레이트를 갖는 전계 효과 트랜지스터 Download PDF

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Abstract

트랜지스터 디바이스는 반도체층, 반도체층 상의 소스 및 드레인 컨택트들, 반도체층 상의 소스 및 드레인 컨택트들 사이의 게이트 컨택트, 및 반도체층 위의 게이트 컨택트와 드레인 컨택트 사이의 필드 플레이트를 포함한다. 트랜지스터 디바이스는 트랜지스터 디바이스의 활성 영역 밖에 있는, 필드 플레이트와 소스 컨택트 사이의 제1 전기 접속, 및 필드 플레이트와 소스 컨택트 사이의 제2 전기 접속을 포함한다.

Description

소스 접속된 필드 플레이트를 갖는 전계 효과 트랜지스터
관련 출원들에 대한 상호 참조
본 출원은 "FIELD EFFECT TRANSISTOR WITH AT LEAST PARTIALLY RECESSED FIELD PLATE"라는 명칭으로 2020년 10월 27일자로 출원된 미국 출원 제17/081,476호의 일부 계속 출원인, 2021년 5월 20일자로 출원된 미국 출원 제17/325,666호의 우선권을 주장하며, 그 개시내용 전체가 본 명세서에 참조로 포함된다.
본 개시내용은 트랜지스터 구조체들에 관한 것으로서, 특히 필드 플레이트들(field plates)을 포함하는 전계 효과 트랜지스터들에 관한 것이다.
실리콘(silicon)(Si) 및 갈륨 비소(gallium arsenide)(GaAs)와 같은 좁은 밴드갭 반도체 재료들(narrow bandgap semiconductor materials)은 저전력, 및 Si의 경우에는 저주파수 응용들을 위한 반도체 디바이스들에서 널리 이용된다. 그러나, 이러한 반도체 재료들은, 예를 들어, 그들의 비교적 작은 밴드갭들(실온에서 Si에 대해 1.12 eV 및 GaAs에 대해 1.42) 및 비교적 작은 브레이크다운 전압들(breakdown voltages)로 인해, 고전력 및/또는 고주파수 응용들에 적합하지 않을 수 있다.
고전력, 고온 및/또는 고주파수 응용들 및 디바이스들에 대한 관심은 실리콘 카바이드(silicon carbide)(실온에서 4H-SiC에 대해 3.2 eV) 및 III족 질화물들(예를 들어, 실온에서 GaN에 대해 3.36 eV)과 같은 넓은 밴드갭 반도체 재료들에 집중하였다. 이러한 재료들은 GaAs 및 Si보다 더 높은 전기장 브레이크다운 강도들(electric field breakdown strengths) 및 더 높은 전자 포화 속도들(electron saturation velocities)을 가질 수 있다.
고전력 및/또는 고주파수 응용들에 특히 관심 있는 디바이스는 변조 도핑된 전계 효과 트랜지스터(modulation doped field effect transistor)(MODFET)로도 알려진 높은 전자 이동도 트랜지스터(High Electron Mobility Transistor)(HEMT)이다. HEMT 디바이스에서, 2차원 전자 가스(two-dimensional electron gas)(2DEG)는 상이한 밴드갭 에너지들을 갖는 2개의 반도체 재료들의 이종 접합(heterojunction)에 형성될 수 있으며, 여기서, 더 작은 밴드갭 재료는 더 넓은 밴드갭 재료보다 높은 전자 친화도(electron affinity)를 갖는다. 2DEG는 도핑되지 않은 더 작은 밴드갭 재료 내의 축적층이고, 예를 들어, 1013 캐리어/cm2를 초과하는 비교적 높은 시트 전자 농도(sheet electron concentration)를 포함할 수 있다. 추가적으로, 더 넓은 밴드갭 반도체에서 유래하는 전자들은 2DEG로 이동할 수 있어, 감소된 이온화된 불순물 산란으로 인해 비교적 높은 전자 이동도를 허용한다. 비교적 높은 캐리어 농도 및 캐리어 이동도의 이러한 조합은 HEMT에 비교적 큰 트랜스컨덕턴스(transconductance)를 제공할 수 있으며, 고주파수 응용들을 위한 금속 반도체 전계 효과 트랜지스터(metal-semiconductor field effect transistor)(MESFET)들에 비해 성능 이점을 제공할 수 있다.
갈륨 질화물/알루미늄 갈륨 질화물(GaN/AlGaN) 재료 시스템에서 제조된 HEMT들은 비교적 높은 브레이크다운 필드들, 비교적 넓은 밴드갭들, 비교적 큰 전도 대역 오프셋(conduction band offset), 및/또는 비교적 높은 포화 전자 드리프트 속도(saturated electron drift velocity)와 같은 재료 특성들의 조합으로 인해 많은 양의 RF 전력을 생성할 수 있다. 2DEG에서의 전자들의 대부분은 AlGaN에서의 분극(polarization)에 기인할 수 있다.
필드 플레이트들은 마이크로파 주파수들에서 GaN-기반 HEMT들의 성능을 향상시키기 위해 이용되었고, 필드 플레이트들이 없는 디바이스들에 비해 성능 개선을 나타내었다. 많은 필드 플레이트 접근법들은 채널의 드레인 측의 최상부 상에 필드 플레이트를 갖는 트랜지스터의 소스에 접속된 필드 플레이트를 수반하였다. 이것은 트랜지스터의 게이트-드레인 측(gate-to-drain side) 상의 전계의 감소를 초래할 수 있고, 이에 의해 브레이크다운 전압을 증가시키고 고-필드 트래핑 효과(high-field trapping effect)를 감소시킨다. 그러나, 게이트-드레인 필드 플레이트들을 갖는 일부 트랜지스터들은, 특히, 게이트의 소스 측 상의 전계가 중요해지는 클래스 C(또는 더 높은 클래스) 동작에서, 비교적 열악한 신뢰도 성능을 나타낼 수 있다.
도 1은, 예를 들어, GaN-기반 HEMT 디바이스일 수 있는, 전계 효과 트랜지스터 디바이스(10)의 금속화부(metallization)의 일부 부분들의 평면도이다. 도 2a는 도 1의 라인 A-A를 따라 취해진 트랜지스터 디바이스(10)의 일부의 단면이고, 도 2b는 도 1의 라인 B-B를 따라 취해진 트랜지스터 디바이스(10)의 일부의 단면이다.
도 1을 참조하면, 트랜지스터 디바이스(10)의 금속 부분들은 소스 과금속화부(source overmetallization)(42) 및 드레인 과금속화부(drain overmetallization)(44)를 포함한다. 게이트(또는 게이트)(26)가 소스 과금속화부(42)와 드레인 과금속화부(44) 사이에 있다. 필드 플레이트(40)가 게이트(26)와 드레인 과금속화부(44) 사이에 있다. 필드 플레이트(40)는 게이트(26)와 부분적으로 중첩된다. 필드 플레이트(40)는 소스 과금속화부(42)와 접촉하기 위해 게이트(26) 위에서 교차하는 복수의 금속 스트랩들(metal straps)(25)에 의해 소스 컨택트(source contact)(22)에 접속된다.
도 1, 도 2a 및 도 2b를 참조하면, 실리콘 카바이드 기판(12) 상에 GaN 채널층(16)이 형성되고, 채널층(16) 상에 AlGaN 장벽층(18)이 형성된다. 2차원 전자 가스(2DEG)(20)가 장벽층(18)에 인접한 채널층(16)에서 발생한다. 소스 컨택트(22) 및 드레인 컨택트(24)가 채널층(16) 상에 형성된다. 2DEG(20)의 전도율은 소스 컨택트(22)와 드레인 컨택트(24) 사이의 장벽층(18) 상에 형성되는 게이트(26)에 전압을 인가함으로써 변조된다. 도 2a 및 도 2b에 도시된 바와 같이, 게이트(26)는 게이트(26)가 표면 유전체층(25)을 통해 연장되는 비교적 좁은 컨택트 영역에서 장벽층(18)과 접촉하는 버섯(mushroom) 또는 T-탑(top) 구성을 가질 수 있다.
트랜지스터 디바이스(10)는 소스 컨택트(22)에 접속되는 필드 플레이트(40)를 포함한다. 필드 플레이트(40)는 층간 유전체층(21)에 의해 게이트(26)로부터 이격되고, 층간 유전체층(21) 및 표면 유전체층(25)에 의해 장벽층(18)으로부터 이격된다. 필드 플레이트(40)는 게이트(26) 위로 그리고 드레인(24)을 향해 측방향으로 연장한다.
위에서 언급된 바와 같이, 필드 플레이트(40)는 소스 컨택트(22)에 접촉하는 소스 과금속화부(42)와 접촉하기 위해 게이트(26) 위에서 교차하는 복수의 스트랩들(35)에 의해 소스 컨택트(22)에 접속된다. 필드 플레이트(40)를 소스 컨택트(22)에 접속하는 것은 게이트-드레인 커패시턴스(Cgd)의 감소를 제공할 수 있고, 이는 결과적으로 디바이스의 이득을 향상시킬 수 있다. 게이트-드레인 커패시턴스 Cgd를 감소시키는 것에 부가하여, 필드 플레이트(40)의 존재는 디바이스의 선형성을 개선하고/하거나 커패시턴스의 드레인 바이어스 의존성을 감소시킬 수 있다. 그러나, 필드 플레이트(40)를 소스 과금속화부(42)에 접속하기 위한 다수의 스트랩(35)의 이용은 디바이스의 게이트-드레인 커패시턴스 Cgd 및/또는 드레인-소스 커패시턴스 Cds를 바람직하지 않게 증가시킬 수 있다.
트랜지스터 디바이스는 반도체층, 반도체층 상의 소스 및 드레인 컨택트들, 반도체층 상의 소스 및 드레인 컨택트들 사이의 게이트 컨택트, 및 반도체층 위의 게이트 컨택트와 드레인 컨택트 사이의 필드 플레이트를 포함한다. 트랜지스터 디바이스는 트랜지스터 디바이스의 활성 영역 밖에 있는, 필드 플레이트와 소스 컨택트 사이의 제1 전기 접속(electrical connection), 및 필드 플레이트와 소스 컨택트 사이의 제2 전기 접속을 포함한다. 필드 플레이트와 소스 컨택트 사이의 제1 전기 접속은 게이트 컨택트 위에서 교차하지 않는다.
트랜지스터 디바이스는 소스 컨택트와 전기적으로 접촉하는 소스 금속화부를 포함할 수 있고, 제1 전기 접속은 소스 금속화부와 접촉하기 위해 루프에서 디바이스의 활성 영역 밖으로 연장되는 필드 플레이트 연장부(field plate extension)를 포함할 수 있다.
일부 실시예들에서, 트랜지스터 디바이스는 소스 컨택트와 전기적으로 접촉하는 소스 금속화부를 포함하고, 제2 전기 접속은 필드 플레이트로부터 게이트 위에서 소스 금속화부까지 연장되는 스트랩을 포함한다.
일부 실시예들에서, 제2 전기 접속은 제1 전기 접속에 대향하는 게이트의 단부로부터 0 내지 500 미크론에 위치될 수 있다. 제2 전기 접속은 제1 전기 접속에 대향하는 게이트의 단부로부터 10 내지 50 미크론에 위치될 수 있고, 일부 실시예들에서, 제2 전기 접속은 제1 전기 접속에 대향하는 게이트의 단부로부터 약 20 미크론에 위치될 수 있다.
제2 전기 접속은 디바이스의 활성 영역 밖에 형성될 수 있고, 게이트 위에서 교차하지 않을 수 있다.
일부 실시예들에서, 트랜지스터 디바이스는 소스 컨택트와 전기적으로 접촉하는 소스 금속화부를 포함할 수 있고, 제2 접속은 소스 금속화부와 접촉하기 위해 루프에서 디바이스의 활성 영역 밖으로 연장되는 필드 플레이트 연장부를 포함할 수 있다. 제1 전기 접속 및 제2 전기 접속은 소스 금속화 프로세스의 일부로서 형성될 수 있다.
일부 실시예들에서, 필드 플레이트와 소스 컨택트 사이의 제2 전기 접속은 필드 플레이트로부터 게이트 위에서 트랜지스터 디바이스의 활성 영역 내의 소스 금속화부까지 연장되는 복수의 스트랩을 포함한다.
일부 실시예들에서, 필드 플레이트는 제1 필드 플레이트를 포함하고, 트랜지스터 디바이스는 반도체층 위의 게이트 컨택트와 드레인 컨택트 사이의 제2 필드 플레이트, 제2 필드 플레이트와 소스 컨택트 사이의 제3 전기 접속 - 제3 전기 접속은 트랜지스터 디바이스의 활성 영역 밖에 있음 -, 및 제2 필드 플레이트와 소스 컨택트 사이의 제4 전기 접속을 더 포함한다.
일부 실시예들에서, 제2 필드 플레이트와 소스 컨택트 사이의 제3 전기 접속은 게이트 컨택트 위에서 교차하지 않는다. 예를 들어, 트랜지스터 디바이스는 소스 컨택트와 전기적으로 접촉하는 소스 금속화부를 포함할 수 있고, 제3 전기 접속은 소스 금속화부와 접촉하기 위해 루프에서 디바이스의 활성 영역 밖으로 연장되는 필드 플레이트 연장부를 포함할 수 있다.
일부 실시예들에서, 트랜지스터 디바이스는 소스 컨택트와 전기적으로 접촉하는 소스 금속화부를 포함하고, 제4 전기 접속은 제2 필드 플레이트로부터 게이트 위에서 소스 금속화부까지 연장되는 스트랩을 포함한다.
일부 실시예들에 따른 트랜지스터 디바이스를 형성하는 방법은 반도체층을 제공하는 단계, 반도체층 상에 소스 및 드레인 컨택트들을 형성하는 단계, 반도체층 상의 소스 및 드레인 컨택트들 사이에 게이트 컨택트를 형성하는 단계, 반도체층 위의 게이트 컨택트와 드레인 컨택트 사이에 필드 플레이트를 형성하는 단계, 필드 플레이트와 소스 컨택트 사이에 제1 전기 접속을 형성하는 단계 - 제1 전기 접속은 트랜지스터 디바이스의 활성 영역 밖에 있음 -, 및 필드 플레이트와 소스 컨택트 사이에 제2 전기 접속을 형성하는 단계를 포함한다.
일부 실시예들에 따른 트랜지스터 디바이스는 반도체층, 반도체층 상의 소스 및 드레인 컨택트들, 반도체층 상의 소스 및 드레인 컨택트들 사이의 게이트 컨택트, 및 반도체층 위의 게이트 컨택트와 드레인 컨택트 사이의 필드 플레이트를 포함한다. 트랜지스터 디바이스는 트랜지스터 디바이스의 활성 영역 밖에 있는, 필드 플레이트와 소스 컨택트 사이의 제1 전기 접속, 및 디바이스의 활성 영역 내에 있는, 필드 플레이트와 소스 컨택트 사이의 제2 전기 접속을 포함한다.
도 1은 종래의 고 전자 이동도 트랜지스터 디바이스(high electron mobility transistor device)의 금속화 패턴의 개략적인 평면도이다.
도 2a 및 도 2b는 도 1에 도시된 트랜지스터 디바이스의 개략적인 단면도들이다.
도 3a, 도 3b 및 도 3c는 일부 실시예들에 따른, 트랜지스터 디바이스의 금속화 패턴들의 개략적인 평면도들이다.
도 4a 및 도 4b는 도 3a의 트랜지스터 디바이스의 개략적인 단면도들이다.
도 5a는 추가의 실시예들에 따른 트랜지스터 디바이스의 개략적인 단면도이다.
도 5b, 도 5c, 도 5d 및 도 5e는 다양한 실시예들에 따른, 도 5a의 트랜지스터 디바이스의 개략적인 평면도들이다.
도 5f, 도 5g 및 도 5h는 추가의 실시예들에 따른 트랜지스터 디바이스들의 개략적인 단면도들이다.
도 6a 내지 도 6h는 일부 실시예들에 따른, 필드 플레이트를 포함하는 트랜지스터 디바이스를 제조하기 위한 동작들을 도시하는 개략적인 단면도들이다.
도 7 및 도 8은 필드 플레이트와 소스 사이의 활성 영역 밖에 루프 접속을 갖고, 제2 (스트랩) 접속이 있는 및 없는 디바이스들에 대한 시뮬레이션된 S21 및 S12 파라미터들을 도시한다.
도 9는 일부 실시예들에 따른, 트랜지스터 디바이스를 형성하는 동작들을 도시하는 블록도이다.
도 10a 내지 도 10c는 실시예들에 따른, 트랜지스터 디바이스들을 포함하는 RF 트랜지스터 증폭기들이 이용될 수 있는 다중-증폭기 회로들의 개략적인 블록도들이다.
도 11은 일부 실시예들에 따른, 모놀리식 마이크로파 집적 회로 RF 트랜지스터 증폭기의 개략적인 평면도이다.
도 12a 및 도 12b는 일부 실시예들에 따른, RF 트랜지스터 디바이스가 RF 트랜지스터 증폭기들을 제공하도록 패키징될 수 있는 2가지 예시적인 방식을 도시하는 개략적인 단면도들이다.
이제, 본 발명의 개념들의 실시예들이 첨부 도면들과 관련하여 설명될 것이다. 본 명세서에 설명된 일부 실시예들은, 자기 정렬된(self-aligned) 게이트인 필드 플레이트를 포함하는 트랜지스터 디바이스를 제공하고, 일부 실시예들에서는, 필드 플레이트가 수직 방향으로 게이트와 중첩하지 않도록 게이트로부터 측방향으로 이격된다. 일부 실시예들에서, 필드 플레이트는 함몰부 영역(recess region)에서 장벽층을 향해 함몰된다. 또 다른 실시예들에서, 필드 플레이트는 디바이스의 게이트 위에서 교차하지 않는 접속에 의해 디바이스의 활성 영역 밖에서 소스에 접속될 수 있다.
또한, 서수 용어들 제1, 제2, 제3 등이 다양한 요소들을 기술하기 위해 본 명세서에서 이용될 수 있지만, 이들 요소들이 이들 용어들에 의해 제한되지 않아야 한다는 것이 이해된다. 이러한 용어들은 하나의 요소를 다른 요소와 구별하기 위해서만 이용된다. 예를 들어, 본 개시내용의 범위를 벗어나지 않고, 제1 요소는 제2 요소라고 지칭될 수 있고, 유사하게, 제2 요소는 제1 요소라고 지칭될 수 있다.
또한, "하부(lower)" 또는 "최하부(bottom)" 및 "상부(upper)" 또는 "최상부(top)"와 같은 상대적인 용어들은 도면들에 도시된 바와 같이 하나의 요소의 다른 요소에 대한 관계를 설명하기 위해 본 명세서에서 이용될 수 있다. 상대적인 용어들은 도면들에 도시된 배향에 더하여 디바이스의 상이한 배향들을 포함하도록 의도된다는 것이 이해된다. 예를 들어, 도면들 중 하나에서의 디바이스가 뒤집히면, 요소의 "하부" 측 상에 있는 것으로서 기술되는 특징들은 이후 해당 요소의 "상부" 측 상에 배향될 것이다. 따라서, 예시적인 용어 "하부"는 디바이스의 특정 배향에 따라 하부 및 상부 배향들 모두를 기술할 수 있다. 유사하게, 도면들 중 하나에서의 디바이스가 뒤집히면, 다른 요소들 "하부" 또는 "아래"인 것으로서 기술되는 요소들은 이러한 다른 요소들 위에 배향될 것이다. 따라서, 예시적인 용어들 "하부" 또는 "아래"는 위 및 아래의 배향 모두를 기술할 수 있다.
본 명세서에서의 본 개시내용의 설명에 이용되는 용어는 특정 실시예들을 설명하기 위한 것일 뿐이며, 본 개시내용을 제한하는 것으로 의도되지 않는다. 본 개시내용의 설명 및 첨부된 청구항들에서 이용되는 바와 같이, 단수 형태들("an" 및 "the")은, 문맥이 명확하게 달리 지시하지 않는 한, 복수 형태들도 포함하는 것으로 의도된다. 본 명세서에서 이용되는 바와 같은 "및/또는"이라는 용어는 연관된 열거된 항목들 중 하나 이상의 항목의 임의의 그리고 모든 가능한 조합들을 지칭하고 포함한다는 점이 또한 이해된다. 용어 "포함한다(comprises)" 및 "포함하는(comprising)"은, 본 명세서에서 이용될 때, 언급된 단계들, 동작들, 특징들, 요소들, 및/또는 컴포넌트들의 존재를 명시하지만, 하나 이상의 다른 단계, 동작, 특징, 요소, 컴포넌트, 및/또는 이들의 그룹의 존재나 추가를 배제하지 않는다는 것도 더 이해할 것이다.
본 개시내용의 실시예들은 본 개시내용의 이상적인 실시예들의 개략도들인 단면도들을 참조하여 본 명세서에 설명된다. 따라서, 예를 들어, 제조 기술들 및/또는 허용오차들의 결과로서 예시들의 형상들로부터의 변형들이 예상될 것이다. 따라서, 본 개시내용의 실시예들은 본 명세서에 예시된 영역들의 특정 형상들로 제한되는 것으로 해석되어서는 안 되고, 예를 들어, 제조로부터 초래되는 형상들의 편차들을 포함해야 한다. 도면들에 예시된 영역들은 사실상 개략적이고, 이들의 형상들은 디바이스의 영역의 실제 형상을 예시하도록 의도되지 않으며, 달리 명시적으로 언급되지 않는 한, 개시내용의 범위를 제한하도록 의도되지 않는다. 또한, 개략적인 이유로 아래의 도면들에서 직선, 수평 또는 수직으로 보이는 라인들은 종종 경사지거나, 곡선이거나, 수평이 아니거나, 수직이 아닐 것이다. 또한, 요소들의 두께는 사실상 개략적인 것으로 의도된다.
달리 정의되지 않는 한, 기술적 및 과학적 용어들을 포함하여, 본 개시내용의 실시예들을 개시하는 데 이용되는 모든 용어들은 관련 기술분야의 통상의 기술자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지며, 본 개시내용의 시점에 알려진 특정 정의들로 반드시 제한되지는 않는다. 따라서, 이러한 용어들은 그러한 시간 후에 생성되는 등가의 용어들을 포함할 수 있다. 일반적으로 이용되는 사전들에 정의된 것들과 같은 용어들은 본 명세서 및 관련 기술의 맥락에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석되어야 한다는 점이 더 이해된다.
도 1과 관련하여 전술한 바와 같이, 소스 접속된 필드 플레이트(source-connected field plate)를 포함하는 종래의 트랜지스터 디바이스에서, 필드 플레이트는 디바이스의 게이트 위에서 교차하는 복수의 스트랩들에 의해 소스 컨택트에 접속될 수 있다. 필드 플레이트를 소스 컨택트에 접속하는 것은 게이트-드레인 커패시턴스(Cgd)의 감소를 제공할 수 있지만, 필드 플레이트(40)를 소스에 접속하기 위한 다수의 스트랩(25)의 이용은 디바이스의 게이트-드레인 커패시턴스 Cgd 및/또는 드레인-소스 커패시턴스 Cds를 바람직하지 않게 증가시킬 수 있다. 또한, 다수의 스트랩의 존재는 디바이스의 무릎 주파수(knee frequency)를 감소시킬 수 있다.
일부 실시예들은, 필드 플레이트와 소스 컨택트 사이의 적어도 하나의 접속이 디바이스의 활성 영역 밖에서 이루어지는 소스 접속된 필드 플레이트를 포함하는 전계 효과 트랜지스터 디바이스를 제공하며, 이는 디바이스의 게이트-드레인 커패시턴스 Cgd 및/또는 드레인-소스 커패시턴스 Cds를 더 감소시킬 수 있다. 즉, 필드 플레이트(140)는, 접속이 게이트 금속 위에서 교차하지 않도록 디바이스의 활성 영역 밖의 적어도 하나의 접속에 의해 소스 컨택트(122)에 접속될 수 있다.
예를 들어, 도 3a는 일부 실시예들에 따른, 전계 효과 트랜지스터 디바이스(100)에 대한 금속화 패턴의 일부의 평면도이다. 금속화 패턴은 소스 과금속화부(142), 드레인 과금속화부(144), 게이트(126) 및 필드 플레이트(140)를 포함한다. 트랜지스터 디바이스(100)의 활성 영역(130)은 도 4a에 도시된 소스(122), 게이트(126) 및 드레인(124) 컨택트들의 위치에 의해 정의된다. 소스 과금속화부(142)는 전도성 비아(143)에 의해 소스 컨택트(122)에 접속되고, 드레인 과금속화부(144)는 전도성 비아(145)에 의해 드레인 컨택트(124)에 접속된다. 소스 및 드레인 컨택트들(122, 124)은 III족 질화물계 재료들에 대한 오믹 컨택트를 형성할 수 있는 TiAlN과 같은 금속을 포함할 수 있다. 소스 및 드레인 과금속화부들은 금속, 또는 예를 들어 구리, 코발트, 금 및/또는 복합 금속을 포함하는 다른 고전도성 재료를 이용하여 형성될 수 있다. 게이트(126)는 Ni, Pt, NiSix, Cu, Pd, Cr, TaN, W 및/또는 WSiN과 같은 질화물계 반도체 재료에 쇼트키 컨택트(Schottky contact)를 형성할 수 있는 금속을 포함할 수 있다.
게이트(126)는 "게이트 핑거(gate finger)"라고 지칭될 수 있다. 디바이스의 "활성 영역"은 일반적으로 소스 영역과 드레인 영역 사이에 전기 채널이 형성되고 디바이스의 온-상태(ON-state) 동작 동안 채널층(116)을 통해 전기 전도가 발생하는 디바이스의 영역을 지칭한다.
도 3a에 도시된 바와 같이, 필드 플레이트(140)와 소스 과금속화부(142) 사이의 제1 접속은 디바이스의 활성 영역(130) 밖에서 이루어진다. 특히, 일부 실시예들에서, 전도성 필드 플레이트 연장부(140)는 게이트(126) 위에서 교차하지 않고 소스 과금속화부(142)와 접촉하기 위해 (게이트(126) 위에서 교차하기보다는) 게이트(126) 금속화부의 제1 단부(126A) 주위의 루프에서 필드 플레이트(140)로부터 활성 영역(130) 밖으로 연장된다.
게이트(126)의 제2 단부(126B) 근처에서 게이트(126) 위에서 교차하는 전도성 스트랩(135)에 의해 필드 플레이트(140)와 소스 과금속화부(142) 사이에 제2 접속이 이루어진다. 스트랩(135)은 제1 접속에 대향하는 게이트(126)의 단부(126B)로부터 약 0 미크론 내지 500 미크론에 위치될 수 있다. 일부 실시예들에서, 스트랩(135)은 게이트(126)의 단부(126B)로부터 약 10 미크론 내지 50 미크론에 위치될 수 있고, 특정 실시예들에서 스트랩(135)은 게이트(126)의 단부(126B)로부터 약 20 미크론에 위치될 수 있다.
스트랩(135)은 필드 플레이트(140)와 동일한 금속화부의 일부로서 형성될 수 있다.
스트랩(135) 접속은 활성 영역(130) 밖의 필드 플레이트(140)와 소스 금속화부(142) 사이에 단일 루프 접속만이 이루어지는 경우에 바람직하지 않게 높을 수 있는 디바이스의 소스-필드 플레이트 인덕턴스(LS-FP)를 감소시키는 것을 도울 수 있다.
이 배열은 낮은 소스-필드 플레이트 인덕턴스를 유지하면서 디바이스의 게이트-드레인 커패시턴스 Cgd 및/또는 드레인-소스 커패시턴스 Cds를 감소시킬 수 있다. 이것은 디바이스의 스위칭 주파수 응답뿐만 아니라, FET 안정성 및 전력-무릎 주파수 트레이드-오프(power-knee frequency trade-off)를 개선할 수 있다. 활성 영역에서의 단일 스트랩 및 활성 영역 밖의 루프 접속을 갖는 도 3a에 도시된 배열은 50 미크론 내지 500 미크론 범위의 게이트 길이들에 대해 이용될 수 있다. 500 미크론보다 큰 게이트 길이들에 대해, 낮은 소스-필드 플레이트 인덕턴스를 유지하기 위해 각각의 추가적인 500 미크론의 게이트 길이에 대해 추가적인 활성 영역 스트랩이 필요할 수 있다.
일부 실시예들에서, 트랜지스터 디바이스(100)는 필드 플레이트(140)와 소스 과금속화부 사이에 다수의 전도성 스트랩 접속들을 포함할 수 있다. 예를 들어, 도 3b는 트랜지스터 디바이스(100')가 필드 플레이트(140)와 소스 과금속화부(142) 사이의 제1 전도성 스트랩 접속(135-1) 및 필드 플레이트(140)와 소스 과금속화부(142) 사이의 제2 전도성 스트랩 접속(135-2)을 포함하는 일부 실시예들에 따른 전계 효과 트랜지스터 디바이스(100')에 대한 금속화 패턴의 일부의 평면도이다.
도 3c는 필드 플레이트(140)가 게이트(126)의 대향 단부들 주위로 연장되는 루프 접속들에 의해 소스 과금속화부(142)에 접속되는 추가의 실시예들에 따른 트랜지스터 디바이스(100")에 대한 금속화 패턴을 도시한다. 특히, 금속화 패턴은, 게이트(126) 위에서 교차하지 않고 소스 과금속화부(142)와 접촉하기 위해 게이트(126) 금속화부의 제1 단부(126A) 주위의 제1 루프에서 필드 플레이트(140)의 제1 단부로부터 연장되는 제1 필드 플레이트 연장부(140A), 및 게이트(126) 위에서 교차하지 않고 소스 과금속화부(142)와 접촉하기 위해 게이트(126) 금속화부의 제2 단부(126B) 주위의 제2 루프에서 필드 플레이트(140)의 제2 단부로부터 연장되는 제2 필드 플레이트 연장부(140B)를 포함한다. 따라서, 도 3c에 예시된 실시예들은 디바이스의 활성 영역 내에서 필드 플레이트(140)와 소스 과금속화부(142) 사이에 전도성 스트랩 접속들을 포함하지 않는다.
도 3c에 예시된 실시예는 주어진 게이트 길이에 대해 다소 더 많은 칩 영역을 이용할 수 있으면서도, 게이트(126) 위에서 교차하는 임의의 스트랩 접속을 갖는 것을 회피한다.
도 3a 내지 도 3c에서는 게이트(126) 및 필드 플레이트(140)가 측방향으로 이격된 것으로서 도시되어 있지만, 일부 실시예들에서, 필드 플레이트(140)는 측방향으로 게이트(126)와 중첩될 수 있고, 이 경우 필드 플레이트(140)와 게이트(126)는 중첩의 영역에서 유전체층에 의해 분리될 수 있다는 것이 이해될 것이다.
도 4a 및 도 4b는 단면 라인들 A-A 및 B-B를 따라 각각 취해진, 도 3a에 도시된 트랜지스터 디바이스(100)의 부분들의 개략적인 단면도들이다.
도 4a 및 도 4b를 참조하면, 일부 실시예들에 따른 트랜지스터 디바이스가 도시되어 있다. 특히, 도 4a 및 도 4b는 기판(112) 상에 형성된 고 전자 이동도 트랜지스터(100)를 도시한다. 채널층(116)이 기판(112) 상에 형성되고, 장벽층(118)이 채널층(116) 상에 있다.
소스 컨택트(122) 및 드레인 컨택트(124)가 채널층(116) 상에 형성된다. 게이트(126)가 장벽층(118) 상의 소스 컨택트(122)와 드레인 컨택트(124) 사이에 형성된다. 도 4a 및 도 4b에 도시된 바와 같이, 게이트(26)는 게이트(126)가 표면 유전체층(125)을 통해 연장되는 게이트 애퍼처(gate aperture)(162) 내의 표면 유전체층(125)을 통해 연장되는 게이트(126)의 함몰된 컨택트 부분(127)의 비교적 좁은 컨택트 영역에서 장벽층(118)과 접촉하는 버섯(mushroom) 또는 T-탑(top) 구성을 가질 수 있다.
표면 유전체층(125)은 또한 장벽층(118)을 노출시키기 위해 표면 유전체층(125)을 통해 연장되는 필드 플레이트 애퍼처(164)를 포함한다.
일부 실시예들에서, 기판(112)은 실리콘 카바이드를 포함하고, 채널층(116)은 GaN을 포함하고, 장벽층은 AlGaN을 포함한다. 그러나, 다른 재료들 또는 재료들의 조합들이 이용될 수 있다는 점이 이해될 것이다. 또한, 채널층(116) 및/또는 장벽층(118)은 AlxGa1-xN(여기서, 0≤x≤1)과 같은 합금을 포함할 수 있다. HEMT 디바이스가 예시되지만, 디바이스(100)는 금속-반도체 전계 효과 트랜지스터(MESFET), 접합 전계 효과 트랜지스터(JFET), 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 등과 같은 다른 타입의 트랜지스터 디바이스일 수 있다는 것이 추가로 이해될 것이다.
디바이스(100)는 도 3과 관련하여 위에서 설명된 바와 같이 디바이스의 활성 영역 밖의 접속을 통해 소스 컨택트(122)에 접속되는 필드 플레이트(140)를 포함한다. 위에서 설명된 바와 같이, 일부 실시예들에서, 필드 플레이트(140)와 소스 컨택트(122) 사이의 적어도 하나의 접속은 게이트(126) 위에서 교차하지 않는다.
필드 플레이트(140)는 층간 유전체층(121)에 의해 게이트(126)로부터 측방향으로 이격되고, 도 1에 도시된 구조에서와 같이 게이트(126) 위로 그리고 그 위에 연장되지 않으며, 이는 불량한 스텝 커버리지(step coverage)를 겪을 수 있어, 필드 플레이트 금속화부에 크랙들(cracks)을 초래한다. 필드 플레이트(140)는 디바이스의 활성 영역 밖에서(그리고 도 4a 및 도 4b에 도시된 평면 밖에서) 소스 컨택트(122)에 전기적으로 접속된다.
게이트(126)와 같이, 필드 플레이트(140)는 중앙 함몰된 부분(143) 및 함몰된 부분(143)으로부터 측방향으로 연장되는 하나 이상의 날개(wing) 부분을 가지고 부분적으로 함몰되는 버섯 또는 T-탑 구성을 가질 수 있다. 일부 실시예들에서, 필드 플레이트(140)는 소스 컨택트(122)를 향해 측방향으로 연장되는 소스측 날개(146) 및 드레인 컨택트(124)를 향해 측방향으로 연장되는 드레인측 날개(148)를 포함한다.
필드 플레이트(140)는 일반적으로 층간 유전체층(121) 및 표면 유전체층(125)에 의해 장벽층(118)으로부터 수직으로 이격된다. 필드 플레이트(140)의 날개들과 장벽층(118) 사이의 거리는 층간 유전체층(121)과 표면 유전체층(125)의 전체 두께에 대응한다. 필드 플레이트(140)는 층간 유전체층(121)의 두께와만 동일한 거리 d1만큼, 필드 플레이트 애퍼처(164) 위의 영역 내에서, 장벽층(118)으로부터 수직으로 이격되는 필드 플레이트 애퍼처(164) 위의 함몰된 부분(143)을 포함한다.
패시베이션층(132)이 층간 유전체층(121)과 필드 플레이트(140) 위에 형성되고, 필드 유전체층(134)이 패시베이션층(132) 위에 형성된다. 패시베이션층(132)은 층간 유전체층(121)에 의해 채워지지 않은 필드 플레이트(140)와 게이트(126) 사이의 갭을 채울 수 있다.
표면 유전체층(125), 층간 유전체층(121), 패시베이션층(132) 및 필드 유전체층(134)은 실리콘 질화물(silicon nitride), 실리콘 산화물(silicon oxide), 실리콘 산질화물(silicon oxynitride), 알루미늄 산화물(aluminum oxide) 또는 다른 원자층 퇴적 막들(atomic layer deposition films), 또는 산화물-질화물-산화물층과 같은 다층 절연체 구조의 하나 이상의 층을 포함할 수 있다. 특정 실시예들에서, 표면 유전체층(125) 및 층간 유전체층(121)은 실리콘 질화물을 포함하고, 패시베이션층(132)은 실리콘 산질화물을 포함하고, 필드 유전체층(134)은 실리콘 질화물을 포함한다.
일부 실시예들에서, 필드 플레이트(140)의 함몰된 부분(143)과 장벽층(118) 사이의 거리는 약 60 nm 내지 약 300 nm일 수 있고, 일부 실시예들에서는 약 100 nm 내지 200 nm일 수 있다. 본 명세서에 설명된 바와 같이 필드 플레이트(140)의 일부를 함몰시키는 것은 게이트-드레인 커패시턴스 Cgd를 감소시킬 수 있고, 이는 디바이스를 이용하여 만들어지는 증폭기의 효율, 선형성, 이득 및/또는 대역폭을 증가시킬 수 있다. 더욱이, 필드 플레이트(140)의 함몰된 부분(143)의 위치를 정의하는 필드 플레이트 애퍼처(164)를 표면 유전체층(125)에 형성하기 위해 에칭 프로세스를 이용함으로써, 함몰된 부분(143)의 위치지정에 대한 정밀한 제어가 획득될 수 있고, 이는 디바이스의 전기적 속성들에 대한 더 정밀한 제어를 또한 획득하면서 디바이스의 프로세스 반복성 및 제조성을 개선할 수 있다.
(예를 들어, 필드 플레이트(140)와 게이트(126)를 중첩시키지 않음으로써) 필드 플레이트(140)를 게이트(126)로부터 측방향으로 분리하는 것은 또한 게이트로부터 드레인으로의 피드백 커패시턴스를 차단하는 필드 플레이트(140)의 능력을 개선함으로써 디바이스의 게이트-드레인 커패시턴스 Cgd 및/또는 드레인-소스 커패시턴스 Cds를 감소시킬 수 있다. 즉, 필드 플레이트(140)와 게이트(126)의 중첩은 어떠한 추가 이익도 없이 추가적인 기생 커패시턴스를 유발할 수 있다.
도 5a는 추가의 실시예들에 따른 트랜지스터 디바이스(200)의 개략적인 단면도이고, 도 5b 및 도 5c는 다양한 실시예들에 따른 도 5a의 트랜지스터 디바이스(200)의 개략적인 평면도들이다. 특히, 트랜지스터 디바이스(200)는 다수의 소스 접속된 필드 플레이트들, 즉, 제1 필드 플레이트(240-1) 및 제2 필드 플레이트(240-2)를 포함한다.
도 5b를 참조하면, 일부 실시예들에서, 제1 필드 플레이트(240-1) 및 제2 필드 플레이트(240-2) 둘 다는 디바이스(200)의 활성 영역(130) 밖의 루프에서 연장되는 필드 플레이트 연장부(240A) 및 디바이스(200)의 활성 영역(130) 내의 게이트(126)를 가로질러 연장되는 스트랩 접속(235)에 의해 소스 금속화부(142)에 접속된다. 제1 필드 플레이트(240-1) 및 제2 필드 플레이트(240-2) 중 어느 하나 또는 둘 다는 하나 이상의 절연층을 통한 전도성 비아(도시되지 않음)에 의해 스트랩 접속(235)에 접속될 수 있다.
도 5c는 추가의 실시예들에 따른 디바이스(200C)를 도시한다. 도 5c를 참조하면, 일부 실시예들에서, 제1 필드 플레이트(240-1) 및 제2 필드 플레이트(240-2) 둘 다는, 게이트(126)의 하나의 단부(126A) 상에서 디바이스(200C)의 활성 영역(130) 밖의 루프에서 연장되는 제1 필드 플레이트 연장부(240A) 및 게이트(126)의 대향 단부(126B) 상에서 디바이스(200C)의 활성 영역(130) 밖의 루프에서 연장되는 제2 필드 플레이트 연장부(240B)에 의해 소스 금속화부(142)에 접속된다.
일부 실시예들에서, 필드 플레이트들(240-1, 240-2) 중 하나 또는 둘 다는 소스 금속화부(142) 대신에 게이트(126)에 접속될 수 있다. 예를 들어, 도 5d를 참조하면, 일부 실시예들에서, 디바이스(200D)에서, 제1 필드 플레이트(240-1)는 디바이스(200D)의 활성 영역(130) 밖의 제1 루프에서 연장되는 필드 플레이트 연장부(240A-1)에 의해 그리고 디바이스(200D)의 활성 영역(130) 내의 스트랩 접속(235-1)에 의해 게이트(126)에 접속될 수 있다. 제2 필드 플레이트(240-2)는 제1 필드 플레이트 연장부(240A-1) 밖의 제2 루프에서 연장되는 필드 플레이트 연장부(240A-2) 및 디바이스(200D)의 활성 영역(130) 내의 게이트(126) 및 제1 필드 플레이트(240-1)를 가로질러 연장되는 스트랩 접속(235-2)에 의해 소스 금속화부(142)에 접속된다.
스트랩 접속(235-1)은 하나 이상의 절연층을 통해 전도성 비아(도시되지 않음)에 의해 제1 필드 플레이트(240-1) 및/또는 게이트(126)에 접속될 수 있다. 유사하게, 스트랩 접속(235-2)은 하나 이상의 절연층을 통해 전도성 비아(도시되지 않음)에 의해 제2 필드 플레이트(240-2) 및/또는 소스 금속화부(142)에 접속될 수 있다.
도 5e는 추가의 실시예들에 따른 디바이스(200E)를 도시한다. 도 5e를 참조하면, 일부 실시예들에서, 제1 필드 플레이트(240-1)는 디바이스(200)의 활성 영역(130) 밖의 제1 루프에서 연장되는 필드 플레이트 연장부(240A-1)에 의해 그리고 디바이스(200E)의 활성 영역(130) 내의 스트랩 접속(235-1)에 의해 게이트(126)에 접속될 수 있다. 제2 필드 플레이트(240-2)는 디바이스(200E)의 활성 영역(130) 내에서 게이트(126) 및 제1 필드 플레이트(240-1)를 가로질러 연장되는 제1 스트랩 접속(235-2) 및 제2 스트랩 접속(235-3)에 의해 소스 금속화부(142)에 접속된다.
도 5a 내지 도 5e에서는 게이트(126) 및 필드 플레이트들(240-1, 240-2)이 측방향으로 이격된 것으로서 도시되지만, 일부 실시예들에서, 제2 필드 플레이트(240-2)는 제1 필드 플레이트(240-1)와 중첩할 수 있고/있거나 제1 필드 플레이트(240-1)는 측방향으로 게이트(126)와 중첩할 수 있고, 금속화 층들은 중첩의 영역에서 유전체층에 의해 분리된다는 것이 이해될 것이다.
스트랩 접속(235-1)은 하나 이상의 절연층을 통해 전도성 비아(도시되지 않음)에 의해 제2 필드 플레이트(240-2) 및/또는 게이트(126)에 접속될 수 있다. 유사하게, 스트랩 접속들(235-2, 235-3)은 하나 이상의 절연층을 통해 전도성 비아들(도시되지 않음)에 의해 제1 필드 플레이트(240-1) 및/또는 게이트(126)에 접속될 수 있다.
도 5f는 추가의 실시예들에 따른 디바이스(200F)를 도시한다. 도 5f는, 디바이스(200F)에서, 제1 필드 플레이트(240-1)도 제2 필드 플레이트(240-2)도 함몰되지 않는다는 점을 제외하고는, 도 5a에 도시된 HEMT 디바이스(200)와 유사한 HEMT 디바이스(200F)를 도시한다(유사한 참조 부호들은 유사한 요소들을 지칭함). 즉, 제1 필드 플레이트(240-1)도 제2 필드 플레이트(240-2)도 도 5a에 도시된 바와 같은 함몰된 부분(143)을 포함하지 않는다. 제1 필드 플레이트(240-1) 및 제2 필드 플레이트(240-2) 둘 다는 층간 유전체층(121) 상에 형성된다.
도 5g는, 디바이스(200G)에서, (SiN, SiOx, SiON 등을 포함할 수 있는) 제2 층간 유전체층(225)이 제1 필드 플레이트(240-1) 및 층간 유전체층(121) 상에 형성되고, 제2 필드 플레이트(240-2)가 제2 층간 유전체층(225) 상에 형성되는 것을 제외하고는, 도 5a에 도시된 HEMT 디바이스(200)와 유사한 HEMT 디바이스(200G)를 도시한다(유사한 참조 부호들이 유사한 요소들을 지칭함). 도 5f에 도시된 실시예에서, 제2 필드 플레이트(240-2)는 수직 방향으로 제1 필드 플레이트(240-1)와 중첩된다.
도 5h는, 디바이스(200H)에서, 제2 필드 플레이트(240-2)가 제1 필드 플레이트(240-1)로부터 측방향으로 이격되는 것(즉, 제2 필드 플레이트(240-2)가 수직 방향으로 제1 필드 플레이트(240-1)와 중첩하지 않는 것)을 제외하고는, 도 5g에 도시된 HEMT 디바이스(200)와 유사한 HEMT 디바이스(200H)를 도시한다(유사한 참조 부호들은 유사한 요소들을 지칭함).
도 5f 내지 도 5h(그리고 다른 것들)에 도시된 변형들이 도 5a에 도시된 디바이스에 대해 단독으로 또는 함께 이루어질 수 있다는 것이 이해될 것이다.
도 5a 또는 도 5f 내지 도 5h에 도시된 디바이스 구조체들 중 임의의 것에서, 필드 플레이트들(240-1, 240-2) 중 어느 하나 또는 둘 다는 디바이스의 활성 영역(130) 밖으로 연장되는 하나 이상의 필드 플레이트 연장부(240A, 240B) 및/또는 디바이스의 활성 영역(130) 내의 게이트(126)를 가로질러 연장되는 하나 이상의 스트랩 접속(235)에 의해 소스 금속화부(142) 및/또는 게이트(126)에 접속될 수 있다. 일부 실시예들에서, 필드 플레이트들(240-1, 240-2) 중 하나만이 디바이스의 활성 영역(130) 밖으로 연장되는 필드 플레이트 연장부에 의해 소스 금속화부(142) 및/또는 게이트(126)에 접속될 수 있는 한편, 다른 필드 플레이트는 디바이스의 활성 영역(130) 내의 게이트(126)를 가로질러 연장되는 하나 이상의 스트랩 접속(235)에 의해 소스 금속화부(142), 게이트(126) 및/또는 다른 필드 플레이트에 접속될 수 있다.
2개의 필드 플레이트가 도 5a 내지 도 5h에 도시된 실시예들에 예시되어 있지만, 추가적인 필드 플레이트들이 제공될 수 있고, 그러한 추가적인 필드 플레이트들은 디바이스의 활성 영역 밖으로 연장되는 하나 이상의 루프 접속 및/또는 디바이스의 활성 영역을 가로질러 연장되는 하나 이상의 스트랩 접속에 의한 소스 컨택트(122)에 대한 접속들을 포함할 수 있다는 것을 이해할 것이다. 그러한 추가적인 필드 플레이트들은 하나 이상의 추가적인 유전체층에 의해 게이트(126) 및/또는 필드 플레이트들(240-1, 240-2)로부터 분리될 수 있다.
도 6a 내지 도 6h는 일부 실시예들에 따른, 필드 플레이트를 포함하는 트랜지스터 디바이스를 제조하기 위한 동작들을 도시하는 단면도들이다.
도 6a를 참조하면, 채널층(116) 및 장벽층(118)이 형성되는 기판(112)이 제공된다. 예비 표면 유전체층(125')이 장벽층(118) 상에 형성된다. 포토레지스트층(52)이 예비 표면 유전체층(125') 상에 형성되고 패터닝되어 그 내부에 2개의 개구(54, 56)를 형성한다.
도 6b를 참조하면, 예비 표면 유전체층(125')은, 예를 들어, 반응성 이온 에칭 또는 유도 결합 플라즈마를 이용하여 2개의 개구(54, 56)를 통해 선택적으로 에칭되어, 그 내부에 2개의 대응하는 개구(154, 156)를 형성한다.
도 6c를 참조하면, 희생 유전체층(165)은 개구들(154, 156)을 채우기 위해 예비 표면 유전체층(125') 위에 블랭킷 퇴적(blanket deposited)된다. 희생 유전체층(165)은 예비 표면 유전체층(125')과 동일한 재료로 형성될 수 있다. 예를 들어, 희생 유전체층(165) 및 예비 표면 유전체층(125') 둘 다는 실리콘 질화물로 형성될 수 있다.
도 6d를 참조하면, 희생 유전체층(165)은, 예를 들어, 반응성 이온 에칭 또는 유도 결합 플라즈마(167)를 이용하여 이방성 에칭되어, 예비 표면 유전체층(125')의 개구(154)의 내부 표면들 상의 측면 부분들(166) 및 예비 표면 유전체층(125')의 개구(156)의 내부 표면들 상의 측면 부분들(168)을 제외한 희생 유전체층(165)의 부분들을 제거하여, 도 6e에 도시된 바와 같이, 둥근 또는 경사진 에지들을 갖는 게이트 애퍼처(162) 및 필드 플레이트 애퍼처(164)를 형성한다. 측면 부분들(166, 168)과 함께 예비 표면 유전체층(125')은 장벽층(118) 상에 표면 유전체층(125)을 형성한다. 측면 부분들(166)이 존재하면, 게이트 애퍼처(162)의 폭은 약 250 nm일 수 있다.
도 6f를 참조하면, 금과 같은 금속이 퇴적되고 패터닝되어, 표면 유전체층(125) 상에 버섯 또는 T-탑 게이트(126)를 형성한다. 게이트(126)의 함몰된 컨택트 부분은 게이트 애퍼처(162)를 통해 연장되어 장벽층(118)과 접촉한다. 그 다음, 층간 유전체층(121)은 표면 유전체층(125) 및 게이트(126) 위에 블랭킷 퇴적된다. 층간 유전체층(121)은 필드 플레이트 애퍼처(164)를 통해 연장되어 장벽층(118)과 접촉한다.
도 6g를 참조하면, 그 후, 금과 같은 금속이 필드 플레이트 애퍼처(164) 위의 층간 유전체층(121) 상에 퇴적되고 패터닝되어 필드 플레이트(140)를 형성한다. 필드 플레이트(140)는 전술한 동작들에 의해 게이트(126)에 자기 정렬될 수 있다.
도 6h를 참조하면, SiON의 층과 같은 패시베이션층(132)이 필드 플레이트(140) 및 층간 유전체층(121) 위에 형성된다. 마지막으로, 실리콘 질화물과 같은 필드 유전체층(134)이 패시베이션층(132) 위에 형성된다.
도 7 및 도 8은 필드 플레이트와 소스 사이의 활성 영역 밖에 루프 접속을 갖고, 제2 (스트랩) 접속이 있는(곡선 702) 및 없는(곡선 704) 디바이스들에 대한 시뮬레이션된 S21(위상 및 크기) 및 S12(크기) 파라미터들을 도시한다. 이러한 곡선들은 제2 접속이 생략될 때 디바이스 성능이 변경된다는 것을 나타낸다.
도 9는 일부 실시예들에 따른, 트랜지스터 디바이스를 형성하는 동작들을 도시하는 블록도이다. 도 9, 및 도 6a 내지 도 6h를 참조하면, 일부 실시예들에 따른 트랜지스터 디바이스를 형성하는 방법은 반도체층을 제공하는 단계(블록 902), 반도체층 상에 소스 및 드레인 컨택트들을 형성하는 단계(블록 904), 반도체층 상의 소스 및 드레인 컨택트들 사이에 게이트 컨택트를 형성하는 단계(블록 906), 및 반도체층 위의 게이트 컨택트와 드레인 컨택트 사이에 필드 플레이트를 형성하는 단계(블록 908)를 포함한다.
방법은 필드 플레이트와 소스 컨택트 사이에 제1 전기 접속을 형성하는 단계(블록 910) - 제1 전기 접속은 트랜지스터 디바이스의 활성 영역 밖에 있음 -, 및 필드 플레이트와 소스 컨택트 사이에 제2 전기 접속을 형성하는 단계(블록 912)를 더 포함한다.
트랜지스터 디바이스는 소스 컨택트와 전기적으로 접촉하는 소스 금속화부를 포함할 수 있고, 제1 전기 접속은 소스 금속화부와 접촉하기 위해 루프에서 디바이스의 활성 영역 밖으로 연장되는 필드 플레이트 연장부를 포함할 수 있다.
일부 실시예들에서, 트랜지스터 디바이스는 소스 컨택트와 전기적으로 접촉하는 소스 금속화부를 포함하고, 제2 전기 접속은 필드 플레이트로부터 게이트 위에서 소스 금속화부까지 연장되는 스트랩을 포함한다.
일부 실시예들에서, 제2 전기 접속은 제1 전기 접속에 대향하는 게이트의 단부로부터 0 내지 500 미크론에 위치될 수 있다. 제2 전기 접속은 제1 전기 접속에 대향하는 게이트의 단부로부터 10 내지 50 미크론에 위치될 수 있고, 일부 실시예들에서, 제2 전기 접속은 제1 전기 접속에 대향하는 게이트의 단부로부터 약 20 미크론에 위치될 수 있다.
제2 전기 접속은 디바이스의 활성 영역 밖에 형성될 수 있고, 게이트 위에서 교차하지 않을 수 있다.
일부 실시예들에서, 트랜지스터 디바이스는 소스 컨택트와 전기적으로 접촉하는 소스 금속화부를 포함할 수 있고, 제2 접속은 소스 금속화부와 접촉하기 위해 루프에서 디바이스의 활성 영역 밖으로 연장되는 필드 플레이트 연장부를 포함할 수 있다. 제1 전기 접속 및 제2 전기 접속은 소스 금속화 프로세스의 일부로서 형성될 수 있다.
본 명세서에 설명된 바와 같은 트랜지스터 디바이스들은 매우 다양한 상이한 주파수 대역들에서 동작하는 증폭기들에서 이용될 수 있다. 일부 실시예들에서, 본 명세서에 설명된 바와 같은 트랜지스터 디바이스들을 포함하는 RF 트랜지스터 증폭기들은 1 GHz보다 큰 주파수들에서 동작하도록 구성될 수 있다. 다른 실시예들에서, RF 트랜지스터 증폭기들은 2.5 GHz보다 큰 주파수들에서 동작하도록 구성될 수 있다. 또 다른 실시예들에서, RF 트랜지스터 증폭기들은 3.1 GHz보다 큰 주파수들에서 동작하도록 구성될 수 있다. 또 다른 실시예들에서, RF 트랜지스터 증폭기들은 5 GHz보다 큰 주파수들에서 동작하도록 구성될 수 있다. 일부 실시예들에서, RF 트랜지스터 증폭기들은 2.5-2.7 GHz, 3.4-4.2 GHz, 5.1-5.8 GHz, 12-18 GHz, 18-27 GHz, 27-40 GHz 또는 40-75 GHz 주파수 대역들 또는 이들의 하위 부분들 중 적어도 하나에서 동작하도록 구성될 수 있다.
본 발명의 개념들의 실시예들이 HEMT 디바이스들에 대해 위에서 논의되었지만, 본 명세서에 설명된 본 발명의 개념들은 MOSFET들, DMOS 트랜지스터들, 및/또는 측방향 확산 MOS(LDMOS) 트랜지스터들과 같은 다른 타입들의 반도체 디바이스들에 적용될 수 있다는 것이 이해될 것이다.
본 명세서에 설명된 트랜지스터 디바이스들을 포함하는 RF 트랜지스터 증폭기들은 독립형 RF 트랜지스터 증폭기들 및/또는 다수의 RF 트랜지스터 증폭기들에서 이용될 수 있다. 일부 실시예들에 따른 RF 트랜지스터 증폭기들이 다수의 증폭기들을 포함하는 응용들에서 이용될 수 있는 방법의 예들이 도 10a 내지 도 10c를 참조하여 논의될 것이다.
도 10a를 참조하면, 전기적으로 직렬 접속되는 전치 증폭기(pre-amplifier)(1010) 및 주 증폭기(main amplifier)(1030)를 포함하는 RF 트랜지스터 증폭기(1000A)가 개략적으로 도시된다. 도 10a에 도시된 바와 같이, RF 트랜지스터 증폭기(1000A)는 RF 입력(1001), 전치 증폭기(1010), 스테이지간 임피던스 매칭 네트워크(inter-stage impedance matching network)(1020), 주 증폭기(1030), 및 RF 출력(1002)을 포함한다. 스테이지간 임피던스 매칭 네트워크(1020)는, 예를 들어, 전치 증폭기(1010)의 출력과 주 증폭기(1030)의 입력 사이의 임피던스 매칭을 개선하는 회로를 형성하기 위해 임의의 적절한 구성으로 배열된 인덕터들 및/또는 커패시터들을 포함할 수 있다. 도 10a에 도시되지 않았지만, RF 트랜지스터 증폭기(1000A)는 RF 입력(1001)과 전치 증폭기(1010) 사이에 개재되는 입력 매칭 네트워크, 및/또는 주 증폭기(1030)와 RF 출력(1002) 사이에 개재되는 출력 매칭 네트워크를 더 포함할 수 있다. 실시예들에 따른 RF 트랜지스터 증폭기들은 전치 증폭기(1010) 및 주 증폭기(1030) 중 어느 하나 또는 둘 다를 구현하기 위해 이용될 수 있다.
도 10b를 참조하면, RF 입력(1001), 한 쌍의 전치 증폭기(1010-1, 1010-2), 한 쌍의 스테이지간 임피던스 매칭 네트워크(1020-1, 1020-2), 한 쌍의 주 증폭기(1030-1, 1030-2), 및 RF 출력(1002)을 포함하는 RF 트랜지스터 증폭기(1000B)가 개략적으로 도시되어 있다. 분할기(splitter)(1003) 및 결합기(1004)가 또한 제공된다. (전기적으로 직렬 접속되는) 전치 증폭기(1010-1) 및 주 증폭기(1030-1)는 (전기적으로 직렬 접속되는) 전치 증폭기(1010-2) 및 주 증폭기(1030-2)와 전기적으로 병렬로 배열된다. 도 9a의 RF 트랜지스터 증폭기(1000A)에서와 같이, RF 트랜지스터 증폭기(1000B)는 RF 입력(1001)과 전치 증폭기들(1010-1, 1010-2) 사이에 개재되는 입력 매칭 네트워크, 및/또는 주 증폭기들(1030-1, 1030-2)과 RF 출력(1002) 사이에 개재되는 출력 매칭 네트워크를 더 포함할 수 있다.
도 10c에 도시된 바와 같이, 일부 실시예에 따른 RF 트랜지스터 증폭기들은 또한 도허티(Doherty) 증폭기들을 구현하는데 이용될 수 있다. 본 기술분야에 알려진 바와 같이, 도허티 증폭기 회로는 제1 및 제2(또는 그 이상의) 전력-결합 증폭기들을 포함한다. 제1 증폭기는 "주(main)" 또는 "캐리어(carrier)" 증폭기로 지칭되고, 제2 증폭기는 "피킹(peaking)" 증폭기로 지칭된다. 2개의 증폭기들은 상이하게 바이어싱될 수 있다. 예를 들어, 하나의 공통 도허티 증폭기 구현에서, 주 증폭기는 클래스 AB 또는 클래스 B 증폭기를 포함할 수 있는 반면, 피킹 증폭기는 클래스 C 증폭기일 수 있다. 도허티 증폭기는 포화로부터 백오프(backed off)되는 전력 레벨들에서 동작할 때 평형(balanced) 증폭기들보다 더 효율적으로 동작할 수 있다. 도허티 증폭기에 입력되는 RF 신호는 (예를 들어, 직교 커플러를 이용하여) 분할되고, 2개의 증폭기들의 출력들은 결합된다. 주 증폭기는 먼저 턴온되도록(즉, 더 낮은 입력 전력 레벨들에서) 구성되고, 따라서 주 증폭기만이 더 낮은 전력 레벨들에서 동작할 것이다. 입력 전력 레벨이 포화를 향해 증가함에 따라, 피킹 증폭기가 턴온되고 입력 RF 신호는 주 증폭기와 피킹 증폭기 사이에서 분할된다.
도 10c에 도시된 바와 같이, 도허티 RF 트랜지스터 증폭기(1000C)는 RF 입력(1001), 입력 분할기(1003), 주 증폭기(1040), 피킹 증폭기(1050), 출력 결합기(1004) 및 RF 출력(1002)을 포함한다. 도허티 RF 트랜지스터 증폭기(1000C)는 피킹 증폭기(1050)의 입력에 90°트랜스포머(transformer)(1007)를 그리고 주 증폭기(1040)의 입력에 90°트랜스포머(1005)를 포함하고, 선택적으로 입력 매칭 네트워크들 및/또는 출력 매칭 네트워크들(도시되지 않음)을 포함할 수 있다. 주 증폭기(1040) 및/또는 피킹 증폭기(1050)는 실시예들에 따른 전술한 RF 트랜지스터 증폭기들 중 임의의 것을 이용하여 구현될 수 있다.
실시예들에 따른 RF 트랜지스터 증폭기들은 개별 디바이스들로서 형성될 수 있거나, 모놀리식 마이크로파 집적 회로(Monolithic Microwave Integrated Circuit)(MMIC)의 일부로서 형성될 수 있다. MMIC는 특정 기능을 위한 모든 회로가 단일 반도체 칩 내에 집적되는 라디오 및/또는 마이크로파 주파수 신호들에 대해 동작하는 집적 회로를 지칭한다. 예시적인 MMIC 디바이스는 공통 기판 상에 모두 구현되는 연관된 매칭 회로들, 피드 네트워크들 등을 포함하는 트랜지스터 증폭기이다. MMIC 트랜지스터 증폭기들은 전형적으로 병렬로 접속되는 복수의 단위 셀 HEMT 트랜지스터들을 포함한다.
상기의 실시예들의 특징들의 많은 변형들이 가능하다. 본 발명의 실시예들에서 이용될 수 있는 특징들을 갖는 트랜지스터 구조체들은 다음의 공동 양도된 공보들에 개시되며, 그 각각의 내용들은 그 전체가 본 명세서에 참조로 완전히 포함된다: "Group-III Nitride Based High Electron Mobility Transistor (HEMT) With Barrier/Spacer Layer"라는 명칭의 미국 특허 제6,849,882호(Chavarkar 등); "Insulating Gate AlGaN/GaN HEMT"라는 명칭의 미국 특허 제7,230,284호(Parikh 등); "Wide Bandgap Transistor Devices With Field Plates"라는 명칭의 미국 특허 제7,501,669호(Parikh 등); "Cascode Amplifier Structures Including Wide Bandgap Field Effect Transistor With Field Plates"라는 명칭의 미국 특허 제7,126,426호(Mishra 등); "Wide Bandgap HEMTs With Source Connected Field Plates"라는 명칭의 미국 특허 제7,550,783호(Wu 등); "Wide Bandgap Transistors With Multiple Field Plates"라는 명칭의 미국 특허 제7,573,078호(Wu 등); "Wide Bandgap Field Effect Transistors With Source Connected Field Plates"라는 명칭의 미국 특허 공개 제2005/0253167호(Wu 등); "Wide Bandgap Transistors With Gate-Source Field Plates"라는 명칭의 미국 특허 공개 제2006/0202272호(Wu 등); "GaN Based HEMTs With Buried Field Plates"라는 명칭의 미국 특허 공개 제2008/0128752호(Wu); "Gate Electrodes For Millimeter-Wave Operation and Methods of Fabrication"이라는 명칭의 미국 특허 공개 제2010/0276698호(Moore 등); "High Power Gallium Nitride Field Effect Transistor Switches"라는 명칭의 미국 특허 공개 제2012/0049973호(Smith, Jr. 등); "Low Noise Amplifiers Including Group III Nitride Based High Electron Mobility Transistors"라는 명칭의 미국 특허 공개 제2012/0194276호(Fisher); 및 "Recessed field plate transistor structures"라는 명칭의 미국 특허 제9,847,411호(Sriram 등).
도 11은 본 발명의 개념들의 실시예들에 따른 MMIC RF 트랜지스터 증폭기(400)의 평면도이다. 도 11에 도시된 바와 같이, MMIC RF 트랜지스터 증폭기(400)는 패키지(410) 내에 포함되는 집적 회로 칩(430)을 포함한다. 패키지(410)는 집적 회로 칩(430)을 둘러싸고 보호하는 보호 하우징을 포함할 수 있다. 패키지(410)는, 예를 들어, 세라믹 재료로 형성될 수 있다.
패키지(410)는 입력 리드(input lead)(412) 및 출력 리드(output lead)(418)를 포함한다. 입력 리드(412)는, 예를 들어, 납땜(soldering)에 의해 입력 리드 패드(414)에 장착될 수 있다. 하나 이상의 입력 본드 와이어(input bond wire)(420)는 입력 리드 패드(414)를 집적 회로 칩(430) 상의 입력 본드 패드에 전기적으로 접속할 수 있다. 집적 회로 칩(430)은 입력 피드 네트워크(input feed network)(438), 입력 임피던스 매칭 네트워크(input impedance matching network)(450), 제1 RF 트랜지스터 증폭기 스테이지(460), 중간 임피던스 매칭 네트워크(440), 제2 RF 트랜지스터 증폭기 스테이지(462), 출력 임피던스 매칭 스테이지(470), 및 출력 피드 네트워크(482)를 포함한다.
패키지(410)는, 예를 들어, 납땜에 의해 출력 리드 패드(416)에 접속되는 출력 리드(418)를 더 포함한다. 하나 이상의 출력 본드 와이어(490)는 출력 리드 패드(416)를 집적 회로 칩(430) 상의 출력 본드 패드에 전기적으로 접속할 수 있다. 제1 RF 트랜지스터 증폭기 스테이지(460) 및/또는 제2 RF 트랜지스터 증폭기 스테이지(462)는 본 발명의 개념들의 실시예들에 따른 RF 트랜지스터 증폭기들 중 임의의 것을 이용하여 구현될 수 있다.
본 발명의 개념들의 실시예들에 따른 RF 트랜지스터 증폭기들은 매우 다양한 상이한 주파수 대역들에서 동작하도록 설계될 수 있다. 일부 실시예들에서, 이러한 RF 트랜지스터 증폭기 다이들(dies)은 0.6-2.7 GHz, 3.4-4.2 GHz, 5.1-5.8 GHz, 12-18 GHz, 18-27 GHz, 27-40 GHz 또는 40-75 GHz 주파수 대역들 또는 이들의 하위 부분들 중 적어도 하나에서 동작하도록 구성될 수 있다. 본 발명의 개념들의 실시예들에 따른 기술들은 10 GHz 이상의 주파수들에서 동작하는 RF 트랜지스터 증폭기들에 대해 특히 유리할 수 있다.
도 12a 및 도 12b는 본 발명의 개념들의 실시예들에 따른, RF 트랜지스터 증폭기 디바이스들을 포함하는 몇몇 예시적인 트랜지스터 증폭기 패키티들을 도시하는 개략적인 단면도들이다.
도 12a는 패키징된 III족 질화물계 RF 트랜지스터 증폭기(600A)의 개략적인 측면도이다. 도 12a에 도시된 바와 같이, 패키징된 RF 트랜지스터 증폭기(600A)는 개방 캐비티 패키지(open cavity package)(610A)에 패키징된 RF 트랜지스터 증폭기 다이(100)를 포함한다. 패키지(610A)는 금속 게이트 리드들(622A), 금속 드레인 리드들(624A), 금속 서브마운트(metal submount)(630), 측벽들(640) 및 덮개(lid)(642)를 포함한다.
서브마운트(630)는 패키지(600A)의 열 관리를 돕도록 구성된 재료들을 포함할 수 있다. 예를 들어, 서브마운트(630)는 구리 및/또는 몰리브덴(molybdenum)을 포함할 수 있다. 일부 실시예들에서, 서브마운트(630)는 다수의 층들로 구성되고/되거나 비아들(vias)/인터커넥트들(interconnects)을 포함할 수 있다. 예시적인 실시예에서, 서브마운트(630)는 그것의 어느 하나의 주 표면 상에 구리 클래딩층들(copper cladding layers)을 갖는 코어 몰리브덴층을 포함하는 다층 구리/몰리브덴/구리 금속 플랜지(multilayer copper/molybdenum/copper metal flange)일 수 있다. 일부 실시예들에서, 서브마운트(630)는 리드 프레임(lead frame) 또는 금속 슬러그(metal slug)의 일부인 금속 히트 싱크(metal heat sink)를 포함할 수 있다. 측벽들(640) 및/또는 덮개(642)는 일부 실시예들에서 절연 재료로 형성되거나 그것을 포함할 수 있다. 예를 들어, 측벽들(640) 및/또는 덮개(642)는 세라믹 재료들로 형성되거나 그것을 포함할 수 있다.
일부 실시예들에서, 측벽들(640) 및/또는 덮개(642)는, 예를 들어, Al2O3로 형성될 수 있다. 덮개(642)는 에폭시 글루(epoxy glue)를 이용하여 측벽들(640)에 접착될 수 있다. 측벽들(640)은, 예를 들어, 브레이징(braising)을 통해 서브마운트(630)에 부착될 수 있다. 게이트 리드(622A) 및 드레인 리드(624A)는 측벽들(640)을 통해 연장되도록 구성될 수 있지만, 본 발명의 개념들의 실시예들은 이에 제한되지 않는다.
RF 트랜지스터 증폭기 다이(100)는 금속 서브마운트(630), 세라믹 측벽들(640) 및 세라믹 덮개(642)에 의해 정의되는 공기 충전 캐비티(air-filled cavity)(612)에서 금속 서브마운트(630)의 상부 표면 상에 장착된다. RF 트랜지스터 증폭기 다이(100)의 게이트 및 드레인 단자들은 반도체층 구조체(150)의 최상부 측면 상에 있을 수 있는 반면, 소스 단자는 반도체층 구조체(150)의 최하부 측면 상에 있다.
게이트 리드(622A)는 하나 이상의 본드 와이어(654)에 의해 RF 트랜지스터 증폭기 다이(100)의 게이트 단자에 접속될 수 있다. 유사하게, 드레인 리드(624A)는 하나 이상의 본드 와이어(654)에 의해 RF 트랜지스터 증폭기 다이(100)의 드레인 단자에 접속될 수 있다. 소스 단자는, 예를 들어, 전도성 다이 부착 재료(도시되지 않음)를 이용하여 금속 서브마운트(630) 상에 장착될 수 있다. 금속 서브마운트(630)는 소스 단자(136)에 전기적 접속을 제공할 수 있고, 또한 RF 트랜지스터 증폭기 다이(100)에서 생성되는 열을 소산시키는 열 소산 구조체로서 역할을 할 수 있다.
열은, 예를 들어, 단위 셀 트랜지스터들(102)의 채널 영역들에서 비교적 높은 전류 밀도들이 생성되는 RF 트랜지스터 증폭기 다이(100)의 상부 부분에서 주로 생성된다. 이 열은 소스 비아들(146) 및 반도체 층 구조체(150)를 통해 소스 단자로 그리고 이어서 금속 서브마운트(630)로 전달될 수 있다.
도 12b는 다른 패키징된 III족 질화물계 RF 트랜지스터 증폭기(600B)의 개략적인 측면도이다. RF 트랜지스터 증폭기(600B)는 그것이 상이한 패키지(610B)를 포함한다는 점에서 RF 트랜지스터 증폭기(600A)와 상이하다. 패키지(610B)는 금속 서브마운트(630)뿐만 아니라, 금속 게이트 및 드레인 리드들(622B, 624B)을 포함한다. RF 트랜지스터 증폭기(600B)는 RF 트랜지스터 증폭기 다이(100), 리드들(622B, 624B) 및 금속 서브마운트(630)를 적어도 부분적으로 둘러싸는 플라스틱 오버몰드(plastic overmold)(660)를 또한 포함한다.
RF 트랜지스터 증폭기(600B)의 다른 컴포넌트들은 RF 트랜지스터 증폭기(600A)의 유사한 번호의 컴포넌트들과 동일할 수 있고, 따라서 그에 대한 추가 설명은 생략될 것이다. 본 발명의 개념들의 실시예들이 갈륨 질화물계 RF 트랜지스터 증폭기들에 대해 위에 설명되었지만, 본 발명의 개념들의 실시예들은 이에 제한되지 않는다는 점이 이해될 것이다. 예를 들어, 전술한 트랜지스터들은 스위칭 및 다른 응용들에서 전력 트랜지스터들로서도 이용될 수 있다.
본 발명의 개념들의 실시예들이 도시된 첨부 도면들을 참조하여 본 발명의 개념들의 실시예들이 위에서 설명되었다. 그러나, 본 발명의 개념들은 많은 상이한 형태들로 구현될 수 있으며, 본 명세서에 제시된 실시예들로 제한되는 것으로 해석되어서는 안 된다. 오히려, 이러한 실시예들은 본 개시내용이 철저하고 완전하며, 본 발명의 개념들의 범위를 본 기술분야의 통상의 기술자들에게 충분히 전달하도록 제공된다. 유사한 번호들은 전체에 걸쳐 유사한 요소들을 지칭한다. 명세서 및 도면들에서, 2-부분 참조 번호들(즉, 100-1과 같이 대시에 의해 분리된 2개의 번호들)은 유사한 요소들을 식별하기 위해 이용될 수 있다. 그러한 2-부분 참조 번호들이 이용될 때, 전체 참조 번호는 요소의 특정 인스턴스를 지칭하는 데 이용될 수 있는 반면, 참조 번호의 제1 부분은 요소들을 집합적으로 지칭하는 데 이용될 수 있다.
제1, 제2 등의 용어들이 본 명세서에서 다양한 요소들을 설명하기 위해 이용될 수 있지만, 이러한 요소들은 이러한 용어들에 의해 제한되지 않아야 한다는 것을 이해할 것이다. 이러한 용어들은 하나의 요소를 다른 요소와 구별하기 위해서만 이용된다. 예를 들어, 본 발명의 개념들의 범위를 벗어나지 않고서, 제1 요소는 제2 요소로 지칭될 수 있고, 유사하게, 제2 요소는 제1 요소로 지칭될 수 있다. 본 명세서에서 이용될 때, 용어 "및/또는"은 연관된 열거된 항목들 중 하나 이상의 항목의 임의의 및 모든 조합을 포함한다. 본 명세서에서 이용되는 용어는 특정 실시예들을 설명하기 위한 것일 뿐이며, 본 발명의 개념들을 제한하는 것을 의도하지 않는다. 본 명세서에서 이용되는 바와 같이, "포함한다(comprises)", "포함하는(comprising)", "포함한다(includes)" 및/또는 "포함하는(including)"이라는 용어들은 언급된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 컴포넌트들의 존재를 명시하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 컴포넌트, 및/또는 이들의 그룹들의 존재 또는 추가를 배제하지 않는다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "상에(on)" 있거나 다른 요소 "상으로(onto)" 연장되는 것으로 언급될 때, 그것은 다른 요소 바로 위에 있거나 다른 요소 바로 위로 연장될 수 있거나 또는 개재 요소들이 또한 존재할 수 있다는 것을 이해할 것이다. 대조적으로, 한 요소가 또 다른 요소 "바로 위에(directly on)" 있거나 또 다른 요소 "바로 위로(directly onto)" 연장된다고 언급될 때, 어떠한 개재 요소들도 존재하지 않는다. 요소가 다른 요소에 "접속" 또는 "결합"된다고 언급될 때, 그것은 다른 요소에 직접 접속 또는 결합될 수 있거나 개재 요소들이 존재할 수 있다는 것도 이해할 것이다. 대조적으로, 한 요소가 또 다른 요소에 "직접 접속" 또는 "직접 결합"된다고 언급될 때, 어떠한 개재 요소들도 존재하지 않는다. "아래에(below)" 또는 "위에(above)" 또는 "상부(upper)" 또는 "하부(lower)" 또는 "수평(horizontal)" 또는 "측방(lateral)" 또는 "수직(vertical)"과 같은 상대적 용어들은 도면들에 도시된 바와 같이 하나의 요소, 층 또는 영역과 다른 요소, 층 또는 영역의 관계를 설명하기 위해 본 명세서에서 이용될 수 있다.
본 발명의 개념들의 실시예들에서 이용될 수 있는 특징들을 갖는 트랜지스터 구조체들은 다음의 공동 양도된 공보들에 개시되며, 그 각각의 내용들은 그 전체가 본 명세서에 참조로 완전히 포함된다: "Group-III Nitride Based High Electron Mobility Transistor (HEMT) With Barrier/Spacer Layer"라는 명칭의 미국 특허 제6,849,882호(Chavarkar 등); "Insulating Gate AlGaN/GaN HEMT"라는 명칭의 미국 특허 제7,230,284호(Parikh 등); "Wide Bandgap Transistor Devices With Field Plates"라는 명칭의 미국 특허 제7,501,669호(Parikh 등); "Cascode Amplifier Structures Including Wide Bandgap Field Effect Transistor With Field Plates"라는 명칭의 미국 특허 제7,126,426호(Mishra 등); "Wide Bandgap HEMTs With Source Connected Field Plates"라는 명칭의 미국 특허 제7,550,783호(Wu 등); "Wide Bandgap Transistors With Multiple Field Plates"라는 명칭의 미국 특허 제7,573,078호(Wu 등); "Wide Bandgap Field Effect Transistors With Source Connected Field Plates"라는 명칭의 미국 특허 공개 제2005/0253167호(Wu 등); "Wide Bandgap Transistors With Gate-Source Field Plates"라는 명칭의 미국 특허 공개 제2006/0202272호(Wu 등); "GaN Based HEMTs With Buried Field Plates"라는 명칭의 미국 특허 공개 제2008/0128752호(Wu); "Gate Electrodes For Millimeter-Wave Operation and Methods of Fabrication"이라는 명칭의 미국 특허 공개 제2010/0276698호(Moore 등); "High Power Gallium Nitride Field Effect Transistor Switches"라는 명칭의 미국 특허 공개 제2012/0049973호(Smith, Jr. 등); "Low Noise Amplifiers Including Group III Nitride Based High Electron Mobility Transistors"라는 명칭의 미국 특허 공개 제2012/0194276호(Fisher); 및 "Recessed field plate transistor structures"라는 명칭의 미국 특허 제9,847,411호(Sriram 등).
본 발명의 개념들의 실시예들이 그의 특정 구성들을 참조하여 상당히 상세히 설명되었지만, 다른 버전들도 가능하다. 필드 플레이트들 및 게이트들은 또한 많은 상이한 형상들을 가질 수 있고, 많은 상이한 방식으로 소스 컨택트에 접속될 수 있다. 따라서, 본 발명의 개념들의 사상 및 범위는 전술한 특정 실시예들로 제한되지 않아야 한다.

Claims (33)

  1. 트랜지스터 디바이스로서,
    반도체층;
    상기 반도체층 상의 소스 및 드레인 컨택트들;
    상기 반도체층 상의 상기 소스 및 드레인 컨택트들 사이의 게이트 컨택트;
    상기 반도체층 위의 상기 게이트 컨택트와 상기 드레인 컨택트 사이의 필드 플레이트;
    상기 필드 플레이트와 상기 소스 컨택트 사이의 제1 전기 접속 - 상기 제1 전기 접속은 상기 트랜지스터 디바이스의 활성 영역 밖에 있음 -; 및
    상기 필드 플레이트와 상기 소스 컨택트 사이의 제2 전기 접속을 포함하는, 트랜지스터 디바이스.
  2. 제1항에 있어서,
    상기 필드 플레이트와 상기 소스 컨택트 사이의 상기 제1 전기 접속은 상기 게이트 컨택트 위에서 교차하지 않는, 트랜지스터 디바이스.
  3. 제2항에 있어서,
    상기 트랜지스터 디바이스는 상기 소스 컨택트와 전기적으로 접촉하는 소스 금속화부를 포함하고, 상기 제1 전기 접속은 상기 소스 금속화부와 접촉하기 위해 루프에서 상기 디바이스의 상기 활성 영역 밖으로 연장되는 필드 플레이트 연장부를 포함하는, 트랜지스터 디바이스.
  4. 제1항에 있어서,
    상기 트랜지스터 디바이스는 상기 소스 컨택트와 전기적으로 접촉하는 소스 금속화부를 포함하고, 상기 제2 전기 접속은 상기 필드 플레이트로부터 상기 게이트 위에서 상기 소스 금속화부까지 연장되는 스트랩을 포함하는, 트랜지스터 디바이스.
  5. 제4항에 있어서,
    상기 제2 전기 접속은 상기 제1 전기 접속에 대향하는 상기 게이트의 단부로부터 0 내지 500 미크론에 위치되는, 트랜지스터 디바이스.
  6. 제4항에 있어서,
    상기 제2 전기 접속은 상기 제1 전기 접속에 대향하는 상기 게이트의 단부로부터 10 내지 50 미크론에 위치되는, 트랜지스터 디바이스.
  7. 제4항에 있어서,
    상기 제2 전기 접속은 상기 제1 전기 접속에 대향하는 상기 게이트의 단부로부터 약 20 미크론에 위치되는, 트랜지스터 디바이스.
  8. 제1항에 있어서,
    상기 제2 전기 접속은 상기 디바이스의 상기 활성 영역 밖에 형성되고, 상기 게이트 위에서 교차하지 않는, 트랜지스터 디바이스.
  9. 제8항에 있어서,
    상기 트랜지스터 디바이스는 상기 소스 컨택트와 전기적으로 접촉하는 소스 금속화부를 포함하고, 상기 제2 접속은 상기 소스 금속화부와 접촉하기 위해 루프에서 상기 디바이스의 상기 활성 영역 밖으로 연장되는 필드 플레이트 연장부를 포함하는, 트랜지스터 디바이스.
  10. 제1항에 있어서,
    상기 제1 전기 접속 및 상기 제2 전기 접속은 소스 금속화 프로세스의 일부로서 형성되는, 트랜지스터 디바이스.
  11. 제1항에 있어서,
    상기 필드 플레이트와 상기 소스 컨택트 사이의 상기 제2 전기 접속은 상기 필드 플레이트로부터 상기 게이트 위에서 상기 트랜지스터 디바이스의 상기 활성 영역 내의 상기 소스 금속화부까지 연장되는 복수의 스트랩을 포함하는, 트랜지스터 디바이스.
  12. 제1항에 있어서,
    상기 필드 플레이트는 제1 필드 플레이트를 포함하고, 상기 트랜지스터 디바이스는,
    상기 반도체층 위의 상기 게이트 컨택트와 상기 드레인 컨택트 사이의 제2 필드 플레이트;
    상기 제2 필드 플레이트와 상기 소스 컨택트 사이의 제3 전기 접속 - 상기 제3 전기 접속은 상기 트랜지스터 디바이스의 활성 영역 밖에 있음 -; 및
    상기 제2 필드 플레이트와 상기 소스 컨택트 사이의 제4 전기 접속을 더 포함하는, 트랜지스터 디바이스.
  13. 제12항에 있어서,
    상기 제2 필드 플레이트와 상기 소스 컨택트 사이의 상기 제3 전기 접속은 상기 게이트 컨택트 위에서 교차하지 않는, 트랜지스터 디바이스.
  14. 제13항에 있어서,
    상기 트랜지스터 디바이스는 상기 소스 컨택트와 전기적으로 접촉하는 소스 금속화부를 포함하고, 상기 제3 전기 접속은 상기 소스 금속화부와 접촉하기 위해 루프에서 상기 디바이스의 상기 활성 영역 밖으로 연장되는 필드 플레이트 연장부를 포함하는, 트랜지스터 디바이스.
  15. 제12항에 있어서,
    상기 트랜지스터 디바이스는 상기 소스 컨택트와 전기적으로 접촉하는 소스 금속화부를 포함하고, 상기 제4 전기 접속은 상기 제2 필드 플레이트로부터 상기 게이트 위에서 상기 소스 금속화부까지 연장되는 스트랩을 포함하는, 트랜지스터 디바이스.
  16. 제1항에 있어서,
    상기 필드 플레이트는 제1 필드 플레이트를 포함하고, 상기 트랜지스터 디바이스는,
    상기 반도체층 위의 상기 게이트 컨택트와 상기 드레인 컨택트 사이의 제2 필드 플레이트; 및
    상기 제2 필드 플레이트와 상기 소스 컨택트 사이의 제3 전기 접속 - 상기 제3 전기 접속은 상기 트랜지스터 디바이스의 활성 영역 내에 있음 - 을 더 포함하는, 트랜지스터 디바이스.
  17. 제16항에 있어서,
    상기 제1 필드 플레이트는 상기 제2 필드 플레이트와 상기 소스 컨택트 사이에 있는, 트랜지스터 디바이스.
  18. 트랜지스터 디바이스를 형성하는 방법으로서,
    반도체층을 제공하는 단계;
    상기 반도체층 상에 소스 및 드레인 컨택트들을 형성하는 단계;
    상기 반도체층 상의 상기 소스 및 드레인 컨택트들 사이에 게이트 컨택트를 형성하는 단계;
    상기 반도체층 위의 상기 게이트 컨택트와 상기 드레인 컨택트 사이에 필드 플레이트를 형성하는 단계;
    상기 필드 플레이트와 상기 소스 컨택트 사이에 제1 전기 접속을 형성하는 단계 - 상기 제1 전기 접속은 상기 트랜지스터 디바이스의 활성 영역 밖에 있음 -; 및
    상기 필드 플레이트와 상기 소스 컨택트 사이에 제2 전기 접속을 형성하는 단계를 포함하는, 방법.
  19. 제18항에 있어서,
    상기 필드 플레이트와 상기 소스 금속화부 사이의 상기 제1 전기 접속은 상기 게이트 컨택트 위에서 교차하지 않는, 방법.
  20. 제19항에 있어서,
    상기 트랜지스터 디바이스는 상기 소스 컨택트와 전기적으로 접촉하는 소스 금속화부를 포함하고, 상기 제1 전기 접속은 상기 소스 금속화부와 접촉하기 위해 루프에서 상기 디바이스의 상기 활성 영역 밖으로 연장되는 필드 플레이트 연장부를 포함하는, 방법.
  21. 제18항에 있어서,
    상기 트랜지스터 디바이스는 상기 소스 컨택트와 전기적으로 접촉하는 소스 금속화부를 포함하고, 상기 제2 전기 접속은 상기 필드 플레이트로부터 상기 게이트 위에서 상기 소스 금속화부까지 연장되는 스트랩을 포함하는, 방법.
  22. 제21항에 있어서,
    상기 제2 전기 접속은 상기 제1 전기 접속에 대향하는 상기 게이트의 단부로부터 0 내지 500 미크론에 위치되는, 방법.
  23. 제21항에 있어서,
    상기 제2 전기 접속은 상기 제1 전기 접속에 대향하는 상기 게이트의 단부로부터 10 내지 50 미크론에 위치되는, 방법.
  24. 제21항에 있어서,
    상기 제2 전기 접속은 상기 제1 전기 접속에 대향하는 상기 게이트의 단부로부터 약 20 미크론에 위치되는, 방법.
  25. 제18항에 있어서,
    상기 제2 전기 접속은 상기 디바이스의 상기 활성 영역 밖에 형성되고, 상기 게이트 위에서 교차하지 않는, 방법.
  26. 제25항에 있어서,
    상기 트랜지스터 디바이스는 상기 소스 컨택트와 전기적으로 접촉하는 소스 금속화부를 포함하고, 상기 제2 접속은 상기 소스 금속화부와 접촉하기 위해 루프에서 상기 디바이스의 상기 활성 영역 밖으로 연장되는 필드 플레이트 연장부를 포함하는, 방법.
  27. 제18항에 있어서,
    상기 제1 전기 접속 및 상기 제2 전기 접속은 소스 금속화 프로세스의 일부로서 형성되는, 방법.
  28. 제18항에 있어서,
    상기 필드 플레이트와 상기 소스 컨택트 사이의 상기 제2 전기 접속은 상기 필드 플레이트로부터 상기 게이트 위에서 상기 트랜지스터 디바이스의 상기 활성 영역 내의 상기 소스 금속화부까지 연장되는 복수의 스트랩을 포함하는, 방법.
  29. 제18항에 있어서,
    상기 필드 플레이트는 제1 필드 플레이트를 포함하고, 상기 트랜지스터 디바이스는,
    상기 반도체층 위의 상기 게이트 컨택트와 상기 드레인 컨택트 사이의 제2 필드 플레이트;
    상기 제2 필드 플레이트와 상기 소스 컨택트 사이의 제3 전기 접속 - 상기 제3 전기 접속은 상기 트랜지스터 디바이스의 활성 영역 밖에 있음 -; 및
    상기 제2 필드 플레이트와 상기 소스 컨택트 사이의 제4 전기 접속을 더 포함하는, 방법.
  30. 제29항에 있어서,
    상기 제2 필드 플레이트와 상기 소스 컨택트 사이의 상기 제3 전기 접속은 상기 게이트 컨택트 위에서 교차하지 않는, 방법.
  31. 제30항에 있어서,
    상기 트랜지스터 디바이스는 상기 소스 컨택트와 전기적으로 접촉하는 소스 금속화부를 포함하고, 상기 제3 전기 접속은 상기 소스 금속화부와 접촉하기 위해 루프에서 상기 디바이스의 상기 활성 영역 밖으로 연장되는 필드 플레이트 연장부를 포함하는, 방법.
  32. 제29항에 있어서,
    상기 트랜지스터 디바이스는 상기 소스 컨택트와 전기적으로 접촉하는 소스 금속화부를 포함하고, 상기 제4 전기 접속은 상기 제2 필드 플레이트로부터 상기 게이트 위에서 상기 소스 금속화부까지 연장되는 스트랩을 포함하는, 방법.
  33. 트랜지스터 디바이스로서,
    반도체층;
    상기 반도체층 상의 소스 및 드레인 컨택트들;
    상기 반도체층 상의 상기 소스 및 드레인 컨택트들 사이의 게이트 컨택트;
    상기 반도체층 위의 상기 게이트 컨택트와 상기 드레인 컨택트 사이의 필드 플레이트;
    상기 필드 플레이트와 상기 소스 컨택트 사이의 제1 전기 접속 - 상기 제1 전기 접속은 상기 트랜지스터 디바이스의 활성 영역 밖에 있음 -; 및
    상기 디바이스의 상기 활성 영역 내에 있는, 상기 필드 플레이트와 상기 소스 컨택트 사이의 제2 전기 접속을 포함하는, 트랜지스터 디바이스.
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