JP2023546727A - 少なくとも部分的に埋め込まれたフィールド・プレートを有する電界効果トランジスタ - Google Patents

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Abstract

半導体素子は、半導体層と、半導体層上の表面誘電体層と、表面誘電体層上のゲートの少なくとも一部分とを含む。表面誘電体層は、ゲートから横方向に離間された開口をその中に含む。半導体素子は、表面誘電体層上の層間誘電体層と、層間誘電体層上のフィールド・プレートとを含む。フィールド・プレートは、ゲートから横方向に離間されており、フィールド・プレートの少なくとも一部分は、表面誘電体層内の開口の上方に埋込部分を含む。

Description

本開示は、トランジスタ構造に関し、特にはフィールド・プレートを含む、電解効果トランジスタに関する。
シリコン（Ｓｉ）やガリウムヒ素（ＧａＡｓ）等のナロー・バンドギャップ半導体材料は、低電力用途、及びＳｉの場合には、低周波用途用の半導体素子に広く使用されている。ただし、これらの半導体材料は、バンドギャップが比較的小さく（室温において、Ｓｉで１．１２ｅＶ、ＧａＡｓで１．４２ｅＶ）、絶縁破壊電圧が比較的小さいため、高電力及び／又は高周波数の用途にはあまり適していない場合がある。
高出力、高温、及び／又は高周波の用途及びデバイスへの関心から、ワイド・バンドギャップ半導体材料、例えば、炭化ケイ素（室温において４Ｈ－ＳｉＣで３．２ｅＶ）及び第ＩＩＩ族窒化物（例えば、室温においてＧａＮで３．３６ｅＶ）が注目されている。これらの材料は、ＧａＡｓ及びＳｉよりも高い電界破壊強度、及び高い電子飽和速度を有することができる。
高電力及び／又は高周波数の用途で特に興味深い素子は、変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ：ｍｏｄｕｌａｔｉｏｎ ｄｏｐｅｄ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）としても知られる、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。ＨＥＭＴ素子では、異なるバンドギャップ・エネルギーの２つの半導体材料のヘテロ接合において２次元電子ガス（２ＤＥＧ：ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ）が形成され得、この場合に、小さいバンドギャップの材料は、広いバンドギャップ材料よりも電子親和力が高い。２ＤＥＧは、ドープされていない小さいバンドギャップ材料の蓄積層であり、比較的高いシート電子濃度、例えば１０１３キャリア／ｃｍ２を超えるシート電子濃度を含むことができる。さらに、より広いバンドギャップ半導体に由来する電子は、２ＤＥＧに転移する可能性があり、イオン化された不純物の散乱が減少することにより、比較的高い電子移動度が可能になる。比較的高いキャリア濃度とキャリア移動度との、この組合せは、ＨＥＭＴに比較的大きな相互コンダクタンスを与えることができ、高周波用途用の金属半導体電界効果トランジスタ（ＭＥＳＦＥＴＳ：ｍｅｔａｌ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ）を超える性能上の優位性をもたらすことができる。
窒化ガリウム／窒化アルミニウムガリウム（ＧａＮ／ＡｌＧａＮ）材料系で製造されたＨＥＭＴは、比較的高い絶縁破壊電界、比較的広いバンドギャップ、比較的大きな伝導帯オフセット、及び／又は比較的高い飽和電子ドリフト速度等の材料特性の組合せにより、大量のＲＦ電力を生成することが可能である。２ＤＥＧ中の電子の大部分は、ＡｌＧａＮ中の分極に起因する可能性がある。
フィールド・プレートは、マイクロ波周波数でのＧａＮベースのＨＥＭＴの性能を向上させるために使用されており、フィールド・プレートのない素子よりも性能が向上している。多くのフィールド・プレート・アプローチでは、フィールド・プレートをチャネルのドレイン側の上にのせた状態で、フィールド・プレートをトランジスタのソースに接続することを伴う。これにより、トランジスタのゲート・ドレイン側の電界が低下し、それによって絶縁破壊電圧が増加し、高電界トラップ効果が低下する可能性がある。ただし、ゲート・ドレイン間フィールド・プレートを備えたトランジスタの中には、特にゲートのソース側の電界が重要になるクラスＣ（又はそれより上のクラス）のオペレーションで、比較的低い信頼性性能を示すものがあり得る。
図１は、炭化ケイ素基板１２上に形成されたＧａＮベースＨＥＭＴ１０を示す。基板１２上にはＧａＮチャネル層１６があり、チャネル層１６上にはＡｌＧａＮバリア層１８がある。バリア層１８に隣接するチャネル層１６内に、２次元電子ガス（２ＤＥＧ）２０が生じる。チャネル層１６上には、ソース接点２２及びドレイン接点２４が形成されている。２ＤＥＧ２０の導電率は、ソース接点２２とドレイン接点２４の間のバリア層１８の上に形成されたゲート２６に電圧を印加することによって、変調される。図１に示すように、ゲート２６は、表面誘電体層２５を通過して延びる比較的狭い接触領域において、ゲート２６がバリア層１８と接触する、マッシュルーム（ｍｕｓｈｒｏｏｍ）構成又はＴトップ（Ｔ－ｔｏｐ）構成を有していてもよい。
ＨＥＭＴ１０は、ソース接点２２に接続されたフィールド・プレート２８を含む。フィールド・プレート２８は、層間誘電体層２１によってゲート２６から離間されるとともに、層間誘電体層２１と表面誘電体層２５とによってバリア層１８から離間されている。フィールド・プレート２８は、ゲート２６の上方に延びるとともに、ドレイン２４に向かって横方向に延びている。
フィールド・プレート２８は、ソース接点２２に接続されている。フィールド・プレート２８をソース接点２２に接続すると、ゲート・ドレイン間容量（Ｃｇｄ：ｇａｔｅ－ｔｏ－ｄｒａｉｎ ｃａｐａｃｉｔａｎｃｅ）を減少させ、その結果、素子のゲインを高めることができる。ゲート・ドレイン間容量Ｃｇｄを減少させることに加えて、フィールド・プレート２８の存在は、素子の直線性を改善し、且つ／又は容量のドレイン・バイアス依存性を減少させることができる。ＧａＮベースのＨＥＭＴは一般に良好な直線性を示すが、高電力ＲＦ用途ではさらなる改善が望まれる場合がある。また、図１に示された構造は、フィールド・プレートを備えない構造と比較して、ゲート・ドレイン間容量Ｃｇｄを小さくすることができる一方で、ゲート・ドレイン間容量Ｃｇｄは、依然としてドレイン接点２４のバイアスに対して大きな依存性を示す可能性がある。
米国特許第６，８４９，８８２号明細書 米国特許第７，２３０，２８４号明細書 米国特許第７，５０１，６６９号明細書 米国特許第７，１２６，４２６号明細書 米国特許第７，５５０，７８３号明細書 米国特許第７，５７３，０７８号明細書 米国特許出願公開第２００５／０２５３１６７号明細書 米国特許出願公開第２００６／０２０２２７２号明細書 米国特許出願公開第２００８／０１２８７５２号明細書 米国特許出願公開第２０１０／０２７６６９８号明細書 米国特許出願公開第２０１２／００４９９７３号明細書 米国特許出願公開第２０１２／０１９４２７６号明細書 米国特許第９，８４７，４１１号明細書
いくつかの実施例によるトランジスタ素子は、半導体層と、半導体層上の表面誘電体層と、表面誘電体層上のゲートの少なくとも一部分とを含む。表面誘電体層は、ゲートから横方向に離間された開口をその中に含む。トランジスタ素子は、表面誘電体層上の層間誘電体層、及び層間誘電体層上のフィールド・プレートを含む。フィールド・プレートは、ゲートから横方向に離間されており、フィールド・プレートの少なくとも一部分は、表面誘電体層における開口内にある。
いくつかの実施例では、フィールド・プレートは、半導体層の上に延びる非埋込部分を含む。フィールド・プレートの埋込部分は、非埋込部分が半導体層から垂直方向に離間されているよりも短い距離だけ、半導体層から垂直方向に離間されている。
層間誘電体層は、表面誘電体層における開口の中に延びている。いくつかの実施例では、表面誘電体層における開口は、表面誘電体層を完全に通過して延びて半導体層を露出させている。いくつかの実施例では、ゲートは、表面誘電体層を完全に通過して延びて半導体層に接触している。
トランジスタ素子は、半導体層上のソース接点とドレイン接点をさらに含んでもよく、ここで、ゲートは、ソース接点とドレイン接点の間にある。非埋込部分は、ドレイン接点に向かって半導体層上を延びる、ドレイン側ウィングを含んでもよい。いくつかの実施例では、フィールド・プレートは、半導体層の上をソース接点に向かって延びるソース側ウィングを含む。ドレイン側ウィングは、約０ｎｍから約５００ｎｍまでの幅を有し得る。いくつかの実施例では、ドレイン側ウィングは、層間誘電体層と表面誘電体層とを合わせた厚さだけ、半導体層から垂直に離間されている。
いくつかの実施例では、フィールド・プレートは、トランジスタ素子のアクティブ領域の外側のソース接点に電気的に接続される。フィールド・プレートとソース接点の間の電気接続は、前記ゲートの上を交差しなくてもよい。
トランジスタ素子は、第１の開口から横方向に離間された、表面誘電体層における第２の開口をさらに含んでもよい。ゲートの埋込接触部分は第２の開口を通過して延びてもよい。開口は、面取り又は丸み付けされた縁端を有してもよい。
いくつかの実施例では、フィールド・プレートの埋込部分は、層間誘電体層の厚さだけ、半導体層から垂直方向に離間されている。フィールド・プレートの埋込部分は、約６０ｎｍから約３００ｎｍの距離だけ、いくつかの実施例では、約１００ｎｍから約２００ｎｍの距離だけ、さらにいくつかの実施例では、約１５０ｎｍの距離だけ半導体層から垂直方向に離間されてもよい。
いくつかの実施例では、フィールド・プレートは、層間誘電体層の厚さだけ、ゲートから横方向に離間されている。いくつかの実施例では、フィールド・プレートは、約２００ｎｍから約７００ｎｍの厚さだけ、さらにいくつかの実施例では、約２００ｎｍから約４００ｎｍの厚さだけ、ゲートから横方向に離間されている。
フィールド・プレートは、約６００ｎｍから１５００ｎｍまでの全幅を有してもよく、フィールド・プレートの埋込部分は、約５００ｎｍから約９００ｎｍまでの幅を有してもよい。開口は、面取り又は丸み付けされた縁端を有してもよい。
いくつかの実施例によるトランジスタ素子を形成する方法は、半導体層上に表面誘電体層を形成するステップと、表面誘電体層内に開口を形成するステップと、表面誘電体層上にゲートを形成するステップとを含む。ゲートは開口から横方向に離間されている。この方法は、ゲート及び表面誘電体層の上に層間誘電体層を形成するステップであって、表面誘電体層が開口の中に延びている、ステップと、開口の上方の層間誘電体層上にフィールド・プレートを形成するステップとをさらに含む。
この方法は、表面誘電体層内に第２の開口を形成するステップであって、第１及び第２の開口は互いに横方向に離間されている、ステップをさらに含んでもよい。ゲートは、第２の開口の上に形成されてもよく、ゲートは、第２の開口を通過して延びる埋込接触部分を含んでもよい。ゲートの埋込接触部分は、半導体層に接触してもよい。第２の開口は、面取り又は丸み付けされた縁端を有してもよい。
第１及び第２の開口を形成するステップは、半導体層上に予備表面誘電体層を形成するステップと、予備表面誘電体層内に第１及び第２の穴部を形成するために予備表面誘電体層を選択的にエッチングするステップと、半導体層と予備表面誘電体層の上に犠牲誘電体層を堆積させるステップであって、犠牲誘電体層は第１及び第２の穴部を充填する、ステップと、第１及び第２の穴部内の半導体層の部分を露出させるとともに、犠牲誘電体層の側方部分を第１及び第２の穴部の内部側壁上に残すために、犠牲誘電体層を異方性エッチングするステップであって、予備表面誘電体層と側方部分が表面誘電体層を規定する、ステップとを含む。
この方法は、半導体層上にソース接点とドレインの接点を形成するステップであって、ゲートはソースとドレインの接点の間にある、ステップをさらに含み、フィールド・プレートは、開口の上方の埋込部分と、半導体層の上をドレイン接点に向かって延びるドレイン側ウィングとを含んでもよい。
フィールド・プレートは、半導体層の上をソース接点に向かって延びる、ソース側ウィングを含んでもよい。
ドレイン側ウィングは、層間誘電体層と表面誘電体層とを合わせた厚さだけ、半導体層から垂直に離間されている。ドレイン側ウィングは、約０ｎｍから約５００ｎｍまでの幅を有してもよい。フィールド・プレートの埋込部分は、約５００ｎｍから約９００ｎｍまでの幅を有してもよい。
方法はさらに、トランジスタ素子のアクティブ領域の外側のソース接点にフィールド・プレートを電気的に接続するステップであって、フィールド・プレートとソース接点の間の電気的接続がゲートの上を交差しない、ステップをさらに含んでもよい。
いくつかの実施例によるトランジスタ素子は、半導体層と、半導体層上の表面誘電体層と、表面誘電体層上のゲートの少なくとも一部分とを含む。表面誘電体層は、ゲートから横方向に離間された開口をその中に含む。トランジスタ素子は、開口の上方の凹部を備える、表面誘電体層上の層間誘電体層と、凹部内のフィールド・プレートの少なくとも一部分とをさらに含む。
フィールド・プレートは、半導体層の上に延びる非埋込部分を含んでもよく、ここで、凹部内のフィールド・プレートの部分は、半導体層から垂直方向に離間されている非埋込部分よりも小さい距離だけ、半導体層から垂直方向に離間されている。
フィールド・プレートを含む、従来型トランジスタ素子の横断面図である。 いくつかの実施例によるフィールド・プレートを含む、トランジスタ素子の横断面図である。 さらに別の実施例によるフィールド・プレートを含む、トランジスタ素子の横断面図である。 さらに別の実施例によるフィールド・プレートを含む、トランジスタ素子の横断面図である。 いくつかの実施例による素子に対する、シミュレートされたＣｇｄのグラフである。 いくつかの実施例による素子に対する、シミュレートされたドレイン・ソース間容量Ｃｄｓのグラフである。 いくつかの実施例によるフィールド・プレートを含むトランジスタ素子を製造するためのオペレーションを示す横断面図である。 いくつかの実施例によるフィールド・プレートを含むトランジスタ素子を製造するためのオペレーションを示す横断面図である。 いくつかの実施例によるフィールド・プレートを含むトランジスタ素子を製造するためのオペレーションを示す横断面図である。 いくつかの実施例によるフィールド・プレートを含むトランジスタ素子を製造するためのオペレーションを示す横断面図である。 いくつかの実施例によるフィールド・プレートを含むトランジスタ素子を製造するためのオペレーションを示す横断面図である。 いくつかの実施例によるフィールド・プレートを含むトランジスタ素子を製造するためのオペレーションを示す横断面図である。 いくつかの実施例によるフィールド・プレートを含むトランジスタ素子を製造するためのオペレーションを示す横断面図である。 いくつかの実施例によるフィールド・プレートを含むトランジスタ素子を製造するためのオペレーションを示す横断面図である。 素子のアクティブ領域の外側の、従来型トランジスタ構造の部分の平面図である。 素子のアクティブ領域の外側の、いくつかの実施例によるトランジスタ構造の部分の平面図である。 いくつかの実施例による、トランジスタ素子を形成するオペレーションを示すブロック図である。 実施例によるトランジスタ素子を組み入れたＲＦトランジスタ増幅器を使用することのできる、多段増幅回路の概略ブロック図である。 実施例によるトランジスタ素子を組み入れたＲＦトランジスタ増幅器を使用することのできる、多段増幅回路の概略ブロック図である。 実施例によるトランジスタ素子を組み入れたＲＦトランジスタ増幅器を使用することのできる、多段増幅回路の概略ブロック図である。
次に本発明概念の実施例を、添付の図面と関係して記述する。本明細書で説明するいくつかの実施例は、フィールド・プレートが垂直方向においてゲートと重ならないように、ゲートに対して自動位置合わせされている、またいくつかの実施例では、ゲートから横方向に離間されている、フィールド・プレートを含む、トランジスタ素子を提供する。いくつかの実施例では、フィールド・プレートは、埋込領域においてバリア層に向かって埋め込まれている。さらに別の実施例では、フィールド・プレートは、素子のゲートの上を交差しない接続によって、素子のアクティブ領域の外側のソースに接続されてもよい。
本明細書においては序数、第１、第２、第３等を使用して様々な要素を記述することがあるが、これらの要素はこれらの用語によって制限されるべきではないことを理解されたい。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。例えば、第１の要素は第２の要素と呼ぶこともでき、同様に、第２の要素は、本開示の範囲から逸脱することなく、第１の要素と呼ぶこともできる。
さらに、「下（ｌｏｗｅｒ）」又は「底（ｂｏｔｔｏｍ）」、及び「上（ｕｐｐｅｒ）」又は「頂（ｔｏｐ）」等の相対的な用語は、図面に示されるように、ある要素と別の要素との関係を記述するために本明細書において使用されることがある。相対的な用語は、図面に描かれた向きに加えて、素子の異なる向きを包含することを意図していることを理解されたい。例えば、図面の１つにおいて素子が裏返しされた場合、要素の「下」側にあると記述されている特徴は、その要素の「上」側に向けられる。したがって、例示的な用語「下」は、素子の特定の向きに応じて、下向き及び上向きの両方を記述することができる。同様に、図面の１つにおいて素子が裏返しされた場合、他の要素の「下」又は「下方（ｂｅｌｏｗ）」として記述された要素は、それらの他の要素の上方に向けられることになる。したがって、「下方」又は「下」という例示的な用語は、上方及び下方の向きの両方を記述することができる。
本明細書における開示の説明において使用される用語は、特定の実施例を記述することのみを目的としており、本開示を限定することを意図するものではない。本開示及び添付の特許請求の範囲の説明において使用される場合には、単数形「ａｎ」及び「ｔｈｅ」は、文脈が明確に別段の指示を示さない限り、複数形も含むことが意図される。また、本明細書で使用される用語「及び／又は」は、関連する列挙された項目のうちの１つ又は複数の項目の任意及び全ての可能な組合せを指し、且つ包含することも理解されたい。「備える（ｃｏｍｐｒｉｓｅ）」及び「備えている（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、本明細書で使用される場合、記載されたステップ、オペレーション、特徴、要素、及び／又はコンポーネントの存在を明示するが、１つ又は複数の他のステップ、オペレーション、特徴、要素、コンポーネント、及び／又はそれらの群の存在又は追加を排除するものではないことがさらに理解されるであろう。
本開示の実施例は、本開示の理想化された実施例の概略図である横断面図を参照して本明細書に記述される。そのため、例えば製造技術及び／又は公差の結果としての、図の形状からの変動が予想される。したがって、本開示の実施例は、本明細書に図示される領域の特定の形状に限定されるものとして解釈されるべきではなく、例えば製造から生じる形状の逸脱を含めるべきである。図面に図示される領域は本質的に概略的であり、それらの形状は、素子の領域の実際の形状を図示することを意図するものではなく、特に明記しない限り、開示の範囲を限定することを意図しない。さらに、模式的な理由から、以下の図面において直線、水平、又は垂直に見える線は、多くの場合、傾斜、弯曲、非水平、又は非垂直になる。さらに、要素の厚さは本質的に模式的であることを意味している。
別に定義されていない限り、技術用語及び科学用語を含む、本開示の実施例を開示する際に使用される全ての用語は、関連技術の当業者によって一般的に理解されるのと同じ意味を有し、本開示の時点で知られている特定の定義に必ずしも限定されない。したがって、これらの用語は、そのような時間の後に作成される同等の用語を含むことができる。さらに、一般的に使用される辞書で定義されているもののような用語は、本明細書及び関連技術の文脈においてそれらの意味と一致する意味を有すると解釈されるべきであると理解される。
図２を参照すると、いくつかの実施例によるトランジスタ素子が図示されている。特に、図２は、基板１１２上に形成された、高電子移動度トランジスタ１００を示している。チャネル層１１６が、基板１１２上に形成され、バリア層１１８が、チャネル層１１６上にある。
ソース接点１２２とドレイン接点１２４とが、チャネル層１１６上に形成されている。ゲート１２６が、ソース接点１２２とドレイン接点１２４の間のバリア層１１８上に形成されている。図２に示されるように、ゲート２６は、マッシュルーム構成又はＴトップ構成を有してもよく、この構成において、ゲート１２６は、ゲート１２６の埋込接触部分１２７の比較的狭い接触領域において、バリア層１１８に接触し、埋込接触部分１２７は、表面誘電体層１２５を通過するゲート開口１６２内部の表面誘電体層１２５を通過して延びる。
表面誘電体層１２５はまた、表面誘電体層１２５を通過するフィールド・プレート開口１６４を含み、バリア層１１８を露出させる。
いくつかの実施例において、基板１１２は炭化ケイ素を含み、チャネル層１１６はＧａＮを含み、バリア層はＡｌＧａＮを含む。しかしながら、他の材料又は材料の組合せを使用することもできることが理解されるであろう。さらに、チャネル層１１６及び／又はバリア層１１８は、ＡｌｘＧａ１－ｘＮ等の合金を含んでもよく、ここで、０≦ｘ≦１である。ＨＥＭＴ素子が図示されているが、素子１００は、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ：ｍｅｔａｌ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、接合型電界効果トランジスタ（ＪＦＥＴ：ｊｕｎｃｔｉｏｎ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）等の別のタイプのトランジスタ素子であってもよいことがさらに理解されるであろう。
素子１００は、図６及び７に関係して後述するように、素子のアクティブ領域の外側の接続を介して、ソース接点１２２に接続されるフィールド・プレート１４０を含む。後述するように、いくつかの実施例では、フィールド・プレート１４０とソース接点１２２の間の接続は、ゲート１２６の上を交差しない。
フィールド・プレート１４０は、層間誘電体層１２１によってゲート１２６から横方向に離間されており、図１に示す構造におけるように、ゲート１２６の上に、それを越えて延びることはなく、そのことは、ステップ・カバレッジ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が不十分で、フィールド・プレートのメタライゼーションに亀裂が生じる可能性がある。フィールド・プレート１４０は、素子のアクティブ領域の外側（及び図２に図示される平面の外側）のソース接点１２２に電気的に接続されている。
ゲート１２６と同様に、フィールド・プレート１４０は、マッシュルーム構成又はＴトップ構成を有してもよく、この構成は、中央の埋込部分１４４と、埋込部分１４４から横方向に延びる１つ又は複数のウィング部分とを備えて、部分的に埋め込まれている。図２に示す実施例では、フィールド・プレート１４０は、ソース接点１２２に向かって横方向に延びるソース側ウィング１４６と、ドレイン接点１２４に向かって横方向に延びるドレイン側ウィング１４８とを含む。
フィールド・プレート１４０は、一般に、層間誘電体層１２１及び表面誘電体層１２５によって、バリア層１１８から垂直方向に離間されている。フィールド・プレート１４０のウィングとバリア層１１８の間の距離ｄ２は、層間誘電体層１２１と表面誘電体層１２５との合計厚さに一致する。フィールド・プレート１４０は、フィールド・プレート開口１６４の上方の埋込部分１４４を含み、埋込部分１４４は、フィールド・プレート開口１６４の上方の領域内部で、層間誘電体層１２１の厚さのみに等しい距離ｄ１だけ、バリア層１１８から垂直方向に離間されている。
フィールド・プレート１４０は、全横幅Ｌ１を有する。フィールド・プレート１４０のソース側ウィング１４６は幅Ｌ２を有し、フィールド・プレート１４０の埋込部分１４４は幅Ｌ３を有し、フィールド・プレート１４０のドレイン側ウィング１４８は幅Ｌ４を有する。フィールド・プレート１４０の埋込部分１４４は、ゲート１２６から距離Ｌ５だけ横方向に離間され、フィールド・プレート１４０は、ゲート１２６から距離Ｌ６だけ横方向に離間されている。以下で説明するように、距離ｄ１、ｄ２、及び幅Ｌ１～Ｌ６を調整することにより、素子のゲート・ソース間容量及びゲート・ドレイン間容量を変調するためのいくつかの自由度が提供される。
層間誘電体層１２１及びフィールド・プレート１４０の上にパッシベーション層１３２が形成され、パッシベーション層１３２の上にフィールド誘電体層１３４が形成されている。パッシベーション層１３２は、層間誘電体層１２１によって充填されていない、フィールド・プレート１４０とゲート１２６の間の間隙を充填してもよい。
表面誘電体層１２５、層間誘電体層１２１、パッシベーション層１３２及びフィールド誘電体層１３４は、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、酸化アルミニウム若しくは他の原子層堆積膜の１層又は複数層、又は酸化物・窒化・酸化物層等の多層絶縁体構造を含んでもよい。特定の実施例では、表面誘電体層１２５及び層間誘電体層１２１は窒化ケイ素を含み、パッシベーション層１３２は酸窒化ケイ素を含み、フィールド誘電体層１３４は窒化ケイ素を含む。
図３Ａは、さらに別の実施例によるＨＥＭＴトランジスタ素子構造２００Ａを示す。素子２００は、図２に示された素子１００と同様であり、素子２００がソース側ウィング１４６を含まないことを除いて、同じ番号は同じ要素を参照する。すなわち、フィールド・プレート１４０の埋込部分１４４とゲート１２６の間の距離Ｌ５は、フィールド・プレート１４０とゲート１２６の間の距離Ｌ６を規定し、ソース側ウィング１４６の幅Ｌ２はゼロとなる。
フィールド・プレート１４０の埋込部分１４４を設けることにより、素子のドレイン・ソース間容量Ｃｄｓ及びゲート・トレイン間容量Ｃｇｄが変化する。特に、フィールド・プレート１４０の埋込部分１４４を設けることにより、低いドレイン電圧におけるドレイン・ソース間容量Ｃｄｓを増加させることを犠牲にして、あるレベルのドレイン電圧に対する素子のゲート・ドレイン間容量Ｃｇｄを減少させることができる。
図３Ｂは、さらに別の実施例による、ＨＥＭＴトランジスタ素子構造２００Ｂを示す。素子２００は、図２に示された素子１００と同様であり、素子２００がソース側ウィング１４６又はドレイン側ウィング１４８を含まないことを除いて、同じ番号は同じ要素を参照する。すなわち、ドレイン側ウィング１４８の幅Ｌ４はゼロとなる。
例えば、図４Ａは、いくつかの実施例による、部分的に埋め込まれたフィールド・プレートを有する素子に対する、シミュレートされたゲート・ドレイン間容量Ｃｇｄのグラフであり、一方、図４Ｂは、いくつかの実施例による、部分的に埋め込まれたフィールド・プレートを有する素子に対する、シミュレートされたドレイン・ソース間容量Ｃｄｓのグラフである。図４Ａを参照すると、フィールド・プレート１４０の埋込部分１４４とバリア層１１８の間の距離ｄ１が２００ｎｍ（曲線４０２）及び１５０ｎｍ（曲線４０４）である素子に対して、ゲート・ドレイン間容量Ｃｇｄのシミュレートされた曲線がプロットされている。フィールド・プレート１４０の埋込部分１４４とバリア層１１８の間の距離ｄ１は、層間誘電体層１２１の厚さによって規定される。
いくつかの実施例では、フィールド・プレート１４０の埋込部分１４４とバリア層１１８の間の距離ｄ１は、約６０ｎｍから約３００ｎｍであり、いくつかの実施例では、約１００ｎｍから２００ｎｍの間である。本明細書で説明するように、フィールド・プレート１４０の一部分を埋め込むことは、ゲート・ドレイン間容量Ｃｇｄを減少させることができて、これは、この素子を使用して作製される増幅器の効率、直線性、利得、及び／又は帯域幅を向上させることができる。さらに、エッチング・プロセスを用いて、フィールド・プレート１４０の埋込部分１４４の位置を規定する、表面誘電体層１２５内のフィールド・プレート開口１６４を形成することにより、埋込部分１４４の位置に対する正確な制御を行うことが可能であり、これにより、素子の電気的特性に対するより正確な制御も行いながら、素子のプロセス繰返し性及び製造性を改善することができる。
（例えば、フィールド・プレート１４０とゲート１２６とを重ねないようにすることによって）フィールド・プレート１４０をゲート１２６から横方向に分離することは、ゲートからドレインへのフィードバック容量をブロックするフィールド・プレート１４０の能力を向上させることによって、素子のゲート・ドレイン間容量Ｃｇｄ及び／又はドレイン・ソース間容量Ｃｄｓを減少させることができる。すなわち、フィールド・プレート１４０とゲート１２６とを重ねることは、何の付加的な利益もなく追加の寄生容量をもたらし得る。
図４Ａに示されるように、３０Ｖ超のドレイン電圧、特に約３０～４０Ｖに対して、１５０ｎｍの距離ｄ１を有するシミュレートされた素子は、２００ｎｍの距離ｄ１を有するシミュレートされた素子と比較して、より低いゲート・ドレイン間容量Ｃｇｄを示す。
図４Ｂを参照すると、１５０ｎｍの距離ｄ１を有するシミュレートされた素子は、約３０Ｖ未満のドレイン電圧に対して２００ｎｍの距離ｄ１を有するシミュレートされた素子と比較して、望ましくない高いドレイン・ソース間容量Ｃｄｓを示す。しかしながら、ＧａＮベースのＨＥＭＴの通常の動作点は約５０Ｖのドレイン電圧であるため、この増大したドレイン・ソース間容量Ｃｄｓは、正常な素子動作に影響を与えない可能性がある。
したがって、フィールド・プレート１４０をゲート１２６から横方向に離間させることは、ゲート・ドレイン間容量Ｃｇｄに対するフィールド・プレート１４０の効果を損ないながら、ドレイン・ソース間容量Ｃｄｓを改善することができると考えられる。したがって、（図２及び図３に示されるような）フィールド・プレート１４０とゲート１２６の間の間隙Ｌ６の距離は、ドレイン・ソース間容量Ｃｄｓに悪影響を及ぼさずにゲート・ドレイン間容量Ｃｇｄを低減するように選択することができる。例えば、いくつかの実施例では、フィールド・プレート１４０とゲート１２６の間の間隙Ｌ６は、０．２ミクロンから０．７ミクロンであってもよい。間隙が０．２ミクロン未満の場合は、信頼性の問題が発生する可能性があり、間隙が０．７ミクロンを超えるとゲート・ドレイン間容量Ｃｇｄが望ましくないほど高くなる可能性がある。いくつかの実施例において、間隙Ｌ６は、約０．２ミクロンから約０．４ミクロンであってもよい。
フィールド・プレート１４０の全幅（図２及び３におけるＬ１）は、約０．６ミクロンから約１．５ミクロンであってもよい。
フィールド・プレート１４０の埋込部分１４４の幅（図２及び３におけるＬ３）は、約０．５ミクロンから０．９ミクロンであってもよい。
いくつかの実施例では、ゲート開口１６２及びフィールド・プレート開口１６４は、それらが面取り又は丸み付けされた縁端を有するように形成されてもよい。ゲート開口１６２及びフィールド・プレート開口１６４の縁端を面取り又は丸み付けすることは、ゲート１２６の埋込接触部分１２７及びフィールド・プレート１４０の埋込部分１４４に対応する形状をもたらし、このことは、ゲート１２６及びフィールド・プレート１４０の周囲の電界混雑（ｆｉｅｌｄ ｃｒｏｗｄｉｎｇ）を低減するのに役立つ。
フィールド・プレート１４０のソース側ウィング１４６及びドレイン側ウィング１４８の幅Ｌ２、Ｌ４も、素子のゲート・ドレイン間容量Ｃｇｄ及び／又はドレイン・ソース間容量Ｃｄｓに影響を与える可能性がある。ウィング１４６、１４８の長さは、ゲート・ドレイン間容量Ｃｇｄとドレイン・ソース間容量Ｃｄｓとの間のトレードオフを伴うことがある。例えば、ドレイン側ウィング１４８は、ゲート・ドレイン間容量Ｃｇｄを減少させることができるが、ドレイン・ソース間容量Ｃｄｓを増加させ得る。ドレイン側ウィング１４８は、約ゼロと０．５ミクロンの間の長さＬ４（図２及び図３）を有し得る。特に、ドレイン側ウィング１４８は、約０．３ミクロンの長さＬ４を有し得る。ソース側ウィング１４６は、約ゼロと０．３ミクロンの間の長さＬ２（図２及び図３）を有し得る。特に、ソース側ウィング１４６は、ゼロミクロンの長さＬ２を有していてもよい。
さらに、寄生容量が低減したことが理由で、フィールド・プレート１４０は、同じく高いレベルの電流を扱わなくてもよく、したがって、そうでない場合に必要とされるよりも小さい厚さを有するように形成してもよい。
図５Ａから図５Ｈは、いくつかの実施例によるフィールド・プレートを含むトランジスタ素子を製造するためのオペレーションを示す横断面図である。
図５Ａを参照すると、チャネル層１１６及びバリア層１１８がその上に形成された、基板１１２が設けられている。バリア層１１８上には予備表面誘電体層１２５’が形成されている。予備表面誘電体層１２５’上にフォトレジスト５２の層が形成されて、その中に２つの穴部５４、５６を形成するようにパターニングされる。
図５Ｂを参照すると、予備表面誘電体層１２５’は、例えば反応性イオン・エッチング又は誘導結合プラズマを用いて、２つの穴部５４、５６を通して選択的にエッチングされ、その内部に２つの対応する穴部１５４、１５６を形成する。
図５Ｃを参照すると、犠牲誘電体層１６５を、穴部１５４、１５６を充填するために予備表面誘電体層１２５’の上にブランケット堆積させる。犠牲誘電体層１６５は、予備表面誘電体層１２５’と同じ材料で形成されていてもよい。例えば、犠牲誘電体層１６５及び予備表面誘電体層１２５’の両方を窒化シリコンで形成してもよい。
図５Ｄを参照すると、犠牲誘電体層１６５は、予備面誘電層１２５’の穴部１５４の内表面上の側方部分１６６及び予備面誘電体層１２５’の穴部１５６の内表面上の側方部分１６８を除いて、犠牲誘電体層１６５の部分を除去するために、例えば、反応性イオン・エッチング又は誘導結合プラズマ１６７を使用して異方性エッチングされて、図５Ｅに示すように、丸み付け又は面取りされた縁端を有するゲート開口１６２及びフィールド・プレート開口１６４を形成する。側方部分１６６、１６８と共に、予備表面誘電体層１２５’は、バリア層１１８上に表面誘電体層１２５を形成する。側方部分１６６が存在すると、ゲート開口１６２の幅は、約２５０ｎｍとなる。
図５Ｆを参照すると、金等の金属が堆積されて、表面誘電体層１２５上にマッシュルーム・ゲート又はＴトップ・ゲート１２６を形成するようにパターニングされる。ゲート１２６の埋込接触部分は、ゲート開口１６２を通過して延びてバリア層１１８に接触する。次いで、層間誘電体層１２１が、表面誘電体層１２５とゲート１２６の上にブランケット堆積される。層間誘電体層１２１は、フィールド・プレート開口１６４を通過して延びてバリア層１１８と接触する。
図５Ｇを参照すると、次に、金等の金属が、フィールド・プレート開口１６４の上方の層間誘電体層１２１上に堆積され、パターニングされてフィールド・プレート１４０を形成する。フィールド・プレート１４０は、フィールド・プレート開口１６４内部で、層間誘電体層１２１の厚さに対応する距離ｄ１だけ、フィールド・プレート開口１６４の外側で、層間誘電体層１２１と表面誘電体層１２５の厚さの和に対応する距離ｄ２だけ、バリア層１１８から隔てられている。フィールド・プレート１４０は、層間誘電体層１２１の厚さにほぼ等しい距離Ｌ６だけゲート１２６から横方向に離間されている。したがって、フィールド・プレート１４０は、距離Ｌ６だけゲート１２６に対して自動位置合わせされている。
図５Ｈを参照すると、ＳｉＯＮの層等の、パッシベーション層１３２が、フィールド・プレート１４０及び層間誘電体層１２１の上に形成されている。最終的に、窒化ケイ素等の、フィールド誘電体層１３４が、パッシベーション層１３２の上に形成される。
上記のように、ゲート・ドレイン間容量Ｃｇｄ及び／又はドレイン・ソース間容量Ｃｄｓをさらに低減するために、フィールド・プレート１４０は、接続がゲート・メタルの上を交差しないように、素子のアクティブ領域の外側でソース接点１２２に接続されてもよい。例えば、図６は、素子のアクティブ領域３００の外側の、従来のトランジスタ構造の一部分の平面図であり、「素子のアクティブ領域」とは、一般に、ソース領域とドレイン領域の間の電気チャネルが形成され、素子のオン状態動作中にチャネル層１１６を通って電気伝導が発生する、素子の領域を指す。図６に示すように、従来の素子構造では、フィールド・プレート１４０メタライゼーションは、ゲート１２６メタライゼーションの上を交差して、ソース・オーバーメタライゼーション２２２に接触する。この配設により、素子のゲート・ドレイン間容量Ｃｇｄ及び／又はドレイン・ソース間容量Ｃｄｓが増加する可能性がある。
図７は、素子のアクティブ領域３００の外側の、いくつかの実施例によるトランジスタ構造の一部分の平面図である。図７に示すように、いくつかの実施例では、フィールド・プレート１４０メタライゼーションは、（ゲート１２６メタライゼーションの上を交差するのではなく）ゲート１２６メタライゼーションの遠位端１２６Ａのまわりに延びて、ソース・オーバーメタライゼーション２２２に接触する。この配設により、素子のゲート・ドレイン間容量Ｃｇｄ及び／又はドレイン・ソース間容量Ｃｄｓを低減することができる。
図８は、いくつかの実施例によるトランジスタ素子を形成するオペレーションを示すブロック図である。図８及び図５Ａから５Ｈを参照すると、いくつかの実施例によるトランジスタ素子を形成する方法は、半導体層上に表面誘電体層１２５を形成するステップ（ブロック８０２）、表面誘電体層内に開口１６４を形成するステップ（ブロック８０４）、表面誘電体層１２５上にゲート１２６を形成するステップであって、ゲートは開口１６４から横方向に離間されている、ステップ（ブロック８０６）、ゲートと表面誘電体層１２５の上に層間誘電体層１２１を形成するステップであって、表面誘電体層は開口１６４の中に延びている、ステップ（ブロック８０８）、及び開口１６４上方の層間誘電体層１２１上にフィールド・プレート１４０を形成するステップ（ブロック８１０）を含む。
この方法は、表面誘電体層に第２の開口を形成するステップであって、第１及び第２の開口は、互いに横方向に離間されている、ステップをさらに含んでもよい。ゲートは、第２の開口の上に形成されるとともに、ゲートは、第２の開口を通過する埋込接触部分を含む。ゲートの埋込接触部分は、半導体層に接触していてもよい。
この方法は、半導体層上にソース接点とドレイン接点とを形成するステップであって、ゲートはソース接点とドレイン接点の間にある、ステップをさらに含んでもよい。フィールド・プレートは、開口の上方の埋込部分と、半導体層上をドレイン接点に向かって延びるドレイン側ウィングとを含んでもよい。いくつかの実施例では、フィールド・プレートは、半導体層上をソース接点に向かって延びるソース側ウィングを含む。
フィールド・プレートの埋込部分は、層間誘電体層の厚さだけ半導体層から垂直方向に離間されていてもよい。いくつかの実施例では、フィールド・プレートの埋込部分は、半導体層から、約６０ｎｍから約３００ｎｍの距離だけ、いくつかの実施例では、約１００ｎｍから約２００ｎｍの距離だけ、及びいくつかの実施例では、約１５０ｎｍの距離だけ垂直方向に離間されていてもよい。
ドレイン側ウィングは、層間誘電体層と表面誘電体層を合わせた厚さだけ、半導体層から垂直方向に離間されていてもよい。いくつかの実施例では、ドレイン側ウィングは、約ゼロから約５００ｎｍの幅を有する。
フィールド・プレートは、層間誘電体層の厚さだけ、ゲートから横方向に離間されていてもよい。いくつかの実施例では、フィールド・プレートは、約２００ｎｍから約７００ｎｍの厚さだけ、さらにいくつかの実施例では、約２００ｎｍから約４００ｎｍの厚さだけ、横方向に離間されている。
いくつかの実施例では、フィールド・プレートは、約６００ｎｍから約１５００ｎｍの全幅を有する。いくつかの実施例では、フィールド・プレートの埋込部分は、約５００ｎｍから約９００ｎｍの幅を有する。
いくつかの実施例では、開口及び／又は第２の開口は、面取り又は丸み付けされた縁端を有する。
第１及び第２の開口を形成するステップが、半導体層上に予備表面誘電体層を形成するステップと、予備表面誘電体層内に第１及び第２の穴部を形成するために予備表面誘電体層を選択的にエッチングするステップと、半導体層と予備表面誘電体層との上に犠牲誘電体層を堆積させるステップであって、犠牲誘電体層は第１及び第２の穴部を充填する、ステップとを含んでもよい。犠牲誘電体層は、第１及び第２の穴部内の半導体層の部分を露出させるとともに、犠牲誘電体層の側方部分を第１及び第２の穴部の内部側壁上に残すために、異方性エッチングを行ってもよい。
この方法は、フィールド・プレートを、トランジスタ素子のアクティブ領域の外側のソース接点に接続するステップであって、フィールド・プレートとソース接点の間の電気接続はゲートの端部のまわりに延びて、ゲートの上を交差しない、ステップをさらに含んでもよい。
本明細書に記載されるトランジスタ素子は、多種多様な異なる周波数帯域で動作する増幅器において使用することができる。いくつかの実施例では、本明細書に記載されるようなトランジスタ素子を組み込んだＲＦトランジスタ増幅器は、１ＧＨｚを超える周波数で動作するように構成することができる。他の実施例では、ＲＦトランジスタ増幅器は、２．５ＧＨｚを超える周波数で動作するように構成することができる。さらに別の実施例では、ＲＦトランジスタ増幅器は、３．１ＧＨｚを超える周波数で動作するように構成することができる。さらに追加の実施例では、ＲＦトランジスタ増幅器は、５ＧＨｚを超える周波数で動作するように構成することができる。いくつかの実施例では、ＲＦトランジスタ増幅器は、２．５～２．７ＧＨｚ、３．４～４．２ＧＨｚ、５．１～５．８ＧＨｚ、１２～１８ＧＨｚ、１８～２７ＧＨｚ、２７～４０ＧＨｚ若しくは４０～７５ＧＨｚの周波数帯域、又はそのサブ部分のうちの少なくとも１つで動作するように構成することができる。
本発明概念の実施例は、ＨＥＭＴ素子に関して上で考察したが、本明細書に記載される発明概念は、ＭＯＳＦＥＴ、ＤＭＯＳトランジスタ、及び／又は横方向拡散ＭＯＳ（ＬＤＭＯＳ：ｌａｔｅｒａｌｌｙ ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタ等の他のタイプの半導体素子に適用され得ることが理解されよう。
本明細書に記載されるトランジスタ素子を組み込んだＲＦトランジスタ増幅器は、スタンドアロンＲＦトランジスタ増幅器及び／又は複数のＲＦトランジスタ増幅器において使用することができる。いくつかの実施例によるＲＦトランジスタ増幅器が、複数の増幅器を含む用途においてどのように使用され得るかの例を、図９Ａ～９Ｃを参照して考察する。
図９Ａを参照すると、ＲＦトランジスタ増幅器１０００Ａは、電気的に直列に接続された、前置増幅器１０１０と主増幅器１０３０とを含む、ＲＦトランジスタ増幅器１０００Ａが模式的に図示されている。図９Ａに示すように、ＲＦトランジスタ増幅器１０００Ａは、ＲＦ入力１００１と、前置増幅器１０１０と、段間インピーダンス整合ネットワーク１０２０と、主増幅器１０３０と、ＲＦ出力１００２とを含む。段間インピーダンス整合ネットワーク１０２０は、例えば、前置増幅器１０１０の出力と主増幅器１０３０の入力との間のインピーダンス整合を改善する回路を形成するために、任意、適切な構成で配設されたインダクタ及び／又はコンデンサを含んでもよい。図９Ａには示されていないが、ＲＦトランジスタ増幅器１０００Ａは、ＲＦ入力１００１と前置増幅器１０１０の間に介在する入力整合ネットワーク、及び／又は主増幅器１０３０とＲＦ出力１００２の間に介在する出力整合ネットワークをさらに含んでもよい。実施例によるＲＦトランジスタ増幅器は、前置増幅器１０１０及び主増幅器１０３０のいずれか又は両方を実装するために使用されてもよい。
図９Ｂを参照すると、ＲＦ入力１００１と、一対の前置増幅器１０１０－１、１０１０－２と、一対の段間インピーダンス整合ネットワーク１０２０－１、１０２０－２と、一対の主増幅器１０３０－１、１０３０－２と、ＲＦ出力１００２とを含むＲＦトランジスタ増幅器１０００Ｂが模式的に図示されている。スプリッタ１００３及びコンバイナ１００４も設けられている。（電気的に直列に接続されている）前置増幅器１０１０－１と主増幅器１０３０－１とは、（電気的に直列に接続されている）前置増幅器１０１０－２と主増幅器１０３０－２と電気的に並列に配設されている。図９ＡのＲＦトランジスタ増幅器１０００Ａと同様に、ＲＦトランジスタ増幅器１０００Ｂは、ＲＦ入力１００１と前置増幅器１０１０－１、１０１０－２の間に介在する入力整合ネットワーク、及び／又は主増幅器１０３０－１、１０３０－２とＲＦ出力１００２の間に介在する出力整合ネットワークをさらに含んでもよい。
図９Ｃに示すように、いくつかの実施例によるＲＦトランジスタ増幅器は、Ｄｏｈｅｒｔｙ増幅器を実装するためにも使用することができる。当該技術分野において知られているように、Ｄｏｈｅｒｔｙ増幅回路は、第１及び第２（又はそれより上の）の電力結合増幅器を含む。第１の増幅器は、「主」増幅器又は「キャリア」増幅器と呼ばれ、第２の増幅器は、「ピーキング（ｐｅａｋｉｎｇ）」増幅器と呼ばれる。２つの増幅器のバイアスは異なる場合がある。例えば、１つの一般的なＤｏｈｅｒｔｙ増幅器実装において、主増幅器は、クラスＡＢ又はクラスＢ増幅器を備えてもよく、一方、ピーキング増幅器は、クラスＣ増幅器であってもよい。Ｄｏｈｅｒｔｙ増幅器は、飽和状態から後退した電力レベルで動作する場合、バランス増幅器よりも効率的に動作することができる。Ｄｏｈｅｒｔｙ増幅器に入力されるＲＦ信号は、（例えば、直交カプラを使用して）分割され、２つの増幅器の出力が結合される。主増幅器が最初に（つまり、より低い入力電力レベルで）オンになるように構成されており、そのために、主増幅器のみがより低い電力レベルで動作する。入力電力レベルが飽和に向かって増加すると、ピーキング増幅器がオンになり、入力ＲＦ信号が、主増幅器とピーキング増幅器の間で分割される。
図９Ｃに示されるように、ＤｏｈｅｒｔｙＲＦトランジスタ増幅器１０００Ｃは、ＲＦ入力１００１と、入力スプリッタ１００３と、主増幅器１０４０と、ピーキング増幅器１０５０と、出力コンバイナ１００４と、ＲＦ出力１００２とを含む。ＤｏｈｅｒｔｙＲＦトランジスタ増幅器１０００Ｃは、ピーキング増幅器１０５０の入力における９０°変圧器１００７と、主増幅器１０４０の入力における９０°変圧器１００５とを含み、任意選択で、入力整合ネットワーク及び／又は出力整合ネットワーク（図示せず）を含んでもよい。主増幅器１０４０及び／又はピーキング増幅器１０５０は、実施例による上述のＲＦトランジスタ増幅器のいずれかを使用して実装することができる。
実施例によるＲＦトランジスタ増幅器は、ディスクリート素子として形成されてもよく、又はモノリシック・マイクロ波集積回路（ＭＭＩＣ：Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の一部として形成されてもよい。ＭＭＩＣとは、特定の機能の全ての回路が単一の半導体チップに統合されている、無線周波数及び／又はマイクロ波周波数の信号で動作する集積回路を指す。一例のＭＭＩＣ素子は、全て共通の基板上に実装される、関連する整合回路、給電ネットワーク等を含む、トランジスタ増幅器である。ＭＭＩＣトランジスタ増幅器は、通常は、並列に接続された複数の単位セルＨＥＭＴトランジスタを含む。
上記実施例の特徴について多くの変形が可能である。本発明の実施例において使用することのできる特徴を有するトランジスタ構造は、以下の一般に割り当てられた刊行物に開示され、その各々の内容は、その全体が参照により本明細書に完全に組み込まれる：米国特許第６，８４９，８８２号明細書、Ｃｈａｖａｒｋａｒら、「Ｇｒｏｕｐ－ＩＩＩ Ｎｉｔｒｉｄｅ Ｂａｓｅｄ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ（ＨＥＭＴ）Ｗｉｔｈ Ｂａｒｒｉｅｒ／Ｓｐａｃｅｒ Ｌａｙｅｒ」；米国特許第７，２３０，２８４号明細書、Ｐａｒｉｋｈら、「Ｉｎｓｕｌａｔｉｎｇ Ｇａｔｅ ＡｌＧａＮ／ＧａＮ ＨＥＭＴ」；米国特許第７，５０１，６６９号明細書、Ｐａｒｉｋｈら、「Ｗｉｄｅ Ｂａｎｄｇａｐ Ｔｒａｎｓｉｓｔｏｒ Ｄｅｖｉｃｅｓ Ｗｉｔｈ Ｆｉｅｌｄ Ｐｌａｔｅｓ」；米国特許第７，１２６，４２６号明細書、Ｍｉｓｈｒａら、「Ｃａｓｃｏｄｅ Ａｍｐｌｉｆｉｅｒ Ｓｔｒｕｃｔｕｒｅｓ Ｉｎｃｌｕｄｉｎｇ Ｗｉｄｅ Ｂａｎｄｇａｐ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ Ｗｉｔｈ Ｆｉｅｌｄ Ｐｌａｔｅｓ」；米国特許第７，５５０，７８３号明細書、Ｗｕら、「Ｗｉｄｅ Ｂａｎｄｇａｐ ＨＥＭＴｓ Ｗｉｔｈ Ｓｏｕｒｃｅ Ｃｏｎｎｅｃｔｅｄ Ｆｉｅｌｄ Ｐｌａｔｅｓ」；米国特許第７，５７３，０７８号明細書、Ｗｕら、「Ｗｉｄｅ Ｂａｎｄｇａｐ Ｔｒａｎｓｉｓｔｏｒｓ Ｗｉｔｈ Ｍｕｌｔｉｐｌｅ Ｆｉｅｌｄ Ｐｌａｔｅｓ」；米国特許出願公開第２００５／０２５３１６７号明細書、Ｗｕら、「Ｗｉｄｅ Ｂａｎｄｇａｐ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ Ｗｉｔｈ Ｓｏｕｒｃｅ Ｃｏｎｎｅｃｔｅｄ Ｆｉｅｌｄ Ｐｌａｔｅｓ」；米国特許出願公開第２００６／０２０２２７２号明細書、Ｗｕら、「Ｗｉｄｅ Ｂａｎｄｇａｐ Ｔｒａｎｓｉｓｔｏｒｓ Ｗｉｔｈ Ｇａｔｅ－Ｓｏｕｒｃｅ Ｆｉｅｌｄ Ｐｌａｔｅｓ」；米国特許出願公開第２００８／０１２８７５２号明細書、Ｗｕ、「ＧａＮ Ｂａｓｅｄ ＨＥＭＴｓ Ｗｉｔｈ Ｂｕｒｉｅｄ Ｆｉｅｌｄ Ｐｌａｔｅｓ」；米国特許出願公開第２０１０／０２７６６９８号明細書、Ｍｏｏｒｅら、「Ｇａｔｅ Ｅｌｅｃｔｒｏｄｅｓ Ｆｏｒ Ｍｉｌｌｉｍｅｔｅｒ－Ｗａｖｅ Ｏｐｅｒａｔｉｏｎ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆａｂｒｉｃａｔｉｏｎ」；米国特許出願公開第２０１２／００４９９７３号明細書、Ｓｍｉｔｈ，Ｊｒ．ら、「Ｈｉｇｈ Ｐｏｗｅｒ Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ Ｓｗｉｔｃｈｅｓ」；米国特許出願公開第２０１２／０１９４２７６号明細書、Ｆｉｓｈｅｒ、「Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒｓ Ｉｎｃｌｕｄｉｎｇ Ｇｒｏｕｐ ＩＩＩ Ｎｉｔｒｉｄｅ Ｂａｓｅｄ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒｓ」；及び米国特許第９，８４７，４１１号明細書、Ｓｒｉｒａｍら、「Ｒｅｃｅｓｓｅｄ ｆｉｅｌｄ ｐｌａｔｅ ｔｒａｎｓｉｓｔｏｒ ｓｔｒｕｃｔｕｒｅｓ」。
本発明概念の実施例は、その特定の構成を参照してかなり詳細に説明されているが、他のバージョンも可能である。フィールド・プレート及びゲートも、多くの異なる形状を持つことができ、様々な方法でソース接点に接続することができる。したがって、本発明の趣旨及び範囲は、上述した特定の実施例に限定されるべきではない。

Claims (47)

  1. 半導体層と、
    前記半導体層上の表面誘電体層と、
    前記表面誘電体層上のゲートの少なくとも一部分であって、前記表面誘電体層は、前記ゲートから横方向に離間された開口をその中に含む、ゲートの少なくとも一部分と、
    前記表面誘電体層上の層間誘電体層と、
    前記層間誘電体層上のフィールド・プレートであって、前記フィールド・プレートは、前記ゲートから横方向に離間されており、前記フィールド・プレートの少なくとも一部分が前記表面誘電体層における前記開口内にある、フィールド・プレートと
    を備える、トランジスタ素子。
  2. 前記フィールド・プレートは、前記半導体層の上に延びる非埋込部分を含み、前記フィールド・プレートの埋込部分が、前記非埋込部分が前記半導体層から垂直方向に離間されているよりも短い距離だけ、前記半導体層から垂直方向に離間されている、請求項１に記載のトランジスタ素子。
  3. 前記層間誘電体層は、前記表面誘電体層における前記開口の中に延びている、請求項１に記載のトランジスタ素子。
  4. 前記表面誘電体層における前記開口は、前記表面誘電体層を完全に通過して延びて前記半導体層を露出させている、請求項１に記載のトランジスタ素子。
  5. 前記ゲートは、前記表面誘電体層を完全に通過して延びて前記半導体層に接触している、請求項１に記載のトランジスタ素子。
  6. 前記半導体層上のソース接点及びドレイン接点をさらに含み、前記ゲートは、前記ソース接点と前記ドレイン接点との間にあり、前記非埋込部分は、前記半導体層の上を前記ドレイン接点に向かって延びる、ドレイン側ウィングを含む、請求項２に記載のトランジスタ素子。
  7. 前記フィールド・プレートは、前記半導体層の上を前記ソース接点に向かって延びる、ソース側ウィングを含む、請求項６に記載のトランジスタ素子。
  8. 前記ドレイン側ウィングは、約０ｎｍから約５００ｎｍまでの幅を有する、請求項６に記載のトランジスタ素子。
  9. 前記フィールド・プレートは、前記トランジスタ素子のアクティブ領域の外側の前記ソース接点に電気的に接続され、前記フィールド・プレートと前記ソース接点との間の電気接続が、前記ゲートの上を交差しない、請求項６に記載のトランジスタ素子。
  10. 前記ドレイン側ウィングは、前記層間誘電体層と前記表面誘電体層とを合わせた厚さだけ、前記半導体層から垂直に離間されている、請求項６に記載のトランジスタ素子。
  11. 前記開口は、第１の開口を含み、前記トランジスタ素子は、
    前記第１の開口から横方向に離間された、前記表面誘電体層における第２の開口
    をさらに含み、前記ゲートの埋込接触部分が、前記第２の開口を通過して延びる、請求項６に記載のトランジスタ素子。
  12. 前記第２の開口は、面取り又は丸み付けされた縁端を有する、請求項１１に記載のトランジスタ素子。
  13. 前記フィールド・プレートの埋込部分が、前記層間誘電体層の厚さだけ、前記半導体層から垂直方向に離間されている、請求項１に記載のトランジスタ素子。
  14. 前記フィールド・プレートの前記埋込部分は、約６０ｎｍから約３００ｎｍの距離だけ、前記半導体層から垂直方向に離間されている、請求項１３に記載のトランジスタ素子。
  15. 前記フィールド・プレートの前記埋込部分は、約１００ｎｍから約２００ｎｍの距離だけ、前記半導体層から垂直方向に離間されている、請求項１４に記載のトランジスタ素子。
  16. 前記フィールド・プレートの前記埋込部分は、約１５０ｎｍの距離だけ、前記半導体層から垂直方向に離間されている、請求項１５に記載のトランジスタ素子。
  17. 前記フィールド・プレートは、前記層間誘電体層の厚さだけ、前記ゲートから横方向に離間されている、請求項１に記載のトランジスタ素子。
  18. 前記フィールド・プレートは、約２００ｎｍから約７００ｎｍの厚さだけ、前記ゲートから横方向に離間されている、請求項１に記載のトランジスタ素子。
  19. 前記フィールド・プレートは、約２００ｎｍから約４００ｎｍの厚さだけ、前記ゲートから横方向に離間されている、請求項１に記載のトランジスタ素子。
  20. 前記フィールド・プレートは、約６００ｎｍから１５００ｎｍの全幅を有する、請求項１に記載のトランジスタ素子。
  21. 前記フィールド・プレートの埋込部分が、約５００ｎｍから約９００ｎｍまでの幅を有する、請求項１に記載のトランジスタ素子。
  22. 前記開口は、面取り又は丸み付けされた縁端を有する、請求項６に記載のトランジスタ素子。
  23. トランジスタ素子を形成する方法であって、
    半導体層上に表面誘電体層を形成するステップと、
    前記表面誘電体層内に開口を形成するステップと、
    前記表面誘電体層上にゲートを形成するステップであって、前記ゲートは、前記開口から横方向に離間されている、ステップと、
    前記ゲート及び前記表面誘電体層の上に層間誘電体層を形成するステップであって、前記表面誘電体層は、前記開口の中に延びている、ステップと、
    前記開口の上方の前記層間誘電体層上にフィールド・プレートを形成するステップと
    を含む、方法。
  24. 前記開口は、第１の開口を含み、前記方法は、
    前記表面誘電体層内に第２の開口を形成するステップであって、前記第１及び第２の開口は、互いに横方向に離間されている、ステップ
    をさらに含み、前記ゲートは、前記第２の開口の上に形成され、前記ゲートは、前記第２の開口を通過して延びる埋込接触部分を備える、請求項２３に記載の方法。
  25. 前記ゲートの前記埋込接触部分は、前記半導体層に接触する、請求項２４に記載の方法。
  26. 前記第２の開口は、面取り又は丸み付けされた縁端を有する、請求項２４に記載の方法。
  27. 前記第１及び第２の開口を形成するステップは、
    前記半導体層上に予備表面誘電体層を形成するステップと、
    前記予備表面誘電体層内に第１及び第２の穴部を形成するために前記予備表面誘電体層を選択的にエッチングするステップと、
    前記半導体層及び前記予備表面誘電体層の上に犠牲誘電体層を堆積させるステップであって、前記犠牲誘電体層は、前記第１及び第２の穴部を充填する、ステップと、
    前記第１及び第２の穴部内の前記半導体層の部分を露出させるとともに、前記犠牲誘電体層の側方部分を前記第１及び第２の穴部の内部側壁上に残すために、前記犠牲誘電体層を異方性エッチングするステップであって、前記予備表面誘電体層及び前記側方部分は、前記表面誘電体層を規定する、ステップと
    を含む、請求項２４に記載の方法。
  28. 前記半導体層上にソース接点及びドレイン接点を形成するステップであって、前記ゲートは、前記ソース接点と前記ドレイン接点との間にある、ステップ
    をさらに含み、前記フィールド・プレートは、前記開口の上方の埋込部分と、前記半導体層の上を前記ドレイン接点に向かって延びるドレイン側ウィングとを含む、請求項２３に記載の方法。
  29. 前記フィールド・プレートは、前記半導体層の上を前記ソース接点に向かって延びる、ソース側ウィングを含む、請求項２８に記載の方法。
  30. 前記ドレイン側ウィングは、前記層間誘電体層と前記表面誘電体層とを合わせた厚さだけ、前記半導体層から垂直に離間されている、請求項２８に記載の方法。
  31. 前記ドレイン側ウィングは、約０ｎｍから約５００ｎｍまでの幅を有する、請求項２８に記載の方法。
  32. 前記フィールド・プレートの前記埋込部分は、約５００ｎｍから約９００ｎｍまでの幅を有する、請求項２８に記載の方法。
  33. 前記トランジスタ素子のアクティブ領域の外側の前記ソース接点に前記フィールド・プレートを電気的に接続するステップであって、前記フィールド・プレートと前記ソース接点との間の電気接続が、前記ゲートの上を交差しない、ステップ
    をさらに含む、請求項２８に記載の方法。
  34. 前記フィールド・プレートの前記埋込部分は、前記層間誘電体層の厚さだけ、前記半導体層から垂直方向に離間されている、請求項２８に記載の方法。
  35. 前記フィールド・プレートの前記埋込部分は、約６０ｎｍから約３００ｎｍの距離だけ、前記半導体層から垂直方向に離間されている、請求項３４に記載の方法。
  36. 前記フィールド・プレートの前記埋込部分は、約１００ｎｍから約２００ｎｍの距離だけ、前記半導体層から垂直方向に離間されている、請求項３５に記載の方法。
  37. 前記フィールド・プレートの前記埋込部分は、約１５０ｎｍの距離だけ、前記半導体層から垂直方向に離間されている、請求項３６に記載の方法。
  38. 前記フィールド・プレートは、前記層間誘電体層の厚さだけ、前記ゲートから横方向に離間されている、請求項２３に記載の方法。
  39. 前記フィールド・プレートは、約２００ｎｍから約７００ｎｍの厚さだけ、前記ゲートから横方向に離間されている、請求項２３に記載の方法。
  40. 前記フィールド・プレートは、約２００ｎｍから約４００ｎｍの厚さだけ、前記ゲートから横方向に離間されている、請求項２３に記載の方法。
  41. 前記フィールド・プレートは、約６００ｎｍから１５００ｎｍの全幅を有する、請求項２３に記載の方法。
  42. 前記開口は、面取り又は丸み付けされた縁端を有する、請求項２３に記載の方法。
  43. 半導体層と、
    前記半導体層上の表面誘電体層と、
    前記表面誘電体層上のゲートの少なくとも一部分であって、前記表面誘電体層は、前記ゲートから横方向に離間された開口をその中に含む、ゲートの少なくとも一部分と、
    前記開口の上方に凹部を有する、前記表面誘電体層上の層間誘電体層と、
    前記凹部内のフィールド・プレートの少なくとも一部分と
    を備える、トランジスタ素子。
  44. 前記フィールド・プレートは、前記半導体層の上に延びる非埋込部分を含み、前記凹部内の前記フィールド・プレートの前記一部分は、前記非埋込部分が前記半導体層から垂直方向に離間されているよりも短い距離だけ、前記半導体層から垂直方向に離間されている、請求項４３に記載のトランジスタ素子。
  45. 前記層間誘電体層は、前記表面誘電体層内の前記開口の中に延びている、請求項４３に記載のトランジスタ素子。
  46. 前記半導体層上にソース接点及びドレイン接点をさらに備え、前記ゲートは、前記ソース接点と前記ドレイン接点との間にあり、前記非埋込部分は、前記半導体層の上を前記ドレイン接点に向かって延びるドレイン側ウィングを含む、請求項４４に記載のトランジスタ素子。
  47. 前記半導体層の上を前記ソース接点に向かって延びるソース側ウィングをさらに備える、請求項４６に記載のトランジスタ素子。
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