JP5519930B2 - ゲート−ソースフィールドプレートを含むワイドバンドギャップトランジスタ - Google Patents

ゲート−ソースフィールドプレートを含むワイドバンドギャップトランジスタ Download PDF

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Description

本発明は一般に、トランジスタに関し、より詳細には、性能を向上させるためにフィールドプレート（field plate）を利用したトランジスタに関する。
ＡｌＧａＮ／ＧａＮ半導体材料の製造における改良は、高周波数、高温および高電力用途向けの高電子移動度トランジスタ（ＨＥＭＴ）などのＡｌＧａＮ／ＧａＮトランジスタの開発を促進するのに役立った。ＡｌＧａＮ／ＧａＮは、大きなバンドギャップ（bandgap）、ならびに高いピークおよび飽和電子速度値を有する（非特許文献１参照）。ＡｌＧａＮ／ＧａＮ ＨＥＭＴはさらに、１０13ｃｍ-2を超える２ＤＥＧシート密度、および比較的に高い電子移動度（最高２０１９ｃｍ2／Ｖｓ）を有することができる（非特許文献２）。これらの特性によって、ＡｌＧａＮ／ＧａＮ ＨＥＭＴは、ＲＦ、マイクロ波およびミリメートル波周波数において超高電圧／高電力動作を提供することができる。
サファイヤ基板上にＡｌＧａＮ／ＧａＮ ＨＥＭＴを成長させることが実施され、それらは電力密度４．６Ｗ／ｍｍ、全電力７．６Ｗを示した（非特許文献３参照）。より最近には、ＳｉＣ上に成長させたＡｌＧａＮ／ＧａＮ ＨＥＭＴが、８ＧＨｚで電力密度９．８Ｗ／ｍｍ（非特許文献４参照）、９ＧＨｚで全出力電力２２．９Ｗ（非特許文献５参照）を示した。
バッファ（buffer）および基板上に成長させたＧａＮ／ＡｌＧａＮベースのＨＥＭＴは開示されている（特許文献１参照）。また、別のＡｌＧａＮ／ＧａＮ ＨＥＭＴおよび電界効果トランジスタ（ＦＥＴ）も開示されている（非特許文献６および７参照）。これらのデバイスのいくつかは、１００ギガヘルツもの高い利得帯域幅積（ｆT）（非特許文献８参照）、およびＸバンドにおける最高１０Ｗ／ｍｍの高い電力密度（非特許文献９および１０参照）を示した。
米国特許第５１９２９８７号明細書 米国特許第６５８６７８１号明細書 米国再発行特許発明第３４８６１号明細書 米国特許第４９４６５４７号明細書 米国特許第５２０００２２号明細書 米国特許第５２９０３９３号明細書 米国特許第５６８６７３８号明細書 米国特許第５３９３９９３号明細書 米国特許第５５２３５８９号明細書 米国特許第５７３９５５４号明細書 米国特許第６３１６７９３号明細書 米国特許第６５４８３３３号明細書 米国特許出願公開第２００２／０１６７０２３号明細書 米国特許出願公開第２００３／００２００９２号明細書 米国特許第５２９６３９５号明細書 B. Gelmont, K. Kim and M. Shur, Monte Carlo Simulation of Electron Transport in Gallium Nitride, J. Appl. Phys. 74., (1993), pp. 1818-1821 R. Gaska, et al., Electron Transport in AlGaN-GaN Heterostructures Grown on 6H-SiC Substrates, Appl. Phys. Lett. 72, (1998), pp. 707-709 Y.F. Wu et al., GaN-Based FETs for Microwave Power Amplification, IEICE Trans. Electron. E-82-C, (1999). pp. 1895-1905 Y.F. Wu, et al., Very-High Power Density AlGaN/GaN HEMTs, IEEE Trans. Electron. Dev. 48, (2001), pp. 586-590 M. Micovic, et al., AlGaN/GaN Heterojunction Field Effect Transistors Grown by Nitrogen Plasma Assisted Molecular Beam Epitaxy, IEEE Trans. Electron. Dev. 48, (2001), PP. 591-596 Gaska et al., High-Temperature Performance of AlGaN/GaN HFET's on SiC Substrates, IEEE Electron Device Letters, 18, (1997), pp. 492-494 Wu et al., High Al-content AlGaN/GaN HEMTs With Very High Performance, IEDM-1999 Digest, pp. 925-927, Washington DC, Dec. 1999 Lu et al., AlGaN/GaN HEMTs on SiC With Over 100 GHz ft and Low Microwave Noise, IEEE Transactions on Electron Devices, Vol. 48, No. 3, March 2001, pp. 581-585 Wu et al., Bias-dependent Performance of High-Power AlGaN/GaN HEMTs, IEDM-2001, Washington DC, Dec. 2-6, 2001 Wu et al., High Al-Content AlGaN/GaN MODFETs for Ultrahigh Performance, IEEE Electron Device Letters 19, (1998), pp. 50-53 S. Kamalkar and U.K. Mishra, Very High Voltage AlGaN/GaN High Electron Mobility Transistors Using a Field Plate Deposited on a Stepped Insulator, Solid State Electronics 45, (2001), pp. 1645-1662
電子トラッピング（trapping）、およびその結果生じるＤＣ特性とＲＦ特性との差は、上述のデバイスの性能の制限因子であった。このトラッピングの問題を緩和するために、窒化シリコン（ＳｉＮ）パッシベーション（passivation）が使用されて成功を収め、その結果、１０Ｇｈｚにおいて１０Ｗ／ｍｍを超える電力密度を有する高性能デバイスが得られた。例えば、ＧａＮベースのトランジスタのトラッピング効果を低減させる方法および構造が開示されている（特許文献２参照）。しかし、これらの構造内に存在する高い電場のため、電荷のトラッピングは依然として問題である。
マイクロ波周波数におけるＧａＮベースのＨＥＭＴの性能を向上させるため、フィールドプレートが使用された（非特許文献１１参照）。しかしこれらの方法は、ドレイン側のチャネルの上にあって、トランジスタのゲートに接続されたフィールドプレートを含む。その結果、トランジスタのゲート−ドレイン側の電場が低減し、それによって、破壊電圧が増大し、高電場トラッピング効果が低減する。しかし、ゲート−ドレインフィールドプレートを有するトランジスタは、比較的に劣った信頼性しか示さず、特に、ゲートのソース側の電場が重要となるクラスＣ（またはより高次のクラスの）動作においてそうであった。
本発明は、ゲートのソース側の低い電場で動作するトランジスタを提供する。本発明に基づくトランジスタの一実施形態は、チャネル層を有する活性領域（active region）を含む。ソースおよびドレイン電極がこの活性領域と接触し、ソース電極とドレイン電極の間に、活性領域と接触してゲートがある。ゲートとドレイン電極の間およびゲートとソース電極の間の前記活性領域の表面の少なくとも一部分上にスペーサ層（spacer layer）がある。このスペーサ層上にはフィールドプレートがあり、活性領域の上のスペーサ上をドレイン電極に向かって延びる。このフィールドプレートはさらに、活性領域の上のスペーサ層上をソース電極に向かって延びる。少なくとも１つの導電性経路（conductive path）が、フィールドプレートをソース電極またはゲートに電気的に接続する。
本発明に基づく高電子移動度トランジスタ（ＨＥＭＴ）の一実施形態は、基板上に連続して配置されたバッファ層およびバリア層を含み、バッファ層と前記バリア層の間のヘテロ界面に２次元電子ガス（２ＤＥＧ：two dimensional electron gas）チャネル層がある。ともに２ＤＥＧチャネル層と接触したソース電極およびドレイン電極が含まれ、ソース電極とドレイン電極との間のバリア層上にゲートが含まれる。ゲートとドレイン電極の間およびゲートとソース電極の間のバリア層の表面の少なくとも一部分上にスペーサ層がある。このスペーサ層上に、バリア層の上のスペーサ上をドレイン電極に向かって延び、バリア層の上のスペーサ層上をソース電極に向かって延びるフィールドプレートがある。少なくとも１つの導電性経路が、フィールドプレートをソース電極またはゲートに電気的に接続する。
本発明に基づく金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の一実施形態は、基板上のバッファ層と、バッファ層上のチャネル層とを含み、バッファ層は、チャネル層と基板との間に挟まれている。チャネル層と電気的に接触してソース電極があり、同様にチャネル層と電気的に接触してドレイン電極がある。ソース電極とドレイン電極との間でやはりチャネル層と電気的に接触したゲートが含まれる。ゲートとドレイン電極との間およびゲートとソース電極との間のチャネル層の表面の少なくとも一部分上にスペーサ層がある。このスペーサ層上に、チャネル層の上のスペーサ上をドレイン電極に向かって延び、チャネル層の上のスペーサ層上をソース電極に向かって延びるフィールドプレートがある。少なくとも１つの導電性経路が、フィールドプレートをソース電極またはゲートに電気的に接続する。
当業者には、以下の詳細な説明と添付図面から、本発明のこれらの特徴および利点、ならびに他の特徴および利点が明白となるであろう。
本発明に基づくゲート−ソースフィールドプレートの配置は、バンドギャップの広い材料から形成されたトランジスタ構造など、多くの様々なトランジスタ構造とともに使用することができる。トランジスタは一般に、そのうちの１つがチャネル層である複数の半導体層を有する活性領域、該活性領域と接触して形成されたソースおよびドレイン金属電極、ならびに該活性領域内の電場を調節するためにソース電極とドレイン電極との間の活性領域上に形成されたゲートを含む。この活性領域の上方の、ゲートとドレインとの間の活性領域の表面の少なくとも一部分の上に、第１のスペーサ層が形成される。第１のスペーサ層は、１つの誘電層または複数の誘電層の組合せを含むことができ、ある実施形態では、エピタキシャル成長層などの他の材料を含むことができる。一実施形態では、第１のスペーサ層がゲートを覆い、かつゲートとドレイン電極との間、およびゲートとソース電極との間の活性領域の一番上の表面を覆う。後述する他の実施形態では、このスペーサ層が、活性領域の表面の全体ではない部分を覆うことができる。他の実施形態では、このスペーサ層が、ゲートとソースおよびドレインとの間の活性領域の一番上の表面だけを覆い、ゲートを覆わない。
この第１のスペーサ層上に第１の導電性フィールドプレートが形成され、第１のスペーサ層は、このフィールドプレートとその下の活性領域との間の分離を提供する。第１のフィールドプレートは、スペーサ層上を、ゲートの縁からドレイン電極に向かって距離Ｌfsだけ延び、スペーサ層上をソース電極に向かって距離Ｌfsだけ延びる。第１のフィールドプレートは、ソース電極またはゲートに電気的に接続することができる。本発明に基づく様々な実施形態では、追加のスペーサ層／フィールドプレート対をさらに含むことができる。
このフィールドプレート配置は、デバイス内のゲートのソース側とドレイン側の両方のピーク電場（electric field）を低減させることができ、その結果、破壊電圧が増大し、トラッピングが低減する。電場の低減はさらに、漏れ電流の低減、信頼性の向上など、別の利点を生むことができる。ゲートのソース側とドレイン側のフィールドプレートはともに、ゲートのソース側の電場が低減されるように配置され、このことは、より負にバイアスされたゲート条件を必要とする用途の性能および堅牢性（robustness）を向上させる。これは、クラスＣおよびより高次の他の動作クラス（例えば、Ｅ、Ｆ）を含む。同様にドレイン側にフィールドプレートを有することによって、トランジスタはさらに、ドレイン側のピーク電場の低減を経験する。
本発明に基づくゲート−ソースプレート配置を利用することができる１つのタイプのトランジスタが、高電子移動度トランジスタ（ＨＥＭＴ）であり、これは一般にバッファ（buffer）層と、このバッファ層上のバリア（barrier）層とを含む。バッファ層とバリア層との間のヘテロ界面に２次元電子ガス（２ＤＥＧ）チャネル層が誘導される。ソース電極とドレイン電極との間のバリア層上にゲート電極が形成される。このＨＥＭＴはさらに、前述の多重スペーサ層／フィールドプレート配置を含む。
本発明に基づくゲート−ソースフィールドプレートの配置を利用することができる他のタイプのトランジスタが、電界効果トランジスタ、特に金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）であり、これは一般にバッファ層と、このバッファ層上のバリア層とを含む。ソース電極とドレイン電極との間のチャネル層上にゲートが形成され、このＭＥＳＦＥＴはさらに、前述の多重スペーサ層／フィールドプレート配置を含む。
ある要素または層が、別の要素または層「上にある」、「に接続されている」、「に結合されている」または「と接触している」と記述されているとき、その要素または層は、直接にその別の要素または層上にあり、接続されており、結合されており、または接触していることができ、あるいは介在要素または層が存在することができることが理解される。対照的に、ある要素が、別の要素または層「上に直接にある」、「に直接に接続されている」、「に直接に結合されている」または「と直接に接触している」と記述されているとき、介在要素または層は存在しない。同様に、第１の要素または層が、第２の要素または層に「電気的に接続されている」または「電気的に結合されている」と記述されているときは、第１の要素または層と第２の要素または層との間を電流が流れることを可能にする電気経路がある。この電気経路は、コンデンサ、結合されたインダクタ、および／または導電性要素間に直接の接触がなくとも電流が流れることを可能にする他の要素を含むことができる。
図１および２は、本発明に基づくＨＥＭＴの一実施形態１０を示し、このＨＥＭＴは、ＩＩＩ族窒化物に基づくことが好ましいが、他の材料システムを使用することもできる。ＩＩＩ族窒化物は、窒素と、周期表のＩＩＩ族の元素、通常はアルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）との間に形成された半導体化合物を指す。この用語はさらに、ＡｌＧａＮ、ＡｌＩｎＧａＮなどの３元化合物および第３級化合物を指す。
ＨＥＭＴ１０は基板１２を含み、基板１２は、炭化シリコン、サファイヤ、スピネル（spinel）、ＺｎＯ、シリコン、窒化ガリウム、窒化アルミニウム、あるいはＩＩＩ族窒化物材料の成長を助ける能力を有する他の任意の材料または材料の組合せから製作することができる。基板１２とＨＥＭＴ１０の次の層との間の格子不整合を低減させるために、基板１２上に核生成層（nucleation layer）１４を形成することができる。核生成層１４の厚さは約１０００オングストローム（Å）でなければならないが、他の厚さを使用することもできる。核生成層１４は、多くの様々な材料を含むことができ、適当な材料はＡｌzＧａ1-zＮ（０≦ｚ≦１）であり、金属有機化学蒸着（ＭＯＣＶＤ）、水素化物蒸気相エピタキシ（ＨＶＰＥ）、分子線エピタキシ（ＭＢＥ）などの周知の半導体成長技法を使用して基板１２上に形成することができる。
基板１２は、多くの様々な材料から製作することができ、適当な基板は４Ｈポリタイプの炭化シリコンであるが、３Ｃ、６Ｈおよび１５Ｒポリタイプを含む他の炭化シリコンポリタイプを使用することもできる。炭化シリコンは、サファイヤよりもＩＩＩ族窒化物にはるかに近い結晶格子整合を有し、その結果、より高い品質のＩＩＩ族窒化膜を与える。炭化シリコンはさらに、非常に高い熱伝導率を有し、そのため、炭化シリコン上のＩＩＩ族窒化物デバイスの全出力電力は、基板の熱放散によって限定されない（サファイヤ上に形成された一部のデバイスでは、それによって限定されることがある）。さらに、炭化シリコン基板のアベイラビリティ（availability）は、市販デバイスを可能にするデバイス分離能力および低い寄生容量を提供する。ＳｉＣ基板は、本件特許出願人から入手可能であり、それらを製作する方法は、科学文献ならびに特許文献３、４および５に記載されている。
核生成層１４の形成は、基板１２に対して使用される材料によって異なり、様々な基板上に核生成層１４を形成する方法が知られている（特許文献６および７参照）。炭化シリコン基板上に核生成層を形成する方法も、開示されている（特許文献８、９および１０）。
ＨＥＭＴ１０はさらに、核生成層１４上に形成された高抵抗率のバッファ層１６を含む。バッファ層１６は、ドープまたは非ドープのＩＩＩ族窒化物材料層を含むことができ、好ましいバッファ層１６は、ＡｌxＧａyＩｎ(1-x-y)Ｎ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）などのＩＩＩ族窒化物材料から形成される。その一部にＦｅがドープされた厚さ約２μｍのＧａＮなどの他の材料を、バッファ層１６に対して使用することもできる。
バッファ層１６上にバリア層１８が形成され、バッファ層１６は、バリア層１８と核生成層１４との間に挟まれる。バッファ層１６と同様に、バリア層１８も、ドープまたは非ドープのＩＩＩ族窒化物材料層を含むことができる。バリア層は、１つまたは複数のＡｌxＧａ1-xＮ層から形成することができ、ｘは０〜１の範囲をとり、ｘは、バリア層１８を徐々に変化する層とすることができるように深さの関数とすることができる。バッファ層１６とバリア層１８との間のヘテロ界面に２ＤＥＧチャネル層２６が誘導され、バッファ層１６、２ＤＥＧチャネル層２６およびバリア層１８は、全体としてＨＥＭＴ活性領域を形成する。
例示的なＨＥＭＴ構造が、開示されている（特許文献１１、２、１２、１３および１４）。窒化物ベースの他のＨＥＭＴ構造は、特許文献１および１５に示されている。バッファ層およびバリア層１６、１８は、核生成層１４を成長させるために使用した方法と同じ方法を使用して形成することができる。デバイス間の電気分離は、メサエッチ（mesa etch）または活性ＨＥＭＴの外側でのイオンインプリメンテーション（ion implementation）よって達成される。
バリア層１８と接触してソースおよびドレイン金属電極２０、２２が形成され、ソース電極２０とドレイン電極２２との間のバリア層１８上にゲート２４が形成される。ゲート２４が適当なレベルにバイアスされると、バッファ層１６とバリア層１８との間の２ＤＥＧチャネル層２６を通って、ソース電極２０とドレイン電極２２との間に電流が流れることができる。ソースおよびドレイン電極２０、２２の形成は、これまでに挙げた文献に詳述されている。
ソースおよびドレイン電極２０、２２は、これらに限定はされないが、チタン、アルミニウム、金またはニッケルの合金を含むさまざまな材料から形成することができる。ゲート２４も、これらに限定はされないが、金、ニッケル、白金、チタン、クロム、チタンタングステン合金またはケイ化白金（platinum silicide）を含むさまざまな材料から形成することができる。ゲート２４は、多くのさまざまな長さ（Ｌg）を有することができ、適当なゲート長は０．１から２．０ミクロン（μｍ）だが、他のゲート長を使用することもできる。本発明に基づく一実施形態では、好ましいゲート長（Ｌg）は約０．５ミクロンである。
ゲート２４の上、ならびにゲート２４とソースおよびドレイン電極２０、２２との間のバリア層１８の表面の少なくとも一部分の上に、第１の非電導性スペーサ層２８が形成される。図２に示されるように、スペーサ層２８は、ゲート２４とソースおよびドレイン電極２２、２４との間のバリア層１８全体を覆う。スペーサ層２８は、１つの誘電層または複数の誘電層の組合せを含むことができる。ＳｉＮ、ＳｉＯ2、Ｓｉ、Ｇｅ、ＭｇＯX、ＭｇＮX、ＺｎＯ、ＳｉＮX、ＳｉＯX、これらの合金または層配列など、さまざまな誘電材料を使用することができる。スペーサ層は多くの様々な厚さを有することができ、厚さの適当な範囲は、約０．０３から０．５ミクロンである。図１に最もよく示されるように、ゲート２４は、ゲートコンタクト３０のところで接触される。
ゲート２４の上のスペーサ層２８上に第１のフィールドプレート３２が形成され、この第１のフィールドプレートは、スペーサ層２８上をドレイン電極２２に向かって距離Ｌfdだけ延び、ソース電極２０に向かって距離Ｌfsだけ延びる。スペーサ層２８は、第１のフィールドプレート３２とバリア層１８およびゲート２４との間の分離を提供するために配置されるものであり、そのため、スペーサ層２８は、ゲート１８と、第１のフィールドプレート３２の下のバリア層１８とだけを覆えばよい。しかし、製造を容易にするため、スペーサ層は一般にバリア層１８全体を覆う。Ｌfdは様々な距離とすることができ、距離の適当な範囲は、０．１から５ミクロンである。同様に、Ｌfsも様々な距離とすることができ、距離の適当な範囲は、０．１から２ミクロンである。他の実施形態では、フィールドプレートを不連続とすることができ、希望に応じて穴（hole）または中断（interruption）を有することができる。
フィールドプレート３２は、多くの様々な導電材料を含むことができ、適当な材料は、標準メタライゼーション（standard metallization）法を使用して付着させた金属である。本発明に基づく一実施形態では、フィールドプレート３０は、フィールドプレート３０が電気的に接続される後述のフィーチャ（feature）と同じ金属を含む。
第１のフィールドプレート３２は、ソース電極２０またはゲート２４に電気的に接続することができる。図１は、第１のフィールドプレート３２がソース電極２０に接続された本発明に基づく一実施形態を示し、選択可能な２つの接続構造が示されている。第１のフィールドプレート３２とソース電極２０との間に延びる第１の導電性バス３４を、スペーサ層２６上に形成することができる。様々な数のバス３４を使用することができるが、使用されるバス３４の数が多いほど、それらのバスによって導入されうる不必要な静電容量も大きくなる。バス３４は、ソース電極２０と第１のフィールドプレート３２との間で電流が効果的に広がるように十分な数なければならないが、その一方で、できるだけＨＥＭＴ活性領域を覆わないようにしなければならない。適当なバス３４の数は、図１に示すように３とすることができる。
ＨＥＭＴ１０の活性領域の外側を通り、ソース電極２０に接続された第１の導電性経路３６によって、第１のフィールドプレート３２をソース電極２０に電気的に接続することもできる。図１に示されるように、経路３６は、ゲートコンタクト３０とは反対側の縁のＨＥＭＴの活性領域の外側を通る。本発明に基づく代替実施形態では、この導電性経路が、ゲートコンタクト３０と同じ側のＨＥＭＴ１０の活性領域の外側を通ることができ、あるいはＨＥＭＴ１０は、ＨＥＭＴ１０の一方または両方の側を通る２つ以上の導電性経路を含むことができる。一実施形態では、導電性経路３４、３６を、ソース電極２０と同じ材料から製作することができ、他の実施形態では、これらを異なる材料から製作することができ、ソース電極２０の形成後に製造プロセス中の異なるステップで形成することができる。
第１のフィールドプレート３２は、多くの様々な方法によってゲート２４に電気的に接続することもでき、ここでは適当な２つの方法を説明する。第１の方法では、ＨＥＭＴ１０の活性領域の外側を第１のフィールドプレート３２とゲート２４との間を通る第２の導電性経路３８によって、フィールドプレートをゲート２４に接続することができる。導電性経路３８は、ゲートコンタクト３０に接続し、またはゲートコンタクト３０とは反対側のゲート２４の部分など、ＨＥＭＴ活性領域の外側のゲート２４の部分に接続することができる。あるいは、２つ以上の導電性経路を使用して、フィールドプレート３２とゲート２４を接続することもできる。
代替の接続構造は、導電性バイア（via）（図示せず）の形態の導電性経路を含み、これは、第１のフィールドプレート３２から第１のスペーサ層２８を貫いてゲート２４まで通るように形成することができる。これらのバイアは、ゲート２４と第１のフィールドプレート３２との間の電気的な接続を提供し、最初にエッチングなどによって第１のスペーサ層２８に穴を開け、次いで別個のステップでまたは第１のフィールドプレート３２の形成時にそれらの穴に導電材料を充填することによって形成することができる。ゲート２４からフィールドプレート３２に広がる有効な電流を提供するために、これらのバイアは、第１のフィールドプレート３２から下に周期的に配置することができる。
図３は、図１および２のＨＥＭＴ１０と似ているが、第１のフィールドプレート３２の少なくとも一部分の上に形成された第２の非電導性スペーサ層４２をさらに含むＨＥＭＴ４０を示し、図示された好ましい第２のスペーサ層４２は、第１のフィールドプレートと、第１のスペーサ層２８の露出した表面とを覆っている。第２のスペーサ層４２は、第１のスペーサ層２８と同じ材料または同じ材料の複数の層から形成することができ、０．０５から２ミクロンの範囲の全厚を有することができる。
次いで、第２のスペーサ層４２上に第２のフィールドプレート４４を付着させることができる。本発明に基づく様々な第２のフィールドプレートは、様々な被覆範囲を提供することができ、図示された第２のフィールドプレート４４はゲート２４と部分的に重なり合う。本発明に基づく他の第２のフィールドプレートは、ゲート２４の縁と第２のフィールドプレートの開始縁との間に空間を有することができる。第２のフィールドプレート４４の他の部分は、ゲート２４の縁からドレインコンタクト２２に向かって距離Ｌfd2だけ延び、距離Ｌfd2は、０．２から５ミクロンの範囲とすることができる。第２のスペーサ層４２が第１のフィールドプレート３２およびスペーサ層２８を完全には覆わない実施形態では、第１のフィールドプレート３２と第２のフィールドプレート４４との間の電気的な分離を提供するため、第２のスペーサ層４２は、第１のフィールドプレート３２を十分に覆わなければならない。
第２のフィールドプレート４４はソース電極２０またはゲート２４に接続することができ、多くの様々な接続構造を使用することができる。第２のスペーサ層４２上に、第２のフィールドプレート４４とソース電極２０との間に延びる第２の導電性バスを形成することができる。ソース電極２０から第２のフィールドプレート４４の中へ電流が効果的に広がるが、不必要な静電容量が導入されるほどには活性領域を覆わない、様々な数のバスを使用することができる。第２のフィールドプレート４４も、ＨＥＭＴ４０の活性領域の外側を通り、ソース電極２０に接続された第３の導電性経路によってソース電極２０に電気的に接続することができる。
第２のフィールドプレート４４の付着およびソース電極２０へのその接続の後に、窒化シリコンなどの誘電性パッシベーション層（図示せず）によってこの活性構造を覆うことができる。誘電性パッシベーション層を形成する方法は、これまでに挙げた文献に詳述されている。図１および２のＨＥＭＴ１０、ならびに後述するＨＥＭＴおよびＭＥＳＦＥＴも、スペーサ層（１つまたは複数）およびフィールドプレート（１つまたは複数）の形成後に誘電性パッシベーション層によって覆うことができる。
図４は、ＨＥＭＴ１０のフィーチャと同様の多くのフィーチャを有する本発明に基づくＨＥＭＴの他の実施形態６０を示しており、これらの同様のフィーチャに対しては同じ参照符号が使用されている。ＨＥＭＴ６０は、基板１２、核生成層１４、バッファ層１６、バリア層１８、ソース電極２０、ドレイン電極２２、ゲート２４および２ＤＥＧチャネル層２６を含む。前述のものと同様、ゲート２４の幅Ｌgは０．１から５ミクロンである。
しかし、ＨＥＭＴ６０は、ゲート２４を覆わず、その代わりにゲート２４とソースおよびドレインコンタクト２０、２２との間のバリア層１８を覆うスペーサ層６２を含む。他の実施形態では、このスペーサ層が、前述のとおり、バリア層１８の表面を完全には覆わない。その被覆範囲は、第１のフィールドプレート６４とバリア層１８との間の電気的な分離を提供するのに十分でなければならない。第１のフィールドプレート６４はゲート２４と一体に形成され、スペーサ層６２上をドレインコンタクト２２に向かって、０．２から５ミクロンの範囲である距離Ｌfdだけ延び、ソースコンタクト２０に向かって、０．２から２ミクロンの範囲である距離Ｌfsだけ延びる。ＨＥＭＴ６０では、ゲート２４との第１のフィールドプレートの一体成形によって、第１のフィールドプレートがゲート２４に電気的に接続される。フィールドプレート６４はゲートと完全に一体とすることができ、あるいは、ゲート２４とフィールドプレート６４との間で電流を効果的に広げるために十分な導電性経路が使用可能である限りにおいて、コンタクトのソース側またはドレイン側あるいはその両方の側のその一体接続中に穴による中断を有することができる。
ＨＥＭＴ６０では、デバイスメタライゼーションの前に第１のスペーサ層６２を形成することができ、それらの場合には、スペーサ層がエピタキシャル材料、例えば様々なＩＩＩ族元素を有するＡｌ、ＧａまたはＩｎ合金などのＩＩＩ族窒化物材料を含むことができ、適当なスペーサ層材料はＡｌxＧａ1-xＮ（０≦ｘ≦１）である。バリア層１８のエピタキシャル成長の後、同じエピタキシャル成長法を使用して、第１のスペーサ層６２を成長させることができる。次いで、ゲート２４、ソース電極２０およびドレイン電極２２のための開口を形成するため、第１のスペーサ層６２がエッチングされる。メタライゼーションの間に、バリア層１８と電気的に接触したゲート２４が形成され、スペーサ層６２上を延びるゲートと一体の第１のフィールドプレート６４が形成される。この同じメタライゼーションステップの間に、ソースおよびドレイン電極２０、２２を形成することができる。
他の実施形態では、最初に活性領域上に第１のゲート２４をメタライゼーションによって形成することができ、ゲート２４とソースおよびドレインコンタクト２０、２２との間の活性領域上に、誘電材料のスペーサ層を形成することができる。次いで、ゲート２４と一体のフィールドプレート６４を形成することができる。ソース電極２０とゲート電極２２の両方に向かってフィールドプレート６４を延ばすことによって、ＨＥＭＴ６０は、図１および２のＨＥＭＴ１０と同じ動作上の利点を経験する。
図５は、図４に示されたＨＥＭＴ６０と同様のＨＥＭＴの他の実施形態７０を示し、このＨＥＭＴは、基板１２、核生成層１４、バッファ層１６、バリア層１８、ソース電極２０、ドレイン電極２２、ゲート２４、２ＤＥＧチャネル層２６、第１のスペーサ層６２および第１のフィールドプレート６４を有する。しかし、ＨＥＭＴ７０はさらに、第２の誘電スペーサ層７２および第２のフィールドプレート７４を有し、第２のスペーサ層は、第１のフィールドプレート６４と第２のフィールドプレート７４との間の電気的な分離を提供するのに十分な量だけ、第１のフィールドプレート６４を覆う。図示されるように、このスペーサ層は、第１のフィールドプレート６４と、第１のスペーサ層６２の露出面とを覆う。第２のフィールドプレート７４は、ＨＥＭＴの活性領域の外側を通る前述の導電性経路を含む様々な方法を使用して、ソースコンタクト２０またはゲートに電気的に接続することができる。
ＨＥＭＴ４０および７０（ならびに後述するＨＥＭＴおよびＭＥＳＦＥＴ）はさらに、第２のフィールドプレート７２および第２のスペーサ層７４の上に、追加のスペーサ層／フィールドプレート対を含むことができる。図５は、第３のスペーサ層７６（破線で描かれている）および第３のフィールドプレート７８（破線で描かれている）を含むＨＥＭＴ７０上の追加の対を示しており、スペーサ層７６は、第２のフィールドプレート７４と第３のフィールドプレート７８との間の電気的な分離を提供するのに十分な量だけ、第２のフィールドプレート７４を覆う。第３のフィールドプレート７８（および後続の任意のフィールドプレート）も、前述の方法によってソース電極またはゲートに電気的に結合することができる。
好ましい一実施形態では、一番上のフィールドプレートがソース電極に接続され、その下の中間フィールドプレートをソース電極またはゲートに接続することができる。例えば、本発明に基づくトランジスタは３つのフィールドプレートを有することができ、一番上のフィールドプレートがソース電極に接続され、その下の残りのフィールドプレートがソース電極またはゲートに接続される。
この多重フィールドプレート配置は、デバイス内のピーク電場をさらに低減させることができ、その結果、破壊電圧が増大し、トラッピングが低減する。これにより、ゲートに接続されたフィールドプレートによって否定的な影響を受けることがある利得および安定性を向上させることができる。本発明に従って配置されたとき、ソースに接続されたフィールドプレートの遮蔽効果がＣgdを低減させることができ、このことが入力−出力分離を強化する。
図６は、図１および２のＨＥＭＴ１０と同様の本発明に基づくＨＥＭＴの他の実施形態８０を示し、図７は、図５のＨＥＭＴ７０と同様の本発明に基づくＨＥＭＴの他の実施形態９０を示す。ＨＥＭＴ８０および９０はそれぞれ、基板１２、核生成層１４、バッファ層１６、バリア層１８、ソース電極２０、ドレイン電極２２および２ＤＥＧチャネル層２６を含む。ＨＥＭＴ８０は、ゲート８２、第１の誘電スペーサ層８４および第１のフィールドプレート８６を有するが、図１および２のゲート２４とは異なり、ゲート８２がバリア層１８の中に落ち込んでいる。第１のスペーサ層８４は、ゲート８２とフィールドプレート８６との間の電気的な分離を提供するのに十分な量だけゲート８２およびバリア層を覆い、フィールドプレートは、ゲートの一方の側のスペーサ層８４上をドレイン電極２０に向かって延び、もう一方の側をソース電極２２に向かって延び、延びる距離はともに前述の範囲内にある。前述のとおり、追加のスペーサ層／フィールドプレート対を含め、それらを電気的に接続することができる。ＨＥＭＴ８０は第２の対８８（破線で示されている）を有する。
ＨＥＭＴ９０は、ゲート９２、スペーサ層９４および一体型のフィールドプレート９６を有し、ゲート９２はバリア層１８の中に落ち込んでいる。スペーサ層９４は、図５に示された前述のスペーサ層６２と同じ材料から形成することができ、フィールドプレート９６とバリア層との間の電気的な分離を提供するのに十分な量だけ、バリア層１８を覆うことができる。他の実施形態では、ゲートの下面を部分的に落ち込ませることができ、またはゲートの様々な部分を、バリア層１８内の様々な深さまで落ち込ませることができる。前述のとおり、追加のスペーサ層／フィールドプレート対を含め、それらを電気的に接続することができる。ＨＥＭＴ９０は第２の対９８（破線で示されている）を有する。
図８は、図１および２に示されたＨＥＭＴ１０と同様の本発明に基づくＨＥＭＴの他の実施形態１００を示し、このＨＥＭＴは、基板１２、核生成層１４、バッファ層１６、バリア層１８、ソース電極２０、ドレイン電極２２、ゲート２４、２ＤＥＧ２６および第１のスペーサ層２８を有する。しかし、ＨＥＭＴ１００は、単一の第１のフィールドプレートを有する代わりに、ソースフィールドプレート１０２とドレインフィールドプレート１０４とに分離された第１のフィールドプレートを有する。ソースフィールドプレート１０２は、ゲート２４のソース側と部分的に重なり合い、スペーサ層２８上をソース電極２０に向かって、前述の距離の範囲内にある距離Ｌfsだけ延びる。ドレインフィールドプレート１０４は、ゲート２４と部分的に重なり合い、スペーサ層２８上をドレインコンタクト２２に向かって、前述の距離の範囲内にある距離Ｌfdだけ延びる。ソースおよびドレインフィールドプレート１０２、１０４はそれぞれ、ソースコンタクト２０またはゲート２４に（前述の方法を使用して）接続することができ、あるいは、一方をソースコンタクト２０に接続し、もう一方をゲート２４に接続することができる。
様々な実施形態では、ソースおよびドレインフィールドプレート１０２、１０４が、ゲート２４と部分的に重なり合う必要がなく、一方または両方のフィールドプレートが、ゲートの縁とそのフィールドプレートの縁との間に隔たりを有することができる。ゲートの重なりは、否定的な影響を性能に与えうる追加の静電容量を導入する可能性がある。ソースおよびドレインフィールドプレートが電場を効果的に低減させるためには、ゲートの縁とフィールドプレートとの間の隔たりが比較的に小さくなければならず、このことは、製造中にいくつかの困難を生じさせる可能性がある。フィールドプレート１０２、１０４をゲート２４と部分的に重なり合わせることによって、この小さな隔たりの許容範囲内の条件を満たす必要なしにＨＥＭＴを製造することができる。部分的に重なり合うフィールドプレートを使用するのか、または重なり合わないフィールドプレートを使用するのかを決定する際には、製造の容易さと静電容量の低減との間のバランスを考慮する。
本発明の構造を、様々な材料システムから製作された他のタイプのトランジスタで使用することもできる。図９は、本発明に基づく炭化シリコンベースのＭＥＳＦＥＴの一実施形態１１０を示す。ＭＥＳＦＥＴ１１０は、その上に炭化シリコンバッファ１１４および炭化シリコンチャネル層１１６が形成された炭化シリコン基板１１２を含み、バッファ１１４は、チャネル層１１６と基板１１２との間に挟まれている。バッファ１１４およびチャネル層１１６は全体としてＭＥＳＦＥＴの活性領域を形成する。チャネル層１１６と接触してソースおよびドレイン電極１１８、１２０が形成され、ソース電極１１８とドレイン電極１２０との間のチャネル層１１６上にゲート１２２が形成される。この好ましい実施形態では、ゲート１２２がチャネル層１１６の中に落ち込んでいるが、これら２つの間に十分な電気的接触が得られる限り、落ち込みなしにゲート１２２がチャネル層１１６の表面にあってもよい。ゲート１２２を部分的に落ち込ませて、ゲート１２２の下面の一部分だけがチャネル層１１６の中に落ち込むようにすることもできる。
ゲート１２２の上、ならびにゲート１２２とソースおよびドレイン電極１１８、１２０との間のチャネル層１１６の表面に、非電導性（誘電性）スペーサ層１２４が形成される。図１および２に示された前述のスペーサ層２８と同様に、スペーサ層１２４は、誘電体などの１つの非電導性材料層、または様々な誘電体などの複数の様々な非電導性材料層を含むことができる。
ゲート１２２の上のスペーサ層１２４上に、第１のフィールドプレート１２６が形成され、第１のフィールドプレート１２６は、スペーサ層１２４上をソース電極１１８に向かって距離Ｌfsだけ延び、ドレイン電極１２０に向かって距離Ｌfdだけ延び、これらの距離はともに前述の距離の範囲内にある。フィールドプレート１２６も、前述の接続構造と同じ構造を使用してソース電極１１８またはゲート１２２に接続することができる。この第１のフィールドプレートも、前述の２片（two piece）ドレインフィールドプレート／ソースフィールドプレート配置など、２つ以上のフィールドプレートを含むことができる。
第１のフィールドプレート１２６および第１のスペーサ層１２４の上に、第２の非電導性スペーサ層１２８（破線で示されている）を形成することができ、これは、図３に示された前述の第２のスペーサ層４２と同様である。同様に、第２のスペーサ層１２８上に第２のフィールドプレート１３０（破線で示されている）が提供され、これも、図３に示された前述の第２のフィールドプレート４４と同様であり、同様に接続される。
図１０は、本発明に基づく炭化シリコンＭＥＳＦＥＴの他の実施形態１４０を示し、このＭＥＳＦＥＴは、基板１１２、バッファ１１４、チャネル層１１６、ソース電極１１８、ドレイン電極１２０を含む図９のＭＥＳＦＥＴ１１０と同様のフィーチャを有する。ソース電極１１８とドレイン電極１２０との間のチャネル層１１６上に、落ち込んだゲート１４２が形成されているが、これは、チャネル層１１６の表面に形成することもできる。ＭＥＳＦＥＴ１４０はさらにスペーサ層１４４を含み、これはゲート１４２と重なり合わず、ゲート１４２とソースおよびドレイン電極１１８、１２０との間のチャネル層１１６の表面の少なくとも一部分を覆う。ゲート１４２と一体のフィールドプレート１４６が形成され、これは、スペーサ層１４４上をソース電極１１８に向かって距離Ｌfsだけ延び、ドレイン電極１２０に向かって距離Ｌfdだけ延び、これらの距離はともに前述の距離の範囲内にある。スペーサ層１４４は誘電材料とすることができ、デバイスメタライゼーションの前にスペーサ層１４４が形成される場合には、このスペーサ層は、前述のエピタキシャル材料を含むことができる。
図１１は、ゲート−ソースフィールドプレートを持たないＧａＮベースのＨＥＭＴ（デバイスＡ）の動作特性と、長さ０．２ミクロンのゲート−ソースフィールドプレートを有するＧａＮベースのＨＥＭＴ（デバイスＢ）の動作特性とを比較した表１３０を示す。デバイスＡおよびＢの測定値は、１デシベル（ｄＢ）圧縮に駆動された４ギガヘルツ（ＧＨｚ）、Ｖｇ＝−７Ｖ、１０時間の２００ＣクラスＣ動作におけるパワーデグラデーション（power degradation）に関してとられたものである。測定値はデバイスＡの破壊を示しており、一方、デバイスＢは同じ条件下で破壊を経験しない。
このフィールドプレート配置は、ＨＥＭＴおよびＭＥＳＦＥＴ以外の他のトランジスタに適用することができ、その一例が金属酸化物半導体ヘテロ構造電界効果トランジスタ（ＭＯＳＨＦＥＴ）であることが理解される。ＭＯＳＨＦＥＴでは、ゲートとＭＯＳＨＦＥＴ活性領域との間にスペーサ層を形成することができる。ゲートの下からスペーサ層を部分的に除去して、ゲートが薄いスペーサ（絶縁体）層上にあり、フィールドプレートがより厚いスペーサ（絶縁体）層上にあるようにすることができる。ゲートはこの絶縁体層を介して依然として活性領域と「接触」していると考えられ、このＭＯＳＨＦＥＴ配置はゲート漏れを低減させるように設計される。
以上の実施形態は、マイクロ波およびミリメートル波周波数におけるパワーが向上したワイドバンドギャップトランジスタを提供する。このトランジスタは、より高い入力−出力分離により、高利得、高電力およびより安定な動作を同時に示す。より低い周波数における高電圧用途向けに、この構造をより大きな寸法に拡張することができる。
いくつかの好ましい構成に関して本発明を詳細に説明したが、他の変形構成も可能である。多くの様々なデバイスで、このフィールドプレート配置を使用することができる。このフィールドプレートはさらに、多くの様々な形状を有することができ、多くの様々な方法でソースコンタクトに接続することができる。例えば、接続が、バスまたは導電性経路による接続の代わりに、フィールドプレートとソースコンタクトとの間で連続した接続となるように、フィールドプレートは、ＨＥＭＴ活性領域の上から延びることができる。しかしこの配置は、極端に高い静電容量を構造に導入する可能性がある。したがって、本発明の趣旨および範囲を、上述の本発明の好ましい構成に限定してはならない。
本発明に基づくＨＥＭＴの一実施形態の平面図である。 図１に示されたＨＥＭＴの断面図である。 本発明に基づくＨＥＭＴの他の実施形態の断面図である。 本発明に基づくＨＥＭＴの他の実施形態の断面図である。 複数のフィールドプレートを有する本発明に基づくＨＥＭＴの他の実施形態の断面図である。 複数のフィールドプレートを有する本発明に基づくＨＥＭＴの他の実施形態の断面図である。 複数のフィールドプレートを有する本発明に基づくＨＥＭＴの他の実施形態の断面図である。 本発明に基づくＨＥＭＴの他の実施形態の断面図である。 本発明に基づくＭＥＳＦＥＴの一実施形態の断面図である。 本発明に基づくＭＥＳＦＥＴの他の実施形態の断面図である。 本発明に基づくＨＥＭＴとゲート−ソースフィールドプレートを持たないＨＥＭＴとの動作特性を比較した表を示す図である。

Claims (11)

  1. チャネル層を備える活性領域と、
    前記活性領域と接触したソース電極およびドレイン電極と、
    前記ソース電極と前記ドレイン電極との間にあって、前記活性領域と接触したゲートと、
    前記ゲートと前記ドレイン電極との間および前記ゲートと前記ソース電極との間の前記活性領域の表面の少なくとも一部分上にあるスペーサ層と、
    前記スペーサ層上にあって、前記活性領域の上の前記スペーサ上を前記ドレイン電極に向かって延び、前記活性領域の上の前記スペーサ層上を前記ソース電極に向かって延びるフィールドプレートと、
    前記フィールドプレートを前記ソース電極に電気的に接続する少なくとも１つの導電性経路と
    を含み、
    前記少なくとも１つの導電性経路は、導電性バスを少なくとも１つ有し、
    前記少なくとも１つの導電性バスは、前記ゲートと前記ソース電極との間における前記活性領域の一部の上のみにある、トランジスタ。
  2. 前記スペーサ層は前記ゲートを覆い、前記フィールドプレートは、前記ゲートと部分的に重なり合い、前記スペーサ上を前記ドレイン電極に向かって延び、前記スペーサ層上を前記ソース電極に向かって延びることを特徴とする請求項１に記載のトランジスタ。
  3. 前記少なくとも１つの導電性経路は、前記フィールドプレートと前記ソース電極との間を通り、前記経路はそれぞれ前記活性領域の外側を通り、前記フィールドプレートに前記ソース電極との電気的接続を提供することを特徴とする請求項１または２に記載のトランジスタ。
  4. 前記少なくとも１つの導電性経路は、前記フィールドプレートと前記ソース電極との間を通り、前記スペーサ層の上を通ることを特徴とする請求項１から３のいずれか１項に記載のトランジスタ。
  5. 前記フィールドプレートは、前記ゲートの前記ドレイン側および前記ゲートの前記ソース側のＨＥＭＴのピーク動作電場を低減させることを特徴とする請求項１から４のいずれか１項に記載のトランジスタ。
  6. 前記ピーク動作電場の低減は、前記トランジスタの破壊電圧を増大させることを特徴とする請求項５に記載のトランジスタ。
  7. １つまたは複数のスペーサ層／フィールドプレート対をさらに含み、前記対のそれぞれのスペーサ層は、その対のフィールドプレートとその下のフィールドプレートとの間の電気的分離を提供し、前記対のそれぞれのフィールドプレートは、前記ソース電極または前記ゲートに電気的に接続されることを特徴とする請求項１から６のいずれか１項に記載のトランジスタ。
  8. 前記フィールドプレートは、別個のソースフィールドプレートおよびドレインフィールドプレートを含み、前記ソースフィールドプレートは、前記スペーサ層上を前記ソース電極に向かって延び、前記ドレインフィールドプレートは、前記スペーサ層上を前記ドレイン電極に向かって延び、前記ソースおよびドレインフィールドプレートは、前記ソース電極または前記ゲートに電気的に接続されることを特徴とする請求項１から７のいずれか１項に記載のトランジスタ。
  9. 前記フィールドプレートは、別個のソースフィールドプレートおよびドレインフィールドプレートを含み、前記ソースフィールドプレートは、前記スペーサ層上を前記ソース電極に向かって延び、前記ドレインフィールドプレートは、前記スペーサ層上を前記ドレイン電極に向かって延び、前記ソースフィールドプレートは、前記ソース電極と前記ゲートのうちの一方に電気的に接続され、前記ドレインフィールドプレートは、前記ソース電極と前記ゲートのうちのもう一方に接続されることを特徴とする請求項１から８のいずれか１項に記載のトランジスタ。
  10. 前記フィールドプレートは、前記ゲートと重ならないように、ソースフィールドプレートとドレインフィールドプレートへと分離されている、請求項１から９のいずれか１項に記載のトランジスタ。
  11. 前記活性領域が、バッファ層、前記バッファ層の上に設けられたチャネル層、およびバリア層を有し、
    前記ソース電極および前記ドレイン電極が前記チャネル層の上に設けられ、前記ゲートが前記バリア層の上に設けられる、請求項１から１０のいずれか１項に記載のトランジスタ。
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