JP3438133B2 - 電界効果半導体装置及びその製造方法 - Google Patents
電界効果半導体装置及びその製造方法Info
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- JP3438133B2 JP3438133B2 JP27163199A JP27163199A JP3438133B2 JP 3438133 B2 JP3438133 B2 JP 3438133B2 JP 27163199 A JP27163199 A JP 27163199A JP 27163199 A JP27163199 A JP 27163199A JP 3438133 B2 JP3438133 B2 JP 3438133B2
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Description
【０００１】
【発明の属する技術分野】本発明は、オーミック電極、
即ち、ソース電極及びドレイン電極の構造を改良して特
性を向上させた例えば高電子移動度トランジスタ（ｈｉ
ｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎ
ｓｉｓｔｏｒ：ＨＥＭＴ）や注入型ヘテロ接合ＦＥＴ
（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）
などの電界効果半導体装置及びそのような電界効果半導
体装置を製造する方法に関する。
即ち、ソース電極及びドレイン電極の構造を改良して特
性を向上させた例えば高電子移動度トランジスタ（ｈｉ
ｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎ
ｓｉｓｔｏｒ：ＨＥＭＴ）や注入型ヘテロ接合ＦＥＴ
（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）
などの電界効果半導体装置及びそのような電界効果半導
体装置を製造する方法に関する。
【０００２】
【従来の技術】現在、ＧａＡｓ系或いはＩｎＰ系のＨＥ
ＭＴに於いて、ソース抵抗の低減、及び、ゲート・ドレ
インの高耐圧化を目的として、動作時に於ける半導体層
中に存在する電界や電流パスを制御する手段について多
くの開発が行なわれている。
ＭＴに於いて、ソース抵抗の低減、及び、ゲート・ドレ
インの高耐圧化を目的として、動作時に於ける半導体層
中に存在する電界や電流パスを制御する手段について多
くの開発が行なわれている。
【０００３】例えば、ソース抵抗を低減する為、最表面
の半導体層にリセスを形成し、そのリセス内に表出され
る半導体層にソース電極をオーミック・コンタクトさせ
て形成するリセス・オーミック構造が知られている。
の半導体層にリセスを形成し、そのリセス内に表出され
る半導体層にソース電極をオーミック・コンタクトさせ
て形成するリセス・オーミック構造が知られている。
【０００４】図１０は従来の技術を説明する為の工程要
所に於けるＨＥＭＴを表す要部切断側面図である。
所に於けるＨＥＭＴを表す要部切断側面図である。
【０００５】図１０（Ａ）参照
（１）基板１にチャネル層２、キャリヤ供給層３、キャ
ップ層４を成長させてからレジスト膜５を形成し、その
レジスト膜５に於けるソース電極形成予定部及びドレイ
ン電極形成予定部に対応する箇所に開口５Ｓ及び５Ｄを
形成する。
ップ層４を成長させてからレジスト膜５を形成し、その
レジスト膜５に於けるソース電極形成予定部及びドレイ
ン電極形成予定部に対応する箇所に開口５Ｓ及び５Ｄを
形成する。
【０００６】（２）レジスト膜５をマスクとしてキャッ
プ層４のエッチングを行なってリセス４Ｓ及び４Ｄを形
成する。尚、キャップ層４の材料がＧａＡｓ、キャリヤ
供給層３の材料がＡｌＧａＡｓであれば前記エッチング
はキャリヤ供給層３の表面で自動停止させることができ
る。
プ層４のエッチングを行なってリセス４Ｓ及び４Ｄを形
成する。尚、キャップ層４の材料がＧａＡｓ、キャリヤ
供給層３の材料がＡｌＧａＡｓであれば前記エッチング
はキャリヤ供給層３の表面で自動停止させることができ
る。
【０００７】図１０（Ｂ）
（３）レジスト膜５を残したまま、真空蒸着法を適用し
てＡｕＧｅ／Ｎｉ／Ａｕ膜を形成する。
てＡｕＧｅ／Ｎｉ／Ａｕ膜を形成する。
【０００８】（４）レジスト膜５をその上に在るＡｕＧ
ｅ／Ｎｉ／Ａｕ膜と共に剥離除去するとリセス４Ｓ及び
４Ｄ内にソース電極６Ｓ及びドレイン電極６Ｄが形成さ
れる。
ｅ／Ｎｉ／Ａｕ膜と共に剥離除去するとリセス４Ｓ及び
４Ｄ内にソース電極６Ｓ及びドレイン電極６Ｄが形成さ
れる。
【０００９】前記工程説明から明らかなように、例えば
ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴでは、オーミック電
極形成予定部分に於ける最表面のＧａＡｓキャップ層を
除去してＡｌＧａＡｓキャリヤ供給層を表出させ、そこ
にコンタクトするオーミック電極、即ち、ソース電極及
びドレイン電極を形成している。
ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴでは、オーミック電
極形成予定部分に於ける最表面のＧａＡｓキャップ層を
除去してＡｌＧａＡｓキャリヤ供給層を表出させ、そこ
にコンタクトするオーミック電極、即ち、ソース電極及
びドレイン電極を形成している。
【００１０】このようにした場合、ソース電極及びドレ
イン電極からチャネル層２までの距離が短縮され、合金
化することで容易にチャネルにオーミック・コンタクト
させることができる。
イン電極からチャネル層２までの距離が短縮され、合金
化することで容易にチャネルにオーミック・コンタクト
させることができる。
【００１１】この構造は、電極をＧａＡｓキャップ層上
に形成して合金化する通常のオーミック電極構造と比較
し、コンタクト抵抗が低減される旨の利点がある。
に形成して合金化する通常のオーミック電極構造と比較
し、コンタクト抵抗が低減される旨の利点がある。
【００１２】然しながら、リセス・エッチングとオーミ
ック電極形成とを同一のマスク膜を用いて行なう方法で
は、コンタクト抵抗の充分な低減を実現することができ
ないという問題がある。
ック電極形成とを同一のマスク膜を用いて行なう方法で
は、コンタクト抵抗の充分な低減を実現することができ
ないという問題がある。
【００１３】また、コンタクト抵抗低減の問題のみでな
く、電界効果半導体装置を高性能化する点からすれば、
ゲート・ドレイン間の高耐圧化、或いは、電圧に対する
電流が異常に増加するキンク現象の抑止など改善される
べきところは多い。
く、電界効果半導体装置を高性能化する点からすれば、
ゲート・ドレイン間の高耐圧化、或いは、電圧に対する
電流が異常に増加するキンク現象の抑止など改善される
べきところは多い。
【００１４】更にまた、リセス・エッチングとオーミッ
ク電極形成とを同一のマスク膜を用いて行なう方法で
は、オーミック電極の傍らにキャリヤ供給層の一部が表
出されてしまう。
ク電極形成とを同一のマスク膜を用いて行なう方法で
は、オーミック電極の傍らにキャリヤ供給層の一部が表
出されてしまう。
【００１５】このリセス面が表出した部分では、表面空
乏層がチャネル方向に延びて、チャネル電流を阻止する
状態となり、従って、あたかもコンタクト抵抗が増加し
たことと同効になってしまい、リセス・オーミック構造
を採ってコンタクト抵抗を低減した効果が相殺されてし
まう。
乏層がチャネル方向に延びて、チャネル電流を阻止する
状態となり、従って、あたかもコンタクト抵抗が増加し
たことと同効になってしまい、リセス・オーミック構造
を採ってコンタクト抵抗を低減した効果が相殺されてし
まう。
【００１６】前記表面空乏層の問題は、オーミック電極
の傍らにキャリヤ供給層が表出されない構造にする為の
特別な手段を意識的に採らない限り回避することは不可
能であり、通常のリフト・オフ法やリソグラフィ技術を
適用したのでは実現することは難しい。
の傍らにキャリヤ供給層が表出されない構造にする為の
特別な手段を意識的に採らない限り回避することは不可
能であり、通常のリフト・オフ法やリソグラフィ技術を
適用したのでは実現することは難しい。
【００１７】従来、リセス・オーミック構造をもつ電界
効果半導体装置に於いて、図示されている限りでは、リ
セス内が完全にオーミック電極で埋められ、一見、リセ
スの底面に下地の表出がないかの如き構成を漫然と掲示
した文献（例えば「特開平６−１２４９６５号公報」を
参照）が散見されるところであるが、実際上、そのよう
な構成は意識して特別な手段を採らなければ実現するこ
とは不可能である。
効果半導体装置に於いて、図示されている限りでは、リ
セス内が完全にオーミック電極で埋められ、一見、リセ
スの底面に下地の表出がないかの如き構成を漫然と掲示
した文献（例えば「特開平６−１２４９６５号公報」を
参照）が散見されるところであるが、実際上、そのよう
な構成は意識して特別な手段を採らなければ実現するこ
とは不可能である。
【００１８】
【発明が解決しようとする課題】本発明では、簡単な手
段を採ることに依って、ソース抵抗の低減、ゲート・ド
レインの高耐圧化、キンク現象の抑止を実現した電界効
果半導体装置を提供しようとする。
段を採ることに依って、ソース抵抗の低減、ゲート・ド
レインの高耐圧化、キンク現象の抑止を実現した電界効
果半導体装置を提供しようとする。
【００１９】
【課題を解決するための手段】図１及び図２は本発明の
原理を説明する為の工程要所に於ける電界効果半導体装
置を表す要部切断側面図であり、以下、図を参照しつつ
説明する。尚、図１０で用いた記号と同記号は同部分を
表すか或いは同じ意味を持つものとする。
原理を説明する為の工程要所に於ける電界効果半導体装
置を表す要部切断側面図であり、以下、図を参照しつつ
説明する。尚、図１０で用いた記号と同記号は同部分を
表すか或いは同じ意味を持つものとする。
【００２０】図１（Ａ）参照
１−（１）
基板１にチャネル層２、キャリヤ供給層３、キャップ層
４を成長させてからレジスト膜５を形成し、そのレジス
ト膜５に於けるソース・リセス形成予定部及びドレイン
・リセス形成予定部に対応する箇所に開口５Ｓ及び５Ｄ
を形成する。
４を成長させてからレジスト膜５を形成し、そのレジス
ト膜５に於けるソース・リセス形成予定部及びドレイン
・リセス形成予定部に対応する箇所に開口５Ｓ及び５Ｄ
を形成する。
【００２１】１−（２）
レジスト膜５をマスクとしてキャップ層４のエッチング
を行なってリセス４Ｓ及び４Ｄを形成する。尚、キャッ
プ層４の材料がＧａＡｓ、キャリヤ供給層３の材料がＡ
ｌＧａＡｓであれば前記エッチングはキャリヤ供給層３
の表面で自動停止させることができる。
を行なってリセス４Ｓ及び４Ｄを形成する。尚、キャッ
プ層４の材料がＧａＡｓ、キャリヤ供給層３の材料がＡ
ｌＧａＡｓであれば前記エッチングはキャリヤ供給層３
の表面で自動停止させることができる。
【００２２】図１（Ｂ）参照
１−（３）
レジスト膜５を除去してから、新たにレジスト膜１５を
形成し、そのレジスト膜１５に於けるソース電極形成予
定部及びドレイン電極形成予定部に対応する箇所に開口
１５Ｓ及び１５Ｄを形成する。
形成し、そのレジスト膜１５に於けるソース電極形成予
定部及びドレイン電極形成予定部に対応する箇所に開口
１５Ｓ及び１５Ｄを形成する。
【００２３】この開口１５Ｓ及び１５Ｄのパターンは、
ソース電極及びドレイン電極が最表面の半導体層、即
ち、キャップ層４に一部分がコンタクトし、且つ、残り
の他の部分がリセス４Ｓ及び４Ｄ内に表出されたキャリ
ヤ供給層３にコンタクトする構造となるように選択す
る。
ソース電極及びドレイン電極が最表面の半導体層、即
ち、キャップ層４に一部分がコンタクトし、且つ、残り
の他の部分がリセス４Ｓ及び４Ｄ内に表出されたキャリ
ヤ供給層３にコンタクトする構造となるように選択す
る。
【００２４】更に詳細には、ソース電極であれば、一部
分がキャップ層４上に於いてドレイン電極方向に、ま
た、ドレイン電極であれば、一部分がキャップ層４上に
於いてソース電極方向にそれぞれ張り出してコンタクト
し、残りの部分はリセス４Ｓ及び４Ｄ内に表出されたキ
ャリヤ供給層３にコンタクトする形状となるようにレジ
スト膜１５の開口１５Ｓ及び１５Ｄを形成する。
分がキャップ層４上に於いてドレイン電極方向に、ま
た、ドレイン電極であれば、一部分がキャップ層４上に
於いてソース電極方向にそれぞれ張り出してコンタクト
し、残りの部分はリセス４Ｓ及び４Ｄ内に表出されたキ
ャリヤ供給層３にコンタクトする形状となるようにレジ
スト膜１５の開口１５Ｓ及び１５Ｄを形成する。
【００２５】図２参照
２−（１）
レジスト膜１５を残したまま、真空蒸着法を適用してＡ
ｕＧｅ／Ｎｉ／Ａｕ膜を形成する。
ｕＧｅ／Ｎｉ／Ａｕ膜を形成する。
【００２６】２−（２）
レジスト膜１５をその上に在るＡｕＧｅ／Ｎｉ／Ａｕ膜
と共に剥離除去するとソース電極６Ｓ及びドレイン電極
６Ｄが形成される。
と共に剥離除去するとソース電極６Ｓ及びドレイン電極
６Ｄが形成される。
【００２７】前記のようにして電界効果半導体装置を製
造した場合、リセス４Ｓ内及びリセス４Ｄ内のゲート側
にはキャリヤ供給層３の表出は皆無である構造をもった
ソース電極６Ｓ及びドレイン電極６Ｄが実現される。
造した場合、リセス４Ｓ内及びリセス４Ｄ内のゲート側
にはキャリヤ供給層３の表出は皆無である構造をもった
ソース電極６Ｓ及びドレイン電極６Ｄが実現される。
【００２８】ここで、図１０について説明した表面空乏
層に依る影響を回避して、ソース抵抗の実質的な低下の
みを目的とするのであれば、前記説明した本発明に依る
電極の構成をソース電極６Ｓだけに適用すれば良いので
あるが、ドレイン電極６Ｄについても適用した場合に
は、抵抗の実質的な低減に加えて、ゲート・ドレイン間
の高耐圧化、そして、キンク現象の抑制が可能である。
層に依る影響を回避して、ソース抵抗の実質的な低下の
みを目的とするのであれば、前記説明した本発明に依る
電極の構成をソース電極６Ｓだけに適用すれば良いので
あるが、ドレイン電極６Ｄについても適用した場合に
は、抵抗の実質的な低減に加えて、ゲート・ドレイン間
の高耐圧化、そして、キンク現象の抑制が可能である。
【００２９】図３はＨＥＭＴに於ける電流の流れを表す
要部切断側面図であり、図１に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとし、
（Ａ）はリセス・オーミック構造ではないＨＥＭＴ、
（Ｂ）はリセス・オーミック構造のＨＥＭＴであって、
８はゲート電極を示している。
要部切断側面図であり、図１に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとし、
（Ａ）はリセス・オーミック構造ではないＨＥＭＴ、
（Ｂ）はリセス・オーミック構造のＨＥＭＴであって、
８はゲート電極を示している。
【００３０】図３（Ａ）に見られるＨＥＭＴは、ゲート
・ドレイン間の耐圧が低く、また、キンク現象が発生す
ることが知られている。
・ドレイン間の耐圧が低く、また、キンク現象が発生す
ることが知られている。
【００３１】その理由は、ソース電極６Ｓから二次元電
子ガスからなるチャネル７を経てドレイン電極６Ｄに達
する電子流のうち、その殆どは電界集中が起こっている
ゲート・リセス端を流れる為、その領域で衝突イオン化
が発生することに依る。
子ガスからなるチャネル７を経てドレイン電極６Ｄに達
する電子流のうち、その殆どは電界集中が起こっている
ゲート・リセス端を流れる為、その領域で衝突イオン化
が発生することに依る。
【００３２】然しながら、図３（Ｂ）に見られるＨＥＭ
Ｔでは、ソース電極６Ｓから二次元電子ガスからなるチ
ャネル７を経てドレイン電極６Ｄに達する電子流のう
ち、キャップ層４を通るものは極めて僅少であって、殆
どはソース電極６Ｓ近傍でチャネル７に流入し、また、
チャネル７を通過してドレイン電極６Ｄに直接吸い上げ
られる。
Ｔでは、ソース電極６Ｓから二次元電子ガスからなるチ
ャネル７を経てドレイン電極６Ｄに達する電子流のう
ち、キャップ層４を通るものは極めて僅少であって、殆
どはソース電極６Ｓ近傍でチャネル７に流入し、また、
チャネル７を通過してドレイン電極６Ｄに直接吸い上げ
られる。
【００３３】従って、電子がゲート・リセス端の電界集
中の影響を受けることが少なくなって、ゲート・ドレイ
ン間の耐圧は向上し、また、キンク現象も抑制されるこ
とになる。
中の影響を受けることが少なくなって、ゲート・ドレイ
ン間の耐圧は向上し、また、キンク現象も抑制されるこ
とになる。
【００３４】ところで、図１０について説明した従来の
リセス・オーミック構造に於いては、図３（Ｂ）につい
て説明したＨＥＭＴに於けるキャップ層４を経由する電
子流が完全に零となる構造になっているので、この従来
のリセス・オーミック構造をドレイン側に採り入れると
ゲート・ドレイン間の高耐圧化を実現できる。
リセス・オーミック構造に於いては、図３（Ｂ）につい
て説明したＨＥＭＴに於けるキャップ層４を経由する電
子流が完全に零となる構造になっているので、この従来
のリセス・オーミック構造をドレイン側に採り入れると
ゲート・ドレイン間の高耐圧化を実現できる。
【００３５】そこで、ソース側については図２で説明し
たリセス・オーミック構造を採用することとし、また、
ドレイン側については図１０で説明したリセス・オーミ
ック構造を採用すると共にリセス内に表出されるキャリ
ヤ供給層の特にゲート側の面積を制御することで耐圧も
制御することが可能である。
たリセス・オーミック構造を採用することとし、また、
ドレイン側については図１０で説明したリセス・オーミ
ック構造を採用すると共にリセス内に表出されるキャリ
ヤ供給層の特にゲート側の面積を制御することで耐圧も
制御することが可能である。
【００３６】図４及び図５は本発明の原理を説明する為
の工程要所に於ける電界効果半導体装置を表す要部切断
側面図であり、以下、図を参照しつつ説明する。尚、図
１０で用いた記号と同記号は同部分を表すか或いは同じ
意味を持つものとする。
の工程要所に於ける電界効果半導体装置を表す要部切断
側面図であり、以下、図を参照しつつ説明する。尚、図
１０で用いた記号と同記号は同部分を表すか或いは同じ
意味を持つものとする。
【００３７】図４（Ａ）参照
４−（１）
基板１にチャネル層２、キャリヤ供給層３、キャップ層
４を成長させてからレジスト膜５を形成し、そのレジス
ト膜５に於けるソース・リセス形成予定部及びドレイン
・リセス形成予定部に対応する箇所に開口５Ｓ及び５Ｄ
を形成する。
４を成長させてからレジスト膜５を形成し、そのレジス
ト膜５に於けるソース・リセス形成予定部及びドレイン
・リセス形成予定部に対応する箇所に開口５Ｓ及び５Ｄ
を形成する。
【００３８】４−（２）
レジスト膜５をマスクとしてキャップ層４のエッチング
を行なってリセス４Ｓ及び４Ｄを形成する。尚、キャッ
プ層４の材料がＧａＡｓ、キャリヤ供給層３の材料がＡ
ｌＧａＡｓであれば前記エッチングはキャリヤ供給層３
の表面で自動停止させることができる。
を行なってリセス４Ｓ及び４Ｄを形成する。尚、キャッ
プ層４の材料がＧａＡｓ、キャリヤ供給層３の材料がＡ
ｌＧａＡｓであれば前記エッチングはキャリヤ供給層３
の表面で自動停止させることができる。
【００３９】図４（Ｂ）参照
４−（３）
レジスト膜５を除去してから、新たにレジスト膜１５を
形成し、そのレジスト膜１５に於けるソース電極形成予
定部及びドレイン電極形成予定部に対応する箇所に開口
１５Ｓ及び１５Ｄを形成する。
形成し、そのレジスト膜１５に於けるソース電極形成予
定部及びドレイン電極形成予定部に対応する箇所に開口
１５Ｓ及び１５Ｄを形成する。
【００４０】この開口１５Ｓ及び１５Ｄのパターンは、
ソース電極及びドレイン電極が最表面の半導体層、即
ち、キャップ層４に一部分がコンタクトし、また、残り
の他の部分がリセス４Ｓ及び４Ｄ内に表出されたキャリ
ヤ供給層３にコンタクトし、更にまた、リセス４Ｄ内に
於いては、そのゲート側にキャリヤ供給層３の一部が表
出する形状となるように選択する。
ソース電極及びドレイン電極が最表面の半導体層、即
ち、キャップ層４に一部分がコンタクトし、また、残り
の他の部分がリセス４Ｓ及び４Ｄ内に表出されたキャリ
ヤ供給層３にコンタクトし、更にまた、リセス４Ｄ内に
於いては、そのゲート側にキャリヤ供給層３の一部が表
出する形状となるように選択する。
【００４１】図５参照
２−（１）
レジスト膜１５を残したまま、真空蒸着法を適用してＡ
ｕＧｅ／Ｎｉ／Ａｕ膜を形成する。
ｕＧｅ／Ｎｉ／Ａｕ膜を形成する。
【００４２】２−（２）
レジスト膜１５をその上に在るＡｕＧｅ／Ｎｉ／Ａｕ膜
と共に剥離除去するとソース電極６Ｓ及びドレイン電極
６Ｄが形成される。
と共に剥離除去するとソース電極６Ｓ及びドレイン電極
６Ｄが形成される。
【００４３】前記工程を経て電界効果半導体装置を製造
した場合、リセス４Ｓ内のゲート側にはキャリヤ供給層
３の表出は皆無であると共にリセス４Ｄ内のゲート側に
は制御された距離Ｌr のギャップにキャリヤ供給層３が
表出された構造が得られ、ソース抵抗の実質的な低減、
ゲート・ドレイン間の高耐圧化、キンク現象の抑制を実
現することができる。
した場合、リセス４Ｓ内のゲート側にはキャリヤ供給層
３の表出は皆無であると共にリセス４Ｄ内のゲート側に
は制御された距離Ｌr のギャップにキャリヤ供給層３が
表出された構造が得られ、ソース抵抗の実質的な低減、
ゲート・ドレイン間の高耐圧化、キンク現象の抑制を実
現することができる。
【００４４】図５に見られる電界効果半導体装置では、
ソース電極６Ｓがゲート方向に延び出てキャップ層４に
コンタクトし、且つ、ドレイン電極６Ｄがゲートの反対
側方向に延び出てキャップ層４にコンタクトしている。
ソース電極６Ｓがゲート方向に延び出てキャップ層４に
コンタクトし、且つ、ドレイン電極６Ｄがゲートの反対
側方向に延び出てキャップ層４にコンタクトしている。
【００４５】前記の構成は、ドレイン電極６Ｄについて
必須ではなく、リセス４Ｄのエッジの位置で終端させる
こともでき、また、ソース電極６Ｓが形成されているリ
セス４Ｓに於けるゲートの反対側にキャリヤ供給層３の
一部が表出されているが、これもリセス４Ｓを完全に埋
める構造になっていても良い。
必須ではなく、リセス４Ｄのエッジの位置で終端させる
こともでき、また、ソース電極６Ｓが形成されているリ
セス４Ｓに於けるゲートの反対側にキャリヤ供給層３の
一部が表出されているが、これもリセス４Ｓを完全に埋
める構造になっていても良い。
【００４６】前記したところから、本発明に依る電界効
果半導体装置及びその製造方法に於いては、 （１）ヘテロ接合を生成する半導体層（例えばｉ−Ｇａ
Ａｓチャネル層２３及びｎ−ＡｌＧａＡｓキャリヤ供給
層２４）を含んで積層された複数の半導体層（例えばｉ
−ＧａＡｓバッファ層２２、ｉ−ＧａＡｓチャネル層２
３、ｎ−ＡｌＧａＡｓキャリヤ供給層２４、ｎ−ＧａＡ
ｓキャップ層２５）と、該複数の半導体層に於ける最表
面の半導体層（例えばｎ−ＧａＡｓキャップ層２５）を
エッチングして形成されたソース・リセス（例えばリセ
ス２５Ｓ）及びドレイン・リセス（例えばリセス２５
Ｄ）と、該ソース・リセス内に表出された下地（例えば
ｎ−ＡｌＧａＡｓキャリヤ供給層２４）に於ける少なく
ともゲート側を完全に覆ってコンタクトすると共にリセ
ス外に於いてゲート方向に張り出して該最表面の半導体
層に一部がコンタクトしたソース電極（例えばソース電
極３０Ｓ）と、該ドレイン・リセス内に表出された下地
に対してゲート側から所定距離（例えば距離Ｌ r ）を置
いてコンタクトすると共にリセス外に於いてゲートと反
対側に張り出して該最表面の半導体層に一部がコンタク
トしたドレイン電極（例えばドレイン電極３０Ｄ）とを
備えてなることを特徴とするか、又は、
果半導体装置及びその製造方法に於いては、 （１）ヘテロ接合を生成する半導体層（例えばｉ−Ｇａ
Ａｓチャネル層２３及びｎ−ＡｌＧａＡｓキャリヤ供給
層２４）を含んで積層された複数の半導体層（例えばｉ
−ＧａＡｓバッファ層２２、ｉ−ＧａＡｓチャネル層２
３、ｎ−ＡｌＧａＡｓキャリヤ供給層２４、ｎ−ＧａＡ
ｓキャップ層２５）と、該複数の半導体層に於ける最表
面の半導体層（例えばｎ−ＧａＡｓキャップ層２５）を
エッチングして形成されたソース・リセス（例えばリセ
ス２５Ｓ）及びドレイン・リセス（例えばリセス２５
Ｄ）と、該ソース・リセス内に表出された下地（例えば
ｎ−ＡｌＧａＡｓキャリヤ供給層２４）に於ける少なく
ともゲート側を完全に覆ってコンタクトすると共にリセ
ス外に於いてゲート方向に張り出して該最表面の半導体
層に一部がコンタクトしたソース電極（例えばソース電
極３０Ｓ）と、該ドレイン・リセス内に表出された下地
に対してゲート側から所定距離（例えば距離Ｌ r ）を置
いてコンタクトすると共にリセス外に於いてゲートと反
対側に張り出して該最表面の半導体層に一部がコンタク
トしたドレイン電極（例えばドレイン電極３０Ｄ）とを
備えてなることを特徴とするか、又は、
【００４７】（２）基板（例えば半絶縁性ＧａＡｓ基板
２１）上にヘテロ接合を生成する半導体層（例えばｉ−
ＧａＡｓチャネル層２３とｎ−ＡｌＧａＡｓキャリヤ供
給層２４）を含む複数の半導体層（例えばｉ−ＧａＡｓ
バッファ層２２、ｉ−ＧａＡｓチャネル層２３、ｎ−Ａ
ｌＧａＡｓキャリヤ供給層２４、ｎ−ＧａＡｓキャップ
層２５）を積層形成する工程と、次いで、該複数の半導
体層に於ける最表面の半導体層（例えばｎ−ＧａＡｓキ
ャップ層２５）をエッチングしてソース・リセス（例え
ばリセス２５Ｓ）及びドレイン・リセス（例えばリセス
２５Ｄ）を形成する工程と、次いで、該ソース・リセス
内に表出された下地（例えばｎ−ＡｌＧａＡｓキャリヤ
供給層２４）に於ける少なくともゲート側からリセス外
のゲート方向に張り出して該最表面の半導体層（例えば
ｎ−ＧａＡｓキャップ層２５）の一部を表出させる開口
（例えば開口２９Ｓ）をもち且つ該ドレイン・リセス内
に表出された下地（例えばｎ−ＡｌＧａＡｓキャリヤ供
給層２４）に対してゲート側から所定距離（例えば
Ｌ r ）を置くと共にリセス外に於いてゲートと反対側に
張り出して該最表面の半導体層（例えばｎ−ＧａＡｓキ
ャップ層２５）の一部を表出させる開口（例えば開口２
９Ｄ）をもつレジスト膜（例えばレジスト膜２９）を形
成する工程と、次いで、全面に電極材料膜（例えばＡｕ
Ｇｅ／Ｎｉ／Ａｕからなる膜）を形成してから該レジス
ト膜をその上の電極材料膜と共に剥離除去してソース電
極及びドレイン電極（例えばソース電極３０Ｓ及びドレ
イン電極３０Ｄ）を形成する工程とが含まれてなること
を特徴とする。
２１）上にヘテロ接合を生成する半導体層（例えばｉ−
ＧａＡｓチャネル層２３とｎ−ＡｌＧａＡｓキャリヤ供
給層２４）を含む複数の半導体層（例えばｉ−ＧａＡｓ
バッファ層２２、ｉ−ＧａＡｓチャネル層２３、ｎ−Ａ
ｌＧａＡｓキャリヤ供給層２４、ｎ−ＧａＡｓキャップ
層２５）を積層形成する工程と、次いで、該複数の半導
体層に於ける最表面の半導体層（例えばｎ−ＧａＡｓキ
ャップ層２５）をエッチングしてソース・リセス（例え
ばリセス２５Ｓ）及びドレイン・リセス（例えばリセス
２５Ｄ）を形成する工程と、次いで、該ソース・リセス
内に表出された下地（例えばｎ−ＡｌＧａＡｓキャリヤ
供給層２４）に於ける少なくともゲート側からリセス外
のゲート方向に張り出して該最表面の半導体層（例えば
ｎ−ＧａＡｓキャップ層２５）の一部を表出させる開口
（例えば開口２９Ｓ）をもち且つ該ドレイン・リセス内
に表出された下地（例えばｎ−ＡｌＧａＡｓキャリヤ供
給層２４）に対してゲート側から所定距離（例えば
Ｌ r ）を置くと共にリセス外に於いてゲートと反対側に
張り出して該最表面の半導体層（例えばｎ−ＧａＡｓキ
ャップ層２５）の一部を表出させる開口（例えば開口２
９Ｄ）をもつレジスト膜（例えばレジスト膜２９）を形
成する工程と、次いで、全面に電極材料膜（例えばＡｕ
Ｇｅ／Ｎｉ／Ａｕからなる膜）を形成してから該レジス
ト膜をその上の電極材料膜と共に剥離除去してソース電
極及びドレイン電極（例えばソース電極３０Ｓ及びドレ
イン電極３０Ｄ）を形成する工程とが含まれてなること
を特徴とする。
【００４８】
【００４９】前記手段を採ることに依り、ソース抵抗を
実質的に低減させることができ、また、ゲート・ドレイ
ン間の高耐圧化、キンク現象の抑制が可能となり、そし
て、この効果を得る為のリセスの形成及びソース電極及
びドレイン電極などオーミック電極の形成に於いて、従
来の技術と比較して、リソグラフィ工程が一回増加する
ものの一般に多用されてきた技法を適用して精密且つ容
易に実施することができる。
実質的に低減させることができ、また、ゲート・ドレイ
ン間の高耐圧化、キンク現象の抑制が可能となり、そし
て、この効果を得る為のリセスの形成及びソース電極及
びドレイン電極などオーミック電極の形成に於いて、従
来の技術と比較して、リソグラフィ工程が一回増加する
ものの一般に多用されてきた技法を適用して精密且つ容
易に実施することができる。
【００５０】
【発明の実施の形態】図６乃至図８は本発明に於ける一
実施の形態を説明する為の工程要所に於ける電界効果半
導体装置を表す要部切断側面図であり、以下、これ等の
図を参照しつつ説明する。
実施の形態を説明する為の工程要所に於ける電界効果半
導体装置を表す要部切断側面図であり、以下、これ等の
図を参照しつつ説明する。
【００５１】図６（Ａ）参照
６−（１）
ＭＯＣＶＤ（ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅｍｉｃ
ａｌ ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ）法を適用す
ることに依り、基板２１上にバッファ層２２、チャネル
層２３、キャリヤ供給層（この場合は電子供給層）２
４、キャップ層２５を積層形成する。
ａｌ ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ）法を適用す
ることに依り、基板２１上にバッファ層２２、チャネル
層２３、キャリヤ供給層（この場合は電子供給層）２
４、キャップ層２５を積層形成する。
【００５２】上記基板及び各半導体層に関する主要なデ
ータを例示すると以下の通りである。 基板２１について 材料：半絶縁性ＧａＡｓ バッファ層２２について 材料：ｉ−ＧａＡｓ 厚さ：２００〔ｎｍ〕 チャネル層２３について 材料：ｉ−ＧａＡｓ 厚さ：１００〔ｎｍ〕 キャリヤ供給層２４について 材料：ｎ−ＡｌＧａＡｓ 不純物濃度：２×１０18〔cm-3〕 厚さ：２５〔ｎｍ〕 キャップ層２５について 材料：ｎ−ＧａＡｓ 不純物濃度：２×１０18〔cm-3〕 厚さ：７０〔ｎｍ〕
ータを例示すると以下の通りである。 基板２１について 材料：半絶縁性ＧａＡｓ バッファ層２２について 材料：ｉ−ＧａＡｓ 厚さ：２００〔ｎｍ〕 チャネル層２３について 材料：ｉ−ＧａＡｓ 厚さ：１００〔ｎｍ〕 キャリヤ供給層２４について 材料：ｎ−ＡｌＧａＡｓ 不純物濃度：２×１０18〔cm-3〕 厚さ：２５〔ｎｍ〕 キャップ層２５について 材料：ｎ−ＧａＡｓ 不純物濃度：２×１０18〔cm-3〕 厚さ：７０〔ｎｍ〕
【００５３】６−（２）
リソグラフィ技術のレジスト・プロセスを適用すること
に依り、素子分離領域形成予定部分に開口２６Ａをもつ
レジスト膜２６を形成する。
に依り、素子分離領域形成予定部分に開口２６Ａをもつ
レジスト膜２６を形成する。
【００５４】６−（３）
イオン注入法を適用することに依り、レジスト膜２６を
マスクとして酸素イオンの打ち込みを行ない、キャップ
層２５の表面からバッファ層２２に達する素子分離領域
２７を形成する。
マスクとして酸素イオンの打ち込みを行ない、キャップ
層２５の表面からバッファ層２２に達する素子分離領域
２７を形成する。
【００５５】このイオン注入に於ける条件は、
イオン加速エネルギ：１５０〔ｋｅＶ〕
ドーズ量：２×１０12〔cm-2〕
とした。
【００５６】図６（Ｂ）参照
６−（４）
イオン注入のマスクとして用いたレジスト膜２６を除去
してから、レジスト・プロセスを適用することに依り、
リセス・オーミック構造のリセス形成予定部分に開口２
８Ａをもつレジスト膜２８を形成する。
してから、レジスト・プロセスを適用することに依り、
リセス・オーミック構造のリセス形成予定部分に開口２
８Ａをもつレジスト膜２８を形成する。
【００５７】６−（５）
例えばＳｉＣｌ4 ／ＳＦ6 混合ガスをエッチング・ガス
とするドライ・エッチング法を適用することに依り、レ
ジスト膜２８をマスクとしてキャップ層２５のエッチン
グを行なってリセス２５Ｓ及びリセス２５Ｄを形成す
る。
とするドライ・エッチング法を適用することに依り、レ
ジスト膜２８をマスクとしてキャップ層２５のエッチン
グを行なってリセス２５Ｓ及びリセス２５Ｄを形成す
る。
【００５８】尚、エッチング・ガスとして用いたＳｉＣ
ｌ4 ／ＳＦ6 はＧａＡｓをエッチングするがＡｌＧａＡ
ｓを殆どエッチングしないので、前記エッチングはキャ
リヤ供給層２４の表面で自動的に停止し、いわゆる選択
エッチングとなる。
ｌ4 ／ＳＦ6 はＧａＡｓをエッチングするがＡｌＧａＡ
ｓを殆どエッチングしないので、前記エッチングはキャ
リヤ供給層２４の表面で自動的に停止し、いわゆる選択
エッチングとなる。
【００５９】図７（Ａ）参照
７−（１）
エッチング・マスクとして用いたレジスト膜２８を除去
してから、レジスト・プロセスを適用することに依り、
オーミック電極形成予定部分に開口２９Ｓ及び開口２９
Ｄをもつレジスト膜２９を形成する。
してから、レジスト・プロセスを適用することに依り、
オーミック電極形成予定部分に開口２９Ｓ及び開口２９
Ｄをもつレジスト膜２９を形成する。
【００６０】このレジスト膜２９に於ける開口２９Ｓは
ゲート方向にキャップ層２５の一部が表出するように広
く形成され、また、開口２９Ｄはキャリヤ供給層２４に
於けるゲート側の一部を覆い隠し且つゲートと反対側に
キャップ層２５の一部が表出するように広く形成されて
いる。
ゲート方向にキャップ層２５の一部が表出するように広
く形成され、また、開口２９Ｄはキャリヤ供給層２４に
於けるゲート側の一部を覆い隠し且つゲートと反対側に
キャップ層２５の一部が表出するように広く形成されて
いる。
【００６１】図７（Ｂ）参照
７−（２）
真空蒸着法を適用することに依り、厚さ３５〔ｎｍ〕の
ＡｕＧｅ／厚さ１０〔ｎｍ〕のＮｉ／厚さ１５０〔ｎ
ｍ〕のＡｕからなる電極材料膜を形成してから、レジス
ト膜２９をその上の電極材料膜と共に剥離除去するリフ
ト・オフ法を実施し、ソース電極３０Ｓ及びドレイン電
極３０Ｄを形成する。
ＡｕＧｅ／厚さ１０〔ｎｍ〕のＮｉ／厚さ１５０〔ｎ
ｍ〕のＡｕからなる電極材料膜を形成してから、レジス
ト膜２９をその上の電極材料膜と共に剥離除去するリフ
ト・オフ法を実施し、ソース電極３０Ｓ及びドレイン電
極３０Ｄを形成する。
【００６２】図８（Ａ）参照
８−（１）
レジスト・プロセスを適用することに依り、ゲート電極
形成予定部分に開口３１Ｇをもつレジスト膜３１を形成
する。
形成予定部分に開口３１Ｇをもつレジスト膜３１を形成
する。
【００６３】例えばＳｉＣｌ4 ／ＳＦ6 混合ガスをエッ
チング・ガスとするドライ・エッチング法を適用するこ
とに依り、レジスト膜３１をマスクとしてキャップ層２
５のエッチングを行なってリセス２５Ｇを形成する。
尚、この場合もエッチングはキャリヤ供給層２４の表面
で自動的に停止する。
チング・ガスとするドライ・エッチング法を適用するこ
とに依り、レジスト膜３１をマスクとしてキャップ層２
５のエッチングを行なってリセス２５Ｇを形成する。
尚、この場合もエッチングはキャリヤ供給層２４の表面
で自動的に停止する。
【００６４】図８（Ｂ）参照
８−（２）
真空蒸着法を適用することに依り、厚さ１００〔ｎｍ〕
のＡｌ膜を形成してから、レジスト膜３１をその上のＡ
ｌ膜と共に剥離除去するリフト・オフ法を実施し、ゲー
ト電極３２を形成する。
のＡｌ膜を形成してから、レジスト膜３１をその上のＡ
ｌ膜と共に剥離除去するリフト・オフ法を実施し、ゲー
ト電極３２を形成する。
【００６５】前記のようにして作成された電界効果半導
体装置、即ちＨＥＭＴに於いては、ソース電極２９Ｓが
キャップ層２５上に於いてゲート方向に張り出して形成
されているので、リセス２５Ｓ内のゲート側にキャリヤ
供給層２４が表出されることはないから表面空乏層の生
成はなく、従って、実質的にソース抵抗が高くなること
はない。
体装置、即ちＨＥＭＴに於いては、ソース電極２９Ｓが
キャップ層２５上に於いてゲート方向に張り出して形成
されているので、リセス２５Ｓ内のゲート側にキャリヤ
供給層２４が表出されることはないから表面空乏層の生
成はなく、従って、実質的にソース抵抗が高くなること
はない。
【００６６】そして、一素子の占有面積として許される
範囲内でソース電極３０Ｓのゲート側が延びてキャップ
層２５とコンタクトしていることから電流容量は大きく
なっている。
範囲内でソース電極３０Ｓのゲート側が延びてキャップ
層２５とコンタクトしていることから電流容量は大きく
なっている。
【００６７】また、ドレイン電極３０Ｄは、リセス２５
Ｄ内に於いて、キャップ層２５のゲート方向壁面との間
に距離Ｌr のギャップが生成されていることに依り、そ
こにはキャリヤ供給層２４の一部が表出され、従って、
表面空乏層が発生するので、その結果、ドレイン耐圧は
向上し、また、キンク現象の抑制にも有効である。
Ｄ内に於いて、キャップ層２５のゲート方向壁面との間
に距離Ｌr のギャップが生成されていることに依り、そ
こにはキャリヤ供給層２４の一部が表出され、従って、
表面空乏層が発生するので、その結果、ドレイン耐圧は
向上し、また、キンク現象の抑制にも有効である。
【００６８】図９はドレイン側リセス内に表出された下
地の距離Ｌr を変化させた場合に於けるドレイン耐圧と
オン抵抗（ΔＲON）の変化を表す線図であり、左縦軸に
ドレイン耐圧〔Ｖ〕を、右縦軸にΔＲON〔Ωｍｍ〕を、
横軸に距離Ｌr 〔μｍ〕をそれぞれ採ってある。
地の距離Ｌr を変化させた場合に於けるドレイン耐圧と
オン抵抗（ΔＲON）の変化を表す線図であり、左縦軸に
ドレイン耐圧〔Ｖ〕を、右縦軸にΔＲON〔Ωｍｍ〕を、
横軸に距離Ｌr 〔μｍ〕をそれぞれ採ってある。
【００６９】距離Ｌr を０．１〔μｍ〕から０．５〔μ
ｍ〕に増加させることで耐圧を向上させることができて
高耐圧化に有効であるが、０．４〔μｍ〕以上になると
オン抵抗が増加する旨の問題が現れて、ドレイン耐圧と
オン抵抗とはトレードオフの関係になり、距離Ｌr が
０．３〔μｍ〕〜０．４〔μｍ〕の付近、即ち、図９中
にハッチングを施した範囲が好ましい値を示している。
ｍ〕に増加させることで耐圧を向上させることができて
高耐圧化に有効であるが、０．４〔μｍ〕以上になると
オン抵抗が増加する旨の問題が現れて、ドレイン耐圧と
オン抵抗とはトレードオフの関係になり、距離Ｌr が
０．３〔μｍ〕〜０．４〔μｍ〕の付近、即ち、図９中
にハッチングを施した範囲が好ましい値を示している。
【００７０】尚、距離Ｌr は電界効果半導体装置の相互
コンダクタンスｇm には何らの影響も与えることはな
く、また、パターニング時に於ける位置合わせのずれは
０．１〔μｍ〕以下であることから、距離Ｌr を制御す
るのに問題はない。
コンダクタンスｇm には何らの影響も与えることはな
く、また、パターニング時に於ける位置合わせのずれは
０．１〔μｍ〕以下であることから、距離Ｌr を制御す
るのに問題はない。
【００７１】即ち、距離Ｌr はパターニングの重ね合わ
せに依って制御することができるので、０．５〔μｍ〕
以下にすることが可能であって、オン抵抗を犠牲にする
ことなく、前記トレードオフの最適条件である０．３
〔μｍ〕〜０．４〔μｍ〕を実現することができるので
ある。
せに依って制御することができるので、０．５〔μｍ〕
以下にすることが可能であって、オン抵抗を犠牲にする
ことなく、前記トレードオフの最適条件である０．３
〔μｍ〕〜０．４〔μｍ〕を実現することができるので
ある。
【００７２】因みに、ゲート電極とドレイン電極との間
にリセスや絶縁領域を介在させてドレイン耐圧を高くす
る手段が知られているが（要すれば、「特開平６−２１
１０１号公報」、「特開平６−１１２２２４号公報」、
を参照）、この構成に依った場合、リセスや絶縁領域の
距離が０．５〔μｍ〕以上の大きなものとなる為、ドレ
イン耐圧を高めることはできても、オン抵抗も大きくな
ってしまう。
にリセスや絶縁領域を介在させてドレイン耐圧を高くす
る手段が知られているが（要すれば、「特開平６−２１
１０１号公報」、「特開平６−１１２２２４号公報」、
を参照）、この構成に依った場合、リセスや絶縁領域の
距離が０．５〔μｍ〕以上の大きなものとなる為、ドレ
イン耐圧を高めることはできても、オン抵抗も大きくな
ってしまう。
【００７３】
【発明の効果】本発明に依る電界効果半導体装置及びそ
の製造方法に於いては、基板上にヘテロ接合を生成する
半導体層を含む複数の半導体層が形成され、複数の半導
体層に於ける最表面の半導体層をエッチングしてソース
・リセス及びドレイン・リセスが形成され、ソース・リ
セス内に表出された下地に於ける少なくともゲート側か
らリセス外のゲート方向に張り出して最表面の半導体層
の一部を表出させる開口をもち且つドレイン・リセス内
に表出された下地に対してゲート側から所定距離を置く
と共にリセス外に於いてゲートと反対側に張り出して最
表面の半導体層の一部を表出させる開口をもつレジスト
膜を利用するリフト・オフに依ってソース電極及びドレ
イン電極が形成される。
の製造方法に於いては、基板上にヘテロ接合を生成する
半導体層を含む複数の半導体層が形成され、複数の半導
体層に於ける最表面の半導体層をエッチングしてソース
・リセス及びドレイン・リセスが形成され、ソース・リ
セス内に表出された下地に於ける少なくともゲート側か
らリセス外のゲート方向に張り出して最表面の半導体層
の一部を表出させる開口をもち且つドレイン・リセス内
に表出された下地に対してゲート側から所定距離を置く
と共にリセス外に於いてゲートと反対側に張り出して最
表面の半導体層の一部を表出させる開口をもつレジスト
膜を利用するリフト・オフに依ってソース電極及びドレ
イン電極が形成される。
【００７４】前記構成を採ることに依り、ソース抵抗を
実質的に低減させることができ、また、ゲート・ドレイ
ン間の高耐圧化、キンク現象の抑制が可能となり、そし
て、この効果を得る為のリセスの形成及びソース電極及
びドレイン電極などオーミック電極の形成に於いて、従
来の技術と比較して、リソグラフィ工程が一回増加する
ものの一般に多用されてきた技法を適用して精密且つ容
易に実施することができる。
実質的に低減させることができ、また、ゲート・ドレイ
ン間の高耐圧化、キンク現象の抑制が可能となり、そし
て、この効果を得る為のリセスの形成及びソース電極及
びドレイン電極などオーミック電極の形成に於いて、従
来の技術と比較して、リソグラフィ工程が一回増加する
ものの一般に多用されてきた技法を適用して精密且つ容
易に実施することができる。
【図１】本発明の原理を説明する為の工程要所に於ける
電界効果半導体装置を表す要部切断側面図である。
電界効果半導体装置を表す要部切断側面図である。
【図２】本発明の原理を説明する為の工程要所に於ける
電界効果半導体装置を表す要部切断側面図である。
電界効果半導体装置を表す要部切断側面図である。
【図３】ＨＥＭＴに於ける電流の流れを表す要部切断側
面図である。
面図である。
【図４】本発明の原理を説明する為の工程要所に於ける
電界効果半導体装置を表す要部切断側面図である。
電界効果半導体装置を表す要部切断側面図である。
【図５】本発明の原理を説明する為の工程要所に於ける
電界効果半導体装置を表す要部切断側面図である。
電界効果半導体装置を表す要部切断側面図である。
【図６】本発明に於ける一実施の形態を説明する為の工
程要所に於ける電界効果半導体装置を表す要部切断側面
図である。
程要所に於ける電界効果半導体装置を表す要部切断側面
図である。
【図７】本発明に於ける一実施の形態を説明する為の工
程要所に於ける電界効果半導体装置を表す要部切断側面
図である。
程要所に於ける電界効果半導体装置を表す要部切断側面
図である。
【図８】本発明に於ける一実施の形態を説明する為の工
程要所に於ける電界効果半導体装置を表す要部切断側面
図である。
程要所に於ける電界効果半導体装置を表す要部切断側面
図である。
【図９】ドレイン側リセス内に表出された下地の距離Ｌ
r を変化させた場合に於けるドレイン耐圧とオン抵抗
（ΔＲON）の変化を表す線図である。
r を変化させた場合に於けるドレイン耐圧とオン抵抗
（ΔＲON）の変化を表す線図である。
【図１０】図１０は従来の技術を説明する為の工程要所
に於けるＨＥＭＴを表す要部切断側面図である。
に於けるＨＥＭＴを表す要部切断側面図である。
２１ 半絶縁性ＧａＡｓ基板
２２ ｉ−ＧａＡｓバッファ層
２３ ｉ−ＧａＡｓチャネル層
２４ ｎ−ＡｌＧａＡｓキャリヤ供給層
２５ ｎ−ＧａＡｓキャップ層
２５Ｄ リセス
２５Ｇ リセス
２５Ｓ リセス
２６ レジスト膜
２６Ａ 開口
２７ 素子分離領域
２７Ａ 開口
２８ レジスト膜
２８Ａ 開口
２９ レジスト膜
２９Ｓ 開口
２９Ｄ 開口
３０Ｓ ソース電極
３０Ｄ ドレイン電極
３１ レジスト膜
３１Ｇ 開口
３２ ゲート電極
Ｌr 距離
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 29/778
H01L 29/812
Claims (2)
- 【請求項１】ヘテロ接合を生成する半導体層を含んで積
層された複数の半導体層と、 該複数の半導体層に於ける最表面の半導体層をエッチン
グして形成されたソース・リセス及びドレイン・リセス
と、 該ソース・リセス内に表出された下地に於ける少なくと
もゲート側を完全に覆ってコンタクトすると共にリセス
外に於いてゲート方向に張り出して該最表面の半導体層
に一部がコンタクトしたソース電極と、該ドレイン・リセス内に表出された下地に対してゲート
側から所定距離を置いてコンタクトすると共にリセス外
に於いてゲートと反対側に張り出して該最表面の半導体
層に一部がコンタクトしたドレイン電極と を備えてなる
ことを特徴とする電界効果半導体装置。 - 【請求項２】基板上にヘテロ接合を生成する半導体層を
含む複数の半導体層を積層形成する工程と、 次いで、該複数の半導体層に於ける最表面の半導体層を
エッチングしてソース・リセス及びドレイン・リセスを
形成する工程と、 次いで、該ソース・リセス内に表出された下地に於ける
少なくともゲート側からリセス外のゲート方向に張り出
して該最表面の半導体層の一部を表出させる開口をもち
且つ該ドレイン・リセス内に表出された下地に対してゲ
ート側から所定距離を置くと共にリセス外に於いてゲー
トと反対側に張り出して該最表面の半導体層の一部を表
出させる開口をもつレジスト膜を形成する工程と、 次いで、全面に電極材料膜を形成してから該レジスト膜
をその上の電極材料膜と共に剥離除去してソース電極及
びドレイン電極を形成する工程とが含まれてなることを
特徴とする電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27163199A JP3438133B2 (ja) | 1999-09-27 | 1999-09-27 | 電界効果半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27163199A JP3438133B2 (ja) | 1999-09-27 | 1999-09-27 | 電界効果半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP3438133B2 true JP3438133B2 (ja) | 2003-08-18 |
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ID=17502770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27163199A Expired - Fee Related JP3438133B2 (ja) | 1999-09-27 | 1999-09-27 | 電界効果半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
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1999
- 1999-09-27 JP JP27163199A patent/JP3438133B2/ja not_active Expired - Fee Related
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