JP2006294663A - 電界効果トランジスタ及び半導体装置並びに電界効果トランジスタの製造方法 - Google Patents
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Abstract
【課題】
ゲート・ドレイン間の静電容量を低減することによって、ゲインを増大させた電界効果トランジスタ及び半導体装置並びに電界効果トランジスタの製造方法を提供する。
【解決手段】
不純物の添加によりゲートが形成される第1の半導体層の上面に第2の半導体層形成する工程と、ドレイン電極が形成されるドレイン電極形成領域からゲート側に膨出させた形状に第2の半導体層をパターニングする工程と、第2の半導体層の上面に絶縁層を形成する工程と、絶縁層にドレイン電極形成用の開口を形成する工程と、この開口を介して第2の半導体層をエッチング除去する工程とにより、ドレイン電極近傍の少なくともゲート電極側に低静電容量領域を設けた電界効果トランジスタを有する半導体装置とした。
【選択図】図1
ゲート・ドレイン間の静電容量を低減することによって、ゲインを増大させた電界効果トランジスタ及び半導体装置並びに電界効果トランジスタの製造方法を提供する。
【解決手段】
不純物の添加によりゲートが形成される第1の半導体層の上面に第2の半導体層形成する工程と、ドレイン電極が形成されるドレイン電極形成領域からゲート側に膨出させた形状に第2の半導体層をパターニングする工程と、第2の半導体層の上面に絶縁層を形成する工程と、絶縁層にドレイン電極形成用の開口を形成する工程と、この開口を介して第2の半導体層をエッチング除去する工程とにより、ドレイン電極近傍の少なくともゲート電極側に低静電容量領域を設けた電界効果トランジスタを有する半導体装置とした。
【選択図】図1
Description
本発明は、電界効果トランジスタ及び半導体装置並びに電界効果トランジスタの製造方法に関するものである。
従来より、高周波特性に優れ、高速動作が可能な半導体素子として、不純物をドープした化合物半導体層と不純物をドープしていない化合物半導体層とをヘテロ接合させた電界効果トランジスタが広く知られていた(たとえば、特許文献1参照。)。
この電界効果トランジスタは、図11に示すように、GaAs(ガリウム・ヒ素)基板100上に、バッファ層101と、電子供給層102と、チャネル層103と、障壁層104とが順次エピタキシャル成長された構造をしている。
そして、障壁層104の所定領域には、不純物を拡散させることによって形成した埋め込みゲート領域105を備えており、この埋め込みゲート領域105の表面にゲート電極106を備えている。
また、障壁層104の表面の所定位置には、この障壁層104とオーミック接続したソース電極107と、ドレイン電極108とを備えている。
ゲート電極106とソース電極107及びドレイン電極108との間には、第1の絶縁膜109を備えており、この第1の絶縁膜109の表面及びゲート電極106の表面には、第2の絶縁膜110を備えている。
近年、この電界効果トランジスタ111には、更なる低消費電力化が要求されている。
特開2001−7319号公報
この電界効果トランジスタ111は、ソース・ドレイン間の距離を従来よりも短く設計すれば電子が移動する距離を短縮することができ、低消費電力化を図ることが可能となる。
しかし、このように電界効果トランジスタ111のソース・ドレイン間の距離を短縮すると、それに伴ってゲート・ドレイン間の距離も短縮され、その結果、ゲート・ドレイン間に形成される静電容量が増大し、電界効果トランジスタ111のゲインが低下するといった問題が生じる。
そこで、請求項1に係る本発明では、所定間隔だけ離隔させてゲート電極とドレイン電極とを設けた電界効果トランジスタにおいて、ドレイン電極近傍の少なくともゲート電極側に低静電容量領域を設けることとした。
また、請求項2に係る本発明では、請求項1に記載の電界効果トランジスタにおいて、低静電容量領域は、空洞で構成することとした。
また、請求項3に係る本発明では、請求項2に記載の電界効果トランジスタにおいて、空洞は、ドレイン電極が形成されるドレイン電極形成領域からゲート側に膨出させた半導体層を設け、この半導体層の上面に設けた絶縁層をパターニングしてドレイン電極形成用の開口を形成し、この開口を介して前記半導体層をエッチング除去して形成した。
また、請求項4に係る本発明では、請求項3に記載の電界効果トランジスタにおいて、半導体層の下側には、この半導体層よりもエッチングレートを小さくした層を設けた。
また、請求項5に係る本発明では、請求項3又は請求項4のいずれか1項に記載の電界効果トランジスタにおいて、半導体層は、ヘテロ接合電界効果トランジスタのキャップ層であることとした。
また、請求項6に係る本発明では、所定間隔だけ離隔させてゲート電極とドレイン電極とを設けた電界効果トランジスタを有する半導体装置において、電界効果トランジスタは、ドレイン電極近傍の少なくともゲート電極側に低静電容量領域を有することとした。
また、請求項7に係る本発明では、不純物の添加によりゲートが形成される第1の半導体層の上面に第2の半導体層を形成する工程と、ドレイン電極が形成されるドレイン電極形成領域からゲート側に膨出させた形状に第2の半導体層をパターニングする工程と、第2の半導体層の上面に絶縁層を形成する工程と、絶縁層にドレイン電極形成用の開口を形成する工程と、開口を介して第2の半導体層をエッチング除去する工程とにより、ドレイン電極近傍の少なくともゲート電極側に低静電容量領域を形成した電界効果トランジスタを製造することとした。
また、請求項8に係る本発明では、請求項7に記載の電界効果トランジスタの製造方法において、第2の半導体層は、ヘテロ接合電界効果トランジスタのキャップ層として形成することとした。
本発明では、以下に記載するような効果を奏する。
請求項1に係る本発明では、所定間隔だけ離隔させてゲート電極とドレイン電極とを設けた電界効果トランジスタにおいて、ドレイン電極近傍の少なくともゲート電極側に低静電容量領域を設けることとしたため、ゲート・ドレイン間に形成される静電容量を低減して電界効果トランジスタのゲインを増大させることができる。
また、請求項2に係る本発明では、請求項1に記載の電界効果トランジスタにおいて、低静電容量領域は、空洞で構成することとしたため、効果的にドレイン・ゲート間に形成される静電容量を低減できる。
また、請求項3に係る本発明では、請求項2に記載の電界効果トランジスタにおいて、空洞は、ドレイン電極が形成されるドレイン電極形成領域に、このドレイン電極形成領域よりもゲート側に膨出した半導体層を設け、この半導体層の上面に設けた絶縁層をパターニングしてドレイン電極形成用の開口を形成し、この開口を介して半導体層をエッチング除去して形成することとしたため、ドレイン電極を形成したときに、そのドレイン電極の端面からゲート電極側へ膨出した空洞が形成されるので、確実にドレイン・ゲート間の静電容量を低減できる低静電容量領域を備えた電界効果トランジスタとすることができる。
また、請求項4に係る本発明では、請求項3に記載の電界効果トランジスタにおいて、半導体層の下側には、この半導体層よりもエッチングレートを小さくした層を設けることとしたため、エッチングレートを小さくした層によりエッチングが停止されるので、比較的容易に低静電容量領域を形成することができる。
また、請求項5に係る本発明では、請求項3又は請求項4のいずれか1項に記載の電界効果トランジスタにおいて、半導体層は、ヘテロ接合電界効果トランジスタのキャップ層であることとしたため、ドレイン電極形成用開口を形成する際のエッチングによりドレイン電極の形成面が傷つくことがなく、ドレイン抵抗を低減した電界効果トランジスタとすることができる。
また、請求項6に係る本発明では、所定間隔だけ離隔させてゲート電極とドレイン電極とを設けた電界効果トランジスタを有する半導体装置において、電界効果トランジスタは、ドレイン電極近傍の少なくともゲート電極側に低静電容量領域を有することとしたため、ドレイン・ゲート間に形成される静電容量を低減してゲインを増大させた電界効果トランジスタを有する半導体装置とすることができる。
また、請求項7に係る本発明では、電界効果トランジスタの製造方法において、不純物の添加によりゲートが形成される第1の半導体層の上面に第2の半導体層を形成する工程と、ドレイン電極が形成されるドレイン電極形成領域に、このドレイン電極よりもゲート側に膨出させた形状に第2の半導体層をパターニングする工程と、第2の半導体層の上面に絶縁層を形成する工程と、絶縁層にドレイン電極形成用の開口を形成する工程と、開口を介して第2の半導体層をエッチング除去する工程とにより、ドレイン電極近傍の少なくともゲート電極側に低静電容量領域を形成したため、ドレイン・ゲート間に形成される静電容量を低減してゲインを増大させた電界効果トランジスタを製造することができる。
また、請求項8に係る本発明では、請求項7に記載の電界効果トランジスタの製造方法において、第2の半導体層は、ヘテロ接合電界効果トランジスタのキャップ層として形成することとしたため、ドレイン電極形成用開口を形成する際のエッチングによりドレイン電極の形成面が傷つくことがなく、ドレイン抵抗を低減した電界効果トランジスタを製造することができる。
以下、本実施形態に係る電界効果トランジスタを備えた半導体装置について図面を参照して具体的に説明する。
図1に示すように、半導体装置1は、GaAs(ガリウム・ヒ素)基板2上に形成したヘテロ接合電界効果トランジスタ3を備えている。
このヘテロ接合電界効果トランジスタ3は、GaAs基板2上に順次エピタキシャル成長されたバッファ層4と、電子供給層5と、チャネル層6と、障壁層7とを備えている。
そして、障壁層7の表面側所定領域には、高濃度にp型不純物が添加された埋め込みゲート領域8を備えており、この埋め込みゲート領域8上には、ゲート電極9を備えている。
また、ゲート電極9から所定の間隔を開けた左側には、障壁層7とオーミック接続したソース電極10を備えており、ゲート電極9から所定の間隔を開けた右側には、同じく障壁層7とオーミック接続したドレイン電極11を備えている。
これらソース電極10及びドレイン電極11と、ゲート電極9との間には、それぞれの電極同士を絶縁するための第1の絶縁層12を備えている。
また、この第1の絶縁層12及びゲート電極9の表面には、第2の絶縁層12aを備えている。
特に、このヘテロ接合電界効果トランジスタ3は、ドレイン電極11近傍の少なくともゲート電極9側に低静電容量領域13を設けている。
この低静電容量領域13は、ドレイン電極11の側端面から第1の絶縁層12の内部に膨出した空洞により構成している。
このように、ドレイン電極11とゲート電極9との間を絶縁している第1の絶縁層12の内部で、しかも、ドレイン電極11の近傍位置に低静電容量領域13を形成しているため、ソース電極10とドレイン電極11との距離を短縮してヘテロ接合電界効果トランジスタ3を形成した場合であっても、この低静電容量領域13によりゲート・ドレイン間の静電容量を低減することができるので、低消費電力化を図ると共に、ゲインの低下を防止したヘテロ接合電界効果トランジスタ3とすることができる。
また、この低静電容量領域13は、上記したように空洞であるため、効果的にゲート・ドレイン間の静電容量を低減でき、ヘテロ接合電界効果トランジスタ3のゲインを増大させることができる。
なお、この空洞は、ドレイン電極11の側端面からゲート電極9とドレイン電極11とを絶縁している第1の絶縁層12の内部へ向けて膨出した空洞であればよいが、図1に示すように、ドレイン電極11の両側端面から第1の絶縁層12内部に膨出するように設けてもよい。
また、この空洞は、ドレイン電極11が形成されるドレイン電極形成領域からゲート電極9側に膨出させた半導体層を設け、この半導体層の上面に設けた第1及び第2の絶縁層12、12aをパターニングしてドレイン電極形成用の開口(以下、「ドレイン用開口11a」という。)を形成し(図9参照。)、このドレイン用開口11aを介して半導体層をエッチング除去して形成するようにしている。
このように、ドレイン用開口11aを利用したエッチングにより低静電容量領域13を形成できるため、半導体層を形成する工程を追加するだけで低静電容量領域13を形成でき、製造コストが大きく増大することもなく、低消費電力化を図ることができ、ゲイン特性に優れたヘテロ接合電界効果トランジスタ3とすることができる。
しかも、このとき形成する半導体層は、ヘテロ接合電界効果トランジスタ3のキャップ層14として形成したものである。
そのため、ドレイン用開口11aを形成する際に、このキャップ層14が障壁層7の表面を保護する役割を果たし、障壁層7表面のステップカバレッジが低下することを防止して、ドレイン抵抗の増大を防止することができる。
また、このヘテロ接合電界効果トランジスタ3では、ドレイン電極形成領域にキャップ層14として形成する半導体層の下側に、この半導体層よりもエッチングレートを小さくした障壁層7を設けるようにしている。
そして、エッチングを行う際には、キャップ層14をエッチングでき、障壁層7をエッチングできないエッチング液を用いるようにしている。
そのため、空洞を形成する際に行うエッチングは、キャップ層14が除去されたときに、障壁層7により停止されることとなり、キャップ層14だけが確実にエッチングされ、比較的容易に低静電容量領域13を形成することができる。
以下、このように構成したヘテロ接合電界効果トランジスタ3の製造方法について説明する。
まず、図2に示すように、半絶縁性のGaAs(ガリウム・ヒ素)からなるGaAs基板2を用意し、このGaAs基板2の上面にGaAsからなるバッファ層4をエピタキシャル成長させる。
次に、このバッファ層4の上面にn型の不純物であるSi(シリコン)を比較的高濃度にドープしたAlGaAs(アルミニウム・ガリウム・ヒ素)からなる層と、アンドープのAlGaAsからなる層とを順次エピタキシャル成長させることにより電子供給層5を形成する。
次に、この電子供給層5の上面に、アンドープのInGaAs(インジウム・ガリウム・ヒ素)からなるチャネル層6をエピタキシャル成長させる。
次に、このチャネル層6の上面に、アンドープのAlGaAsからなる層と、n型の不純物であるSiを比較的高濃度にドープしたAlGaAsからなる層とn型の不純物を比較的低濃度にドープしたAlGaAsからなる層とを順次エピタキシャル成長させることにより第1の半導体層としての障壁層7形成する。
ここで形成する障壁層7内部の所定領域には、後に不純物を添加することによって埋め込みゲート領域8が形成される(図6参照。)。
次に、この障壁層7の上面に、第2の半導体層としてn型の不純物を比較的高濃度にドープしたGaAsからなるキャップ層14をエピタキシャル成長させる。
こうして、不純物の添加によりゲートが形成される第1の半導体層の上面に第2の半導体層を形成するようにしている。
次に、図3に示すように、第2の半導体層であるキャップ層14を、後にドレイン電極11が形成されるドレイン電極形成領域からゲート側に膨出させた形状にパターニングする。
具体的には、まず、キャップ層14の上面にレジスト膜(図示略。)を形成し、このレジスト膜にフォトリソグラフィー法を用いてパターニングを行う。
ここでは、キャップ層14上で、後にドレイン電極11を形成する位置に、そのドレイン電極11の幅よりも幅広なレジスト膜が残るようなパターニングを行う。
次に、エッチング液としてクエン酸を用いたウエットエッチングにより、レジスト膜が形成されていない部分のキャップ層14を除去した後、レジスト膜を除去する。
このとき、クエン酸に対するエッチングレートは、キャップ層14を構成しているGaAsの方が、障壁層7を構成しているAlGaAsよりも非常に大きいため、レジスト膜を形成していない部分のキャップ層14だけが除去され、障壁層7はエッチングされることがない。換言すれば、障壁層7によりエッチングを止めることができる。
次に、図4に示すように、障壁層7及びキャップ層14の表面を被覆するように第1の絶縁層12を形成する。
こうして、第2の半導体層の上面に絶縁層を形成するようにしている。
この第1の絶縁層12は、CVD(Chemical Vapor Deposition)により堆積させたSiN(窒化珪素)層により構成している。
次に、図5に示すように、第1の絶縁層12の所定位置にゲート用開口8aを形成する。
このとき、まず、第1の絶縁層12の表面にレジスト膜(図示略。)を形成し、このレジスト膜にフォトリソグラフィー法を用いてパターニングを行う。
ここでは、第1の絶縁層12上で、後にゲート電極9を形成する位置以外の部分にレジスト膜が形成されるようにパターニングを行う。
次に、このレジスト膜をマスクとしてRIE(Reactive Ion Etching)を行うことにより、レジスト膜を形成していない部分の第1の絶縁層12だけを除去した後、レジスト膜を除去することによってゲート用開口8aを形成するようにしている。
次に、図6に示すように、ゲート用開口8aから障壁層7の内部へp型の不純物であるZn(亜鉛)を比較的高濃度に拡散させることによって埋め込みゲート領域8を形成する。
次に、図7に示すように、埋め込みゲート領域8及び第1の絶縁層12の表面にTi(チタン)、Pt(白金)、Au(金)を順次蒸着させた金属層を形成した後、ゲート電極9となる部分以外の金属層を除去することによってゲート電極9を形成する。
次に、図8に示すように、ゲート電極9及び第1の絶縁層12の表面に第2の絶縁層12aを形成する。この第2の絶縁層12aは、CVDにより体積させたSiN層により構成している。
次に、図9に示すように、ドレイン電極11を形成するためのドレイン用開口11aと、ソース電極10を形成するためのソース用開口10aを形成する。
こうして、絶縁層にドレイン電極形成用の開口を形成するようにしている。
このとき、まず、第2の絶縁層12aの表面にレジスト層15を形成し、このレジスト層15にフォトリトグラフィー法を用いてパターニングを行う。
ここでは、第2の絶縁層12a上で、後にドレイン電極11及びソース電極10を形成する以外の部分にレジスト層15が形成されるようにパターニングを行う。
次に、このレジスト層15をマスクとしてRIEを行うことにより、ドレイン電極11及びソース電極10を形成する部分の第1及び第2の絶縁層12、12aを除去することによって、ドレイン用開口11aとソース用開口10aとを形成する。
このとき、ドレイン電極11を形成する部分の障壁層7上には、キャップ層14が形成されているので、障壁層7の表面がRIEにより傷付けられることがなく、これにより、ドレイン抵抗を低減したドレイン電極11を形成することができる。
次に、図10に示すように、ドレイン用開口11aを介して、このドレイン用開口11aの底部に形成されているキャップ層14を、エッチング液としてクエン酸を用いたウエットエッチングにより除去する。
こうして、ドレイン用開口11aを介して第2の半導体層をエッチング除去するようにしている。
これにより、ドレイン用開口11aの底部近傍の側単面からドレイン電極9側へ向けて膨出した空洞が形成され、この空洞が低静電容量領域13となり、ドレイン電極11近傍の少なくともゲート電極9側に低静電容量領域13を形成することができる。
また、このとき行うウエットエッチングにおいても、クエン酸に対するエッチングレートは、キャップ層14の方が、障壁層7よりも非常に大きいため、キャップ層14をエッチングした後、その下の障壁層7で選択的にエッチングをとめることができ、比較的容易に低静電容量領域13を形成することができる。
次に、ドレイン用開口11aの底面及びソース用開口10aの底面の障壁層7と、第2の絶縁層12aとの表面にAuGe(金・ゲルマニウム)、Ni(ニッケル)、Au(金)を順次蒸着させた金属層を形成した後、ソース電極10及びドレイン電極11となる部分以外の金属層を除去することによって、障壁層7とオーミック接続したソース電極10及びドレイン電極11を形成して、図1に示すようなヘテロ接合電界効果トランジスタ3を製造する。
上記したように、本実施形態では、不純物の添加によりゲートが形成される障壁層7としての第1の半導体層の上面に、キャップ層14としての第2の半導体層形成する工程と、ドレイン電極11が形成されるドレイン電極形成領域に、このドレイン電極11よりもゲート側に膨出させた形状に第2の半導体層をパターニングする工程と、第2の半導体層の上面に第1及び第2の絶縁層12、12aを形成する工程と、この第1及び第2の絶縁層12、12aにドレイン電極形成用の開口であるドレイン用開口11aを形成する工程と、このドレイン用開口11aを介して第2の半導体層をエッチング除去する工程とにより、ヘテロ接合電界効果トランジスタ3のドレイン電極11近傍の少なくともゲート電極9側に低静電容量領域13を形成するようにしている。
そのため、この低静電容量領域13によりドレイン・ゲート間に形成される静電容量を低減することができ、これにより低消費電力化を図ると共にゲインを増大させた電界効果トランジスタを製造することができる。
1 半導体装置
2 GaAs基板
3 ヘテロ接合電界効果トランジスタ
4 バッファ層
5 電子供給層
6 チャネル層
7 障壁層
8 埋め込みゲート領域
8a ゲート用開口
9 ゲート電極
10 ソース電極
10a ソース用開口
11 ドレイン電極
11a ドレイン用開口
12 第1の絶縁層
12a 第2の絶縁層
13 低静電容量領域
14 キャップ層
15 レジスト層
2 GaAs基板
3 ヘテロ接合電界効果トランジスタ
4 バッファ層
5 電子供給層
6 チャネル層
7 障壁層
8 埋め込みゲート領域
8a ゲート用開口
9 ゲート電極
10 ソース電極
10a ソース用開口
11 ドレイン電極
11a ドレイン用開口
12 第1の絶縁層
12a 第2の絶縁層
13 低静電容量領域
14 キャップ層
15 レジスト層
Claims (8)
- 所定間隔だけ離隔させてゲート電極とドレイン電極とを設けた電界効果トランジスタにおいて、
前記ドレイン電極近傍の少なくとも前記ゲート電極側に低静電容量領域を設けたことを特徴とする電界効果トランジスタ。 - 前記低静電容量領域は、空洞で構成したことを特徴とする請求項1に記載の電界効果トランジスタ。
- 前記空洞は、前記ドレイン電極が形成されるドレイン電極形成領域から前記ゲート側に膨出させた半導体層を設け、この半導体層の上面に設けた絶縁層をパターニングしてドレイン電極形成用の開口を形成し、この開口を介して前記半導体層をエッチング除去して形成したことを特徴とする請求項2に記載の電界効果トランジスタ。
- 前記半導体層の下側には、この半導体層よりもエッチングレートを小さくした層を設けていることを特徴とする請求項3に記載の電界効果トランジスタ。
- 前記半導体層は、ヘテロ接合電界効果トランジスタのキャップ層であることを特徴とする請求項3又は請求項4のいずれか1項に記載の電界効果トランジスタ。
- 所定間隔だけ離隔させてゲート電極とドレイン電極とを設けた電界効果トランジスタを有する半導体装置において、
前記電界効果トランジスタは、前記ドレイン電極近傍の少なくとも前記ゲート電極側に低静電容量領域を有することを特徴とする半導体装置。 - 不純物の添加によりゲートが形成される第1の半導体層の上面に第2の半導体層を形成する工程と、
ドレイン電極が形成されるドレイン電極形成領域から前記ゲート側に膨出させた形状に前記第2の半導体層をパターニングする工程と、
前記第2の半導体層の上面に絶縁層を形成する工程と、
前記絶縁層にドレイン電極形成用の開口を形成する工程と、
前記開口を介して前記第2の半導体層をエッチング除去する工程とにより、ドレイン電極近傍の少なくともゲート電極側に低静電容量領域を形成することを特徴とする電界効果トランジスタの製造方法。 - 前記第2の半導体層は、ヘテロ接合電界効果トランジスタのキャップ層として形成したことを特徴とする請求項7に記載の電界効果トランジスタの製造方法。
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2005
- 2005-04-06 JP JP2005109402A patent/JP2006294663A/ja active Pending
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