JP2006294663A

JP2006294663A - 電界効果トランジスタ及び半導体装置並びに電界効果トランジスタの製造方法

Info

Publication number: JP2006294663A
Application number: JP2005109402A
Authority: JP
Inventors: Koichi Hirata; 耕一平田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2005-04-06
Filing date: 2005-04-06
Publication date: 2006-10-26

Abstract

【課題】
ゲート・ドレイン間の静電容量を低減することによって、ゲインを増大させた電界効果トランジスタ及び半導体装置並びに電界効果トランジスタの製造方法を提供する。
【解決手段】
不純物の添加によりゲートが形成される第１の半導体層の上面に第２の半導体層形成する工程と、ドレイン電極が形成されるドレイン電極形成領域からゲート側に膨出させた形状に第２の半導体層をパターニングする工程と、第２の半導体層の上面に絶縁層を形成する工程と、絶縁層にドレイン電極形成用の開口を形成する工程と、この開口を介して第２の半導体層をエッチング除去する工程とにより、ドレイン電極近傍の少なくともゲート電極側に低静電容量領域を設けた電界効果トランジスタを有する半導体装置とした。
【選択図】図１

Description

本発明は、電界効果トランジスタ及び半導体装置並びに電界効果トランジスタの製造方法に関するものである。

従来より、高周波特性に優れ、高速動作が可能な半導体素子として、不純物をドープした化合物半導体層と不純物をドープしていない化合物半導体層とをヘテロ接合させた電界効果トランジスタが広く知られていた（たとえば、特許文献１参照。）。

この電界効果トランジスタは、図１１に示すように、GaAs（ガリウム・ヒ素）基板１００上に、バッファ層１０１と、電子供給層１０２と、チャネル層１０３と、障壁層１０４とが順次エピタキシャル成長された構造をしている。

そして、障壁層１０４の所定領域には、不純物を拡散させることによって形成した埋め込みゲート領域１０５を備えており、この埋め込みゲート領域１０５の表面にゲート電極１０６を備えている。

また、障壁層１０４の表面の所定位置には、この障壁層１０４とオーミック接続したソース電極１０７と、ドレイン電極１０８とを備えている。

ゲート電極１０６とソース電極１０７及びドレイン電極１０８との間には、第１の絶縁膜１０９を備えており、この第１の絶縁膜１０９の表面及びゲート電極１０６の表面には、第２の絶縁膜１１０を備えている。

近年、この電界効果トランジスタ１１１には、更なる低消費電力化が要求されている。
特開２００１−７３１９号公報

この電界効果トランジスタ１１１は、ソース・ドレイン間の距離を従来よりも短く設計すれば電子が移動する距離を短縮することができ、低消費電力化を図ることが可能となる。

しかし、このように電界効果トランジスタ１１１のソース・ドレイン間の距離を短縮すると、それに伴ってゲート・ドレイン間の距離も短縮され、その結果、ゲート・ドレイン間に形成される静電容量が増大し、電界効果トランジスタ１１１のゲインが低下するといった問題が生じる。

そこで、請求項１に係る本発明では、所定間隔だけ離隔させてゲート電極とドレイン電極とを設けた電界効果トランジスタにおいて、ドレイン電極近傍の少なくともゲート電極側に低静電容量領域を設けることとした。

また、請求項２に係る本発明では、請求項１に記載の電界効果トランジスタにおいて、低静電容量領域は、空洞で構成することとした。

また、請求項３に係る本発明では、請求項２に記載の電界効果トランジスタにおいて、空洞は、ドレイン電極が形成されるドレイン電極形成領域からゲート側に膨出させた半導体層を設け、この半導体層の上面に設けた絶縁層をパターニングしてドレイン電極形成用の開口を形成し、この開口を介して前記半導体層をエッチング除去して形成した。

また、請求項４に係る本発明では、請求項３に記載の電界効果トランジスタにおいて、半導体層の下側には、この半導体層よりもエッチングレートを小さくした層を設けた。

また、請求項５に係る本発明では、請求項３又は請求項４のいずれか１項に記載の電界効果トランジスタにおいて、半導体層は、ヘテロ接合電界効果トランジスタのキャップ層であることとした。

また、請求項６に係る本発明では、所定間隔だけ離隔させてゲート電極とドレイン電極とを設けた電界効果トランジスタを有する半導体装置において、電界効果トランジスタは、ドレイン電極近傍の少なくともゲート電極側に低静電容量領域を有することとした。

また、請求項７に係る本発明では、不純物の添加によりゲートが形成される第１の半導体層の上面に第２の半導体層を形成する工程と、ドレイン電極が形成されるドレイン電極形成領域からゲート側に膨出させた形状に第２の半導体層をパターニングする工程と、第２の半導体層の上面に絶縁層を形成する工程と、絶縁層にドレイン電極形成用の開口を形成する工程と、開口を介して第２の半導体層をエッチング除去する工程とにより、ドレイン電極近傍の少なくともゲート電極側に低静電容量領域を形成した電界効果トランジスタを製造することとした。

また、請求項８に係る本発明では、請求項７に記載の電界効果トランジスタの製造方法において、第２の半導体層は、ヘテロ接合電界効果トランジスタのキャップ層として形成することとした。

本発明では、以下に記載するような効果を奏する。

請求項１に係る本発明では、所定間隔だけ離隔させてゲート電極とドレイン電極とを設けた電界効果トランジスタにおいて、ドレイン電極近傍の少なくともゲート電極側に低静電容量領域を設けることとしたため、ゲート・ドレイン間に形成される静電容量を低減して電界効果トランジスタのゲインを増大させることができる。

また、請求項２に係る本発明では、請求項１に記載の電界効果トランジスタにおいて、低静電容量領域は、空洞で構成することとしたため、効果的にドレイン・ゲート間に形成される静電容量を低減できる。

また、請求項３に係る本発明では、請求項２に記載の電界効果トランジスタにおいて、空洞は、ドレイン電極が形成されるドレイン電極形成領域に、このドレイン電極形成領域よりもゲート側に膨出した半導体層を設け、この半導体層の上面に設けた絶縁層をパターニングしてドレイン電極形成用の開口を形成し、この開口を介して半導体層をエッチング除去して形成することとしたため、ドレイン電極を形成したときに、そのドレイン電極の端面からゲート電極側へ膨出した空洞が形成されるので、確実にドレイン・ゲート間の静電容量を低減できる低静電容量領域を備えた電界効果トランジスタとすることができる。

また、請求項４に係る本発明では、請求項３に記載の電界効果トランジスタにおいて、半導体層の下側には、この半導体層よりもエッチングレートを小さくした層を設けることとしたため、エッチングレートを小さくした層によりエッチングが停止されるので、比較的容易に低静電容量領域を形成することができる。

また、請求項５に係る本発明では、請求項３又は請求項４のいずれか１項に記載の電界効果トランジスタにおいて、半導体層は、ヘテロ接合電界効果トランジスタのキャップ層であることとしたため、ドレイン電極形成用開口を形成する際のエッチングによりドレイン電極の形成面が傷つくことがなく、ドレイン抵抗を低減した電界効果トランジスタとすることができる。

また、請求項６に係る本発明では、所定間隔だけ離隔させてゲート電極とドレイン電極とを設けた電界効果トランジスタを有する半導体装置において、電界効果トランジスタは、ドレイン電極近傍の少なくともゲート電極側に低静電容量領域を有することとしたため、ドレイン・ゲート間に形成される静電容量を低減してゲインを増大させた電界効果トランジスタを有する半導体装置とすることができる。

また、請求項７に係る本発明では、電界効果トランジスタの製造方法において、不純物の添加によりゲートが形成される第１の半導体層の上面に第２の半導体層を形成する工程と、ドレイン電極が形成されるドレイン電極形成領域に、このドレイン電極よりもゲート側に膨出させた形状に第２の半導体層をパターニングする工程と、第２の半導体層の上面に絶縁層を形成する工程と、絶縁層にドレイン電極形成用の開口を形成する工程と、開口を介して第２の半導体層をエッチング除去する工程とにより、ドレイン電極近傍の少なくともゲート電極側に低静電容量領域を形成したため、ドレイン・ゲート間に形成される静電容量を低減してゲインを増大させた電界効果トランジスタを製造することができる。

また、請求項８に係る本発明では、請求項７に記載の電界効果トランジスタの製造方法において、第２の半導体層は、ヘテロ接合電界効果トランジスタのキャップ層として形成することとしたため、ドレイン電極形成用開口を形成する際のエッチングによりドレイン電極の形成面が傷つくことがなく、ドレイン抵抗を低減した電界効果トランジスタを製造することができる。

以下、本実施形態に係る電界効果トランジスタを備えた半導体装置について図面を参照して具体的に説明する。

図１に示すように、半導体装置１は、GaAs（ガリウム・ヒ素）基板２上に形成したヘテロ接合電界効果トランジスタ３を備えている。

このヘテロ接合電界効果トランジスタ３は、GaAs基板２上に順次エピタキシャル成長されたバッファ層４と、電子供給層５と、チャネル層６と、障壁層７とを備えている。

そして、障壁層７の表面側所定領域には、高濃度にp型不純物が添加された埋め込みゲート領域８を備えており、この埋め込みゲート領域８上には、ゲート電極９を備えている。

また、ゲート電極９から所定の間隔を開けた左側には、障壁層７とオーミック接続したソース電極１０を備えており、ゲート電極９から所定の間隔を開けた右側には、同じく障壁層７とオーミック接続したドレイン電極１１を備えている。

これらソース電極１０及びドレイン電極１１と、ゲート電極９との間には、それぞれの電極同士を絶縁するための第１の絶縁層１２を備えている。

また、この第１の絶縁層１２及びゲート電極９の表面には、第２の絶縁層１２aを備えている。

特に、このヘテロ接合電界効果トランジスタ３は、ドレイン電極１１近傍の少なくともゲート電極９側に低静電容量領域１３を設けている。

この低静電容量領域１３は、ドレイン電極１１の側端面から第１の絶縁層１２の内部に膨出した空洞により構成している。

このように、ドレイン電極１１とゲート電極９との間を絶縁している第１の絶縁層１２の内部で、しかも、ドレイン電極１１の近傍位置に低静電容量領域１３を形成しているため、ソース電極１０とドレイン電極１１との距離を短縮してヘテロ接合電界効果トランジスタ３を形成した場合であっても、この低静電容量領域１３によりゲート・ドレイン間の静電容量を低減することができるので、低消費電力化を図ると共に、ゲインの低下を防止したヘテロ接合電界効果トランジスタ３とすることができる。

また、この低静電容量領域１３は、上記したように空洞であるため、効果的にゲート・ドレイン間の静電容量を低減でき、ヘテロ接合電界効果トランジスタ３のゲインを増大させることができる。

なお、この空洞は、ドレイン電極１１の側端面からゲート電極９とドレイン電極１１とを絶縁している第１の絶縁層１２の内部へ向けて膨出した空洞であればよいが、図１に示すように、ドレイン電極１１の両側端面から第１の絶縁層１２内部に膨出するように設けてもよい。

また、この空洞は、ドレイン電極１１が形成されるドレイン電極形成領域からゲート電極９側に膨出させた半導体層を設け、この半導体層の上面に設けた第１及び第２の絶縁層１２、１２aをパターニングしてドレイン電極形成用の開口（以下、「ドレイン用開口１１a」という。）を形成し（図９参照。）、このドレイン用開口１１aを介して半導体層をエッチング除去して形成するようにしている。

このように、ドレイン用開口１１aを利用したエッチングにより低静電容量領域１３を形成できるため、半導体層を形成する工程を追加するだけで低静電容量領域１３を形成でき、製造コストが大きく増大することもなく、低消費電力化を図ることができ、ゲイン特性に優れたヘテロ接合電界効果トランジスタ３とすることができる。

しかも、このとき形成する半導体層は、ヘテロ接合電界効果トランジスタ３のキャップ層１４として形成したものである。

そのため、ドレイン用開口１１aを形成する際に、このキャップ層１４が障壁層７の表面を保護する役割を果たし、障壁層７表面のステップカバレッジが低下することを防止して、ドレイン抵抗の増大を防止することができる。

また、このヘテロ接合電界効果トランジスタ３では、ドレイン電極形成領域にキャップ層１４として形成する半導体層の下側に、この半導体層よりもエッチングレートを小さくした障壁層７を設けるようにしている。

そして、エッチングを行う際には、キャップ層１４をエッチングでき、障壁層７をエッチングできないエッチング液を用いるようにしている。

そのため、空洞を形成する際に行うエッチングは、キャップ層１４が除去されたときに、障壁層７により停止されることとなり、キャップ層１４だけが確実にエッチングされ、比較的容易に低静電容量領域１３を形成することができる。

以下、このように構成したヘテロ接合電界効果トランジスタ３の製造方法について説明する。

まず、図２に示すように、半絶縁性のGaAs（ガリウム・ヒ素）からなるGaAs基板２を用意し、このGaAs基板２の上面にGaAsからなるバッファ層４をエピタキシャル成長させる。

次に、このバッファ層４の上面にn型の不純物であるSi（シリコン）を比較的高濃度にドープしたAlGaAs（アルミニウム・ガリウム・ヒ素）からなる層と、アンドープのAlGaAsからなる層とを順次エピタキシャル成長させることにより電子供給層５を形成する。

次に、この電子供給層５の上面に、アンドープのInGaAs（インジウム・ガリウム・ヒ素）からなるチャネル層６をエピタキシャル成長させる。

次に、このチャネル層６の上面に、アンドープのAlGaAsからなる層と、n型の不純物であるSiを比較的高濃度にドープしたAlGaAsからなる層とn型の不純物を比較的低濃度にドープしたAlGaAsからなる層とを順次エピタキシャル成長させることにより第１の半導体層としての障壁層７形成する。

ここで形成する障壁層７内部の所定領域には、後に不純物を添加することによって埋め込みゲート領域８が形成される（図６参照。）。

次に、この障壁層７の上面に、第２の半導体層としてn型の不純物を比較的高濃度にドープしたGaAsからなるキャップ層１４をエピタキシャル成長させる。

こうして、不純物の添加によりゲートが形成される第１の半導体層の上面に第２の半導体層を形成するようにしている。

次に、図３に示すように、第２の半導体層であるキャップ層１４を、後にドレイン電極１１が形成されるドレイン電極形成領域からゲート側に膨出させた形状にパターニングする。

具体的には、まず、キャップ層１４の上面にレジスト膜（図示略。）を形成し、このレジスト膜にフォトリソグラフィー法を用いてパターニングを行う。

ここでは、キャップ層１４上で、後にドレイン電極１１を形成する位置に、そのドレイン電極１１の幅よりも幅広なレジスト膜が残るようなパターニングを行う。

次に、エッチング液としてクエン酸を用いたウエットエッチングにより、レジスト膜が形成されていない部分のキャップ層１４を除去した後、レジスト膜を除去する。

このとき、クエン酸に対するエッチングレートは、キャップ層１４を構成しているGaAsの方が、障壁層７を構成しているAlGaAsよりも非常に大きいため、レジスト膜を形成していない部分のキャップ層１４だけが除去され、障壁層７はエッチングされることがない。換言すれば、障壁層７によりエッチングを止めることができる。

次に、図４に示すように、障壁層７及びキャップ層１４の表面を被覆するように第１の絶縁層１２を形成する。

こうして、第２の半導体層の上面に絶縁層を形成するようにしている。

この第１の絶縁層１２は、CVD（Chemical Vapor Deposition）により堆積させたSiN（窒化珪素）層により構成している。

次に、図５に示すように、第１の絶縁層１２の所定位置にゲート用開口８aを形成する。

このとき、まず、第１の絶縁層１２の表面にレジスト膜（図示略。）を形成し、このレジスト膜にフォトリソグラフィー法を用いてパターニングを行う。

ここでは、第１の絶縁層１２上で、後にゲート電極９を形成する位置以外の部分にレジスト膜が形成されるようにパターニングを行う。

次に、このレジスト膜をマスクとしてRIE（Reactive Ion Etching）を行うことにより、レジスト膜を形成していない部分の第１の絶縁層１２だけを除去した後、レジスト膜を除去することによってゲート用開口８aを形成するようにしている。

次に、図６に示すように、ゲート用開口８aから障壁層７の内部へp型の不純物であるZn（亜鉛）を比較的高濃度に拡散させることによって埋め込みゲート領域８を形成する。

次に、図７に示すように、埋め込みゲート領域８及び第１の絶縁層１２の表面にTi（チタン）、Pt（白金）、Au（金）を順次蒸着させた金属層を形成した後、ゲート電極９となる部分以外の金属層を除去することによってゲート電極９を形成する。

次に、図８に示すように、ゲート電極９及び第１の絶縁層１２の表面に第２の絶縁層１２aを形成する。この第２の絶縁層１２aは、CVDにより体積させたSiN層により構成している。

次に、図９に示すように、ドレイン電極１１を形成するためのドレイン用開口１１aと、ソース電極１０を形成するためのソース用開口１０aを形成する。

こうして、絶縁層にドレイン電極形成用の開口を形成するようにしている。

このとき、まず、第２の絶縁層１２aの表面にレジスト層１５を形成し、このレジスト層１５にフォトリトグラフィー法を用いてパターニングを行う。

ここでは、第２の絶縁層１２a上で、後にドレイン電極１１及びソース電極１０を形成する以外の部分にレジスト層１５が形成されるようにパターニングを行う。

次に、このレジスト層１５をマスクとしてRIEを行うことにより、ドレイン電極１１及びソース電極１０を形成する部分の第１及び第２の絶縁層１２、１２aを除去することによって、ドレイン用開口１１aとソース用開口１０aとを形成する。

このとき、ドレイン電極１１を形成する部分の障壁層７上には、キャップ層１４が形成されているので、障壁層７の表面がRIEにより傷付けられることがなく、これにより、ドレイン抵抗を低減したドレイン電極１１を形成することができる。

次に、図１０に示すように、ドレイン用開口１１aを介して、このドレイン用開口１１aの底部に形成されているキャップ層１４を、エッチング液としてクエン酸を用いたウエットエッチングにより除去する。

こうして、ドレイン用開口１１aを介して第２の半導体層をエッチング除去するようにしている。

これにより、ドレイン用開口１１aの底部近傍の側単面からドレイン電極９側へ向けて膨出した空洞が形成され、この空洞が低静電容量領域１３となり、ドレイン電極１１近傍の少なくともゲート電極９側に低静電容量領域１３を形成することができる。

また、このとき行うウエットエッチングにおいても、クエン酸に対するエッチングレートは、キャップ層１４の方が、障壁層７よりも非常に大きいため、キャップ層１４をエッチングした後、その下の障壁層７で選択的にエッチングをとめることができ、比較的容易に低静電容量領域１３を形成することができる。

次に、ドレイン用開口１１aの底面及びソース用開口１０aの底面の障壁層７と、第２の絶縁層１２aとの表面にAuGe（金・ゲルマニウム）、Ni（ニッケル）、Au（金）を順次蒸着させた金属層を形成した後、ソース電極１０及びドレイン電極１１となる部分以外の金属層を除去することによって、障壁層７とオーミック接続したソース電極１０及びドレイン電極１１を形成して、図１に示すようなヘテロ接合電界効果トランジスタ３を製造する。

上記したように、本実施形態では、不純物の添加によりゲートが形成される障壁層７としての第１の半導体層の上面に、キャップ層１４としての第２の半導体層形成する工程と、ドレイン電極１１が形成されるドレイン電極形成領域に、このドレイン電極１１よりもゲート側に膨出させた形状に第２の半導体層をパターニングする工程と、第２の半導体層の上面に第１及び第２の絶縁層１２、１２aを形成する工程と、この第１及び第２の絶縁層１２、１２aにドレイン電極形成用の開口であるドレイン用開口１１aを形成する工程と、このドレイン用開口１１aを介して第２の半導体層をエッチング除去する工程とにより、ヘテロ接合電界効果トランジスタ３のドレイン電極１１近傍の少なくともゲート電極９側に低静電容量領域１３を形成するようにしている。

そのため、この低静電容量領域１３によりドレイン・ゲート間に形成される静電容量を低減することができ、これにより低消費電力化を図ると共にゲインを増大させた電界効果トランジスタを製造することができる。

本発明に係る電界効果トランジスタを示す断面図である。本発明に係る電界効果トランジスタの製造工程を示す断面図である。本発明に係る電界効果トランジスタの製造工程を示す断面図である。本発明に係る電界効果トランジスタの製造工程を示す断面図である。本発明に係る電界効果トランジスタの製造工程を示す断面図である。本発明に係る電界効果トランジスタの製造工程を示す断面図である。本発明に係る電界効果トランジスタの製造工程を示す断面図である。本発明に係る電界効果トランジスタの製造工程を示す断面図である。本発明に係る電界効果トランジスタの製造工程を示す断面図である。本発明に係る電界効果トランジスタの製造工程を示す断面図である。従来の電界効果トランジスタを示す断面図である。

符号の説明

１半導体装置
２ GaAs基板
３ヘテロ接合電界効果トランジスタ
４バッファ層
５電子供給層
６チャネル層
７障壁層
８埋め込みゲート領域
８a ゲート用開口
９ゲート電極
１０ソース電極
１０a ソース用開口
１１ドレイン電極
１１a ドレイン用開口
１２第１の絶縁層
１２a 第２の絶縁層
１３低静電容量領域
１４キャップ層
１５レジスト層

Claims

所定間隔だけ離隔させてゲート電極とドレイン電極とを設けた電界効果トランジスタにおいて、
前記ドレイン電極近傍の少なくとも前記ゲート電極側に低静電容量領域を設けたことを特徴とする電界効果トランジスタ。
前記低静電容量領域は、空洞で構成したことを特徴とする請求項１に記載の電界効果トランジスタ。
前記空洞は、前記ドレイン電極が形成されるドレイン電極形成領域から前記ゲート側に膨出させた半導体層を設け、この半導体層の上面に設けた絶縁層をパターニングしてドレイン電極形成用の開口を形成し、この開口を介して前記半導体層をエッチング除去して形成したことを特徴とする請求項２に記載の電界効果トランジスタ。
前記半導体層の下側には、この半導体層よりもエッチングレートを小さくした層を設けていることを特徴とする請求項３に記載の電界効果トランジスタ。
前記半導体層は、ヘテロ接合電界効果トランジスタのキャップ層であることを特徴とする請求項３又は請求項４のいずれか１項に記載の電界効果トランジスタ。
所定間隔だけ離隔させてゲート電極とドレイン電極とを設けた電界効果トランジスタを有する半導体装置において、
前記電界効果トランジスタは、前記ドレイン電極近傍の少なくとも前記ゲート電極側に低静電容量領域を有することを特徴とする半導体装置。
不純物の添加によりゲートが形成される第１の半導体層の上面に第２の半導体層を形成する工程と、
ドレイン電極が形成されるドレイン電極形成領域から前記ゲート側に膨出させた形状に前記第２の半導体層をパターニングする工程と、
前記第２の半導体層の上面に絶縁層を形成する工程と、
前記絶縁層にドレイン電極形成用の開口を形成する工程と、
前記開口を介して前記第２の半導体層をエッチング除去する工程とにより、ドレイン電極近傍の少なくともゲート電極側に低静電容量領域を形成することを特徴とする電界効果トランジスタの製造方法。
前記第２の半導体層は、ヘテロ接合電界効果トランジスタのキャップ層として形成したことを特徴とする請求項７に記載の電界効果トランジスタの製造方法。