JP2007200984A

JP2007200984A - 電界効果トランジスタ、及び、同電界効果トランジスタの製造方法、及び、半導体装置、及び、同半導体装置の製造方法

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Publication number: JP2007200984A
Application number: JP2006015087A
Authority: JP
Inventors: Hiroyuki Kubo; 博之久保
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-01-24
Filing date: 2006-01-24
Publication date: 2007-08-09

Abstract

【課題】オン抵抗の増大を防止しつつ、ゲート−ドレイン間の寄生容量を低減することができる電界効果トランジスタ、及び、同電界効果トランジスタを備えた半導体装置、及び、これらを製造する方法を提供する。
【解決手段】基板上に設けた半導体層上に、ゲート電極とソース電極とドレイン電極とを備えた電界効果トランジスタを有する半導体装置の製造方法において、前記電界効果トランジスタを形成する際に、ゲート電極とドレイン電極との間における半導体層上に金属電極を形成することにより、金属電極と半導体層の界面にショットキー接合を形成することとした。
【選択図】図１

Description

本発明は、電界効果トランジスタ、及び、同電界効果トランジスタの製造方法、及び、半導体装置、及び、同半導体装置の製造方法に関するものである。

従来、携帯電話におけるＲＦ（Radio Frequency）信号の送受信を行うＲＦ送受信回路には、高周波特性が良好な化合物半導体からなるＭＭＩＣ（Monolithic Microwave Integrated Circuit）が使われている。

このＭＭＩＣでは、送信用の信号の増幅を行うパワーアンプモジュールに、高利得で高電力付加効率でありながら消費電力が少ない接合型高電子移動度トランジスタ（JPHEMT：Junction Pseudomorphic High Electron Mobility Transistor）が用いられることが多い。

この接合型高電子移動度トランジスタは、図７に示すように、半絶縁性GaAs（ガリウム−ヒ素）基板110上に、エピタキシャル成長によって、アンドープGaAs膜からなる第1Epi層111と、アンドープInGaAs（インジウム−ガリウム−ヒ素）膜からなるチャネル層112と、アンドープAlGaAs（アルミニウム−ガリウム−ヒ素）膜からなるスペーサー層と、ｎ型AlGaAs膜からなるドーピング層と、ｎ型AlGaAs膜からなる障壁層とを順次積層してなる第２Epi層113とを順次形成した半導体層を形成し、第２Epi層113のゲート電極形成領域直下にはZn（亜鉛）などのp型不純物をドーピングして埋込ゲート領域114を形成し、第２Epi層113の上面にはSin（窒化シリコン）膜などで構成した絶縁膜115を形成し、この絶縁膜115にソース電極用開口と、ドレイン電極用開口と、ゲート電極用開口とをそれぞれ設け、これらの各開口にソース電極116と、ドレイン電極117と、ゲート電極118とが形成されている。

また、ソース電極116及びドレイン電極117の下方における半導体層は、ソース電極116及びドレイン電極117を形成した後に施す熱処理によって合金化されたオーミック領域119が形成されている。なお、図７中の符号120は、SiO₂（酸化シリコン）膜からなる層間絶縁膜である。

このような接合型高電子移動度トランジスタに代表される電界効果トランジスタは、一般的に、ソース寄生抵抗の低減、ゲート抵抗の低減、相互コンダクタンスの向上、あるいはゲート−ドレイン間寄生容量の低減を図ることにより利得特性の向上を図ることが可能であり、特にゲート−ドレイン間寄生容量の低減が効果的であると考えられている。

ゲート−ドレイン間寄生容量を低減させるためには、ゲート電極118とドレイン電極117間の距離を大きくすればよいが、ゲート電極118とドレイン電極117間の距離を大きくすることにより電界効果トランジスタ自体が大型化し、チップ面積の増大を招くことによって小型化の要求に反することとなるので、現実的な施策ではない。

しかも、ゲート電極118とドレイン電極117間の距離を大きくした場合には、電界効果トランジスタのオン抵抗が増加することになるので、電力負荷効率を低下するおそれがある。

また、ドーピング層にドーピングした不純物濃度であるチャネル濃度を低減させることによってもゲート−ドレイン間寄生容量を低減させることが可能ではあるが、この場合には、ソース−ゲート間の抵抗であるソース寄生抵抗が上昇することによって利得の低下が生じるおそれがある。しかも、チャネル濃度を低減させた場合にも電界効果トランジスタのオン抵抗が増加することになるので、電力負荷効率を低下させるおそれがある。

そこで、ゲート電極118よりもドレイン電極117側の第２Epi層113に凹部を設け、ドレイン電極117部分の障壁層を薄肉化することにより、ゲート−ドレイン間寄生容量を低減させるものが提案されている（例えば、特許文献１参照。）。
特開２００３−５９９４７号公報

上記従来の電界効果トランジスタは、ゲート電極118よりもドレイン電極117側の第２Epi層113に形成する凹部の深さが深いほど、ゲート−ドレイン間寄生容量をより低減することができるが、凹部を形成する際のエッチングにおける深さの制御は非常に困難であるため、凹部がチャネル層112の深さにまで達してしまうおそれがあった。

このように凹部がチャネル層112の深さにまで達してしまうと、この凹部が電子の移動の妨げとなりオン抵抗が増大し、逆に電界効果トランジスタの特性を劣化させてしまうといった問題があった。

本発明者はこのような現状に鑑み、電界効果トランジスタにおいて、オン抵抗の増大を防止しつつ、ゲート−ドレイン間寄生容量Cgdを低減させるべく研究開発を行って、本発明を成すに至ったものである。

請求項１に係る本発明では、基板上に設けた半導体層上に、ゲート電極とソース電極とドレイン電極とを備えた電界効果トランジスタにおいて、ゲート電極とドレイン電極との間における半導体層上に金属電極を設け、金属電極と半導体層との界面にショットキー接合を形成したことを特徴とする。

また、請求項２に係る本発明では、基板上に設けた半導体層上に、ゲート電極とソース電極とドレイン電極とを備えた電界効果トランジスタを有する半導体装置において、ゲート電極とドレイン電極との間における半導体層上に金属電極を設け、金属電極と半導体層との界面にショットキー接合を形成したことを特徴とする。

また、請求項３に係る本発明では、請求項２に記載の半導体装置において、金属電極は、電圧が印加される電圧印加部を有し、この電圧印加部に印加する電圧を変化させることにより、金属電極下方における空乏層の深さを調整可能としたことを特徴とする。

また、請求項４に係る本発明では、請求項３に記載の半導体装置において、電圧印加部に印加する電圧を調整する電圧調整手段を有することを特徴とする。

また、請求項５に係る本発明では、基板上に設けた半導体層上に、ゲート電極とソース電極とドレイン電極とを備えた電界効果トランジスタの製造方法において、ゲート電極とドレイン電極との間における半導体層上に金属電極を形成することにより、金属電極と半導体層の界面にショットキー接合を形成する工程を有することを特徴とする。

また、請求項６に係る本発明では、請求項５に記載の電界効果トランジスタの製造方法において、ゲート電極と、金属電極とを同時に形成する工程を有することを特徴とする。

また、請求項７に係る本発明では、基板上に設けた半導体層上に、ゲート電極とソース電極とドレイン電極とを備えた電界効果トランジスタを有する半導体装置の製造方法において、ゲート電極とドレイン電極との間における半導体層上に金属電極を形成することにより、金属電極と半導体層の界面にショットキー接合を形成する工程を有することを特徴とする。

また、請求項８に係る本発明では、請求項７に記載の半導体装置の製造方法において、ゲート電極と、金属電極とを同時に形成する工程を有することを特徴とする。

また、請求項９に係る本発明では、請求項７又は請求項８に記載の半導体装置の製造方法において、金属電極に、電圧を印加するための電圧印加部を形成する工程を有することを特徴とする。

また、請求項１０に係る本発明では、請求項９に記載の半導体装置の製造方法において、電圧印加部に印加する電圧を調整することにより、金属電極下方における空乏層の深さを調整する工程を有することを特徴とする。

本発明によれば、以下に記載するような効果を奏する。

すなわち、請求項１に係る本発明では、基板上に設けた半導体層上に、ゲート電極とソース電極とドレイン電極とを備えた電界効果トランジスタにおいて、ゲート電極とドレイン電極との間における半導体層上に金属電極を設け、金属電極と半導体層との界面にショットキー接合を形成したことを特徴とするため、金属電極直下の半導体層中に空乏層が形成され、これにより、ゲート電極とドレイン電極との間における半導体層の誘電率が低減されるので、ゲート−ドレイン間に生じる寄生容量を低減することができ、電界効果トランジスタの利得特性を向上させることができる。しかも、ゲート−ドレイン間に生じる寄生容量を低減するためにエッチングを行わないので、チャネル層における電子の移動を妨げるおそれもなく、オン抵抗が増大することもない。その上、空乏層の深さは、半導体層における膜の種類と金属電極の種類により一様に決定されるので、利得特性にバラツキがなく歩留まりを向上させることができる。

また、請求項２に係る本発明では、基板上に設けた半導体層上に、ゲート電極とソース電極とドレイン電極とを備えた電界効果トランジスタを有する半導体装置において、ゲート電極とドレイン電極との間における半導体層上に金属電極を設け、金属電極と半導体層との界面にショットキー接合を形成したことを特徴とするため、ゲート−ドレイン間の寄生容量を低減することにより利得特性を向上させた電界効果トランジスタを有する半導体装置を提供することができる。

また、請求項３に係る本発明では、請求項２に記載の半導体装置において、金属電極は、電圧が印加される電圧印加部を有し、この電圧印加部に印加する電圧を変化させることにより、金属電極下方における空乏層の深さを調整可能としたことを特徴とするため、製造後に空乏層の深さを調整することができ、所望の利得特性を備えた電荷効果トランジスタを有する半導体装置を提供することができる。

また、請求項４に係る本発明では、請求項３に記載の半導体装置において、電圧印加部に印加する電圧を調整する電圧調整手段を有することを特徴とするため、金属電極に、電圧調整手段により調整した一定の電圧を印加した状態でこの半導体装置を動作させることにより、電界効果トランジスタの動作中における利得特性を所望する一定の状態に維持することができる。

また、請求項５に係る本発明では、基板上に設けた半導体層上に、ゲート電極とソース電極とドレイン電極とを備えた電界効果トランジスタの製造方法において、ゲート電極とドレイン電極との間における半導体層上に金属電極を形成することにより、金属電極と半導体層の界面にショットキー接合を形成する工程を有することを特徴とするため、ゲート−ドレイン間に生じる寄生容量を低減することにより利得特性を向上させた電界効果トランジスタを製造することができる。

また、請求項６に係る本発明では、請求項５に記載の電界効果トランジスタの製造方法において、ゲート電極と、金属電極とを同時に形成する工程を有することを特徴とするため、特別な製造工程を追加することなく、利得特性を向上させた電界効果トランジスタを製造することができる。

また、請求項７に係る本発明では、基板上に設けた半導体層上に、ゲート電極とソース電極とドレイン電極とを備えた電界効果トランジスタを有する半導体装置の製造方法において、ゲート電極とドレイン電極との間における半導体層上に金属電極を形成することにより、金属電極と半導体層の界面にショットキー接合を形成する工程を有することを特徴とするため、ゲート−ドレイン間に生じる寄生容量を低減することにより利得特性を向上させた電界効果トランジスタを有する半導体装置を製造することができる。

また、請求項８に係る本発明では、請求項７に記載の半導体装置の製造方法において、ゲート電極と、金属電極とを同時に形成する工程を有することを特徴とするため、特別な製造工程を追加することなく、利得特性を向上させた電界効果トランジスタを有する半導体装置を製造することができる。

また、請求項９に係る本発明では、請求項７又は請求項８に記載の半導体装置の製造方法において、金属電極に、電圧を印加するための電圧印加部を形成する工程を有することを特徴とするため、電圧印加部に印加する電圧を調整することにより、利得特性を所望の値に調整可能な電界効果トランジスタを有する半導体装置を製造することができる。

また、請求項１０に係る本発明では、請求項９に記載の半導体装置の製造方法において、電圧印加部に印加する電圧を調整することにより、金属電極下方における空乏層の深さを調整する工程を有することを特徴とするため、出荷前に予め所望の利得特性となるように設定された電界効果トランジスタを有する半導体装置を製造することができる。

以下、本発明に係る電界効果トランジスタ、及び、同電界効果トランジスタの製造方法、及び、半導体装置、及び、同半導体装置の製造方法の一実施形態について、図面を参照して具体的に説明する。

図１(a)は、本実施形態に係る半導体装置を示す平面模式図であり、図１(b)は、図１(a)のＡ−Ａ線における断面図であり、図２〜図６は、本実施形態に係る半導体装置が備える電界効果トランジスタの製造工程を示す断面図である。

図１(a)に示すように、本実施形態に係る半導体装置は、基板上に設けた半導体層上に、ゲート電極15とソース電極27とドレイン電極28とを備えた電界効果トランジスタ1を備えている。

この電界効果トランジスタ1は、図１(b)に示すように、半絶縁性GaAs（ガリウム−ヒ素）基板2上に、エピタキシャル成長により形成した第1Epi層3と、チャネル層4と、第２Epi層5とからなる半導体層を備えている。

第1Epi層3は、アンドープGaAs膜により形成されており、チャネル層4は、アンドープInGaAs（インジウム−ガリウム−ヒ素）膜により形成されており、第２Epi層5はアンドープAlGaAs（アルミニウム−ガリウム−ヒ素）膜からなるスペーサー層と、ｎ型AlGaAs膜からなるドーピング層と、ｎ型AlGaAs膜からなる障壁層とを順次積層して形成されている。

また、第２Epi層5の略中央位置における表面近傍には、Zn（亜鉛）などのp型不純物をドーピングして形成した埋込ゲート領域9を備えており、このゲート領域9上には、ゲート電極15を備えている。

そして、ゲート電極15から所定間隔を開けた左側における第２Epi層5の上部にはソース電極27を備え、ゲート電極15から所定間隔を開けた右側における第２Epi層5の上部にはドレイン電極28を備えている。

また、ソース電極27及びドレイン電極28の下方には、それぞれオーミック領域21、21を備えている。

このオーミック領域は、第２Epi層5の所定位置にソース電極27及びドレイン電極28を形成した後に施す熱処理によって、ソース電極27及びドレイン電極28下方の半導体層を合金化させて形成したものである。なお、図１(b)中の符号6、17、22は、SiO₂（酸化シリコン）膜からなる層間絶縁膜である。

特に、この電界効果トランジスタ1は、図１(a)(b)に示すように、ゲート電極15とドレイン電極28との間における第２Epi層5上に、ゲート電極15と平行に設けた金属電極16を備えており、この金属電極16の金属と第２Epi層5の半導体とを接合させて、金属電極16と第２Epi層5との界面にショットキー接合を形成することにより、金属電極16直下における第２Epi層5の表面側に空乏層13を形成している。

このように、この電界効果トランジスタ1では、ゲート電極15とドレイン電極28との間における第２Epi層5表面近傍に空乏層13を形成することによって、ゲート−ドレイン間に生じる寄生容量を低減して、電界効果トランジスタ1の利得特性を向上させるようにしている。

すなわち、空乏層13は、キャリアが存在しない領域であるため第２Epi層5よりも誘電率が低い、そのため、この第２Epi層5よりも誘電率が低い領域を、電界効果トランジスタ1のゲート電極15とドレイン電極28との間における第２Epi層5の内部に形成することによって、ゲート電極15とドレイン電極28との間における第２Epi層5の誘電率を低下させ、ゲート−ドレイン間に生じる寄生容量を低減して、電界効果トランジスタ1の利得特性を向上させる。

しかも、この空乏層13が形成される深さは、第２Epi層5を構成する膜の種類と、金属電極16を構成する金属の種類によって決定されるものであるため、電界効果トランジスタ1毎に利得特性がばらつくことがなく、常に一定の利得特性を有する電界効果トランジスタ1とすることができる。

また、この空乏層13は、金属電極16と第２Epi層5とのショットキー接合により形成されるものであるため、金属電極16直下の第２Epi層5における表面近傍にしか形成されず、空乏層13がチャネル層4の深さまで達して、電子の移動を妨げることがなく、電界効果トランジスタ1のオン抵抗が増大することもない。

また、この半導体装置は、図１(a)に示すように、電源電圧Vccの電圧値を調整する電圧調整手段30を備えており、電界効果トランジスタ1に設けた金属電極16の端部には、電圧調整手段30により調整した電圧を印加するための電圧印加部29を備えている。

電圧調整手段30としては、可変抵抗などの電圧を変圧する機能を備えるものであれば任意のものを適用することができる。

このように、電圧調整手段30を設け、電源電圧Vccを所定の電圧値となるように変圧して、金属電極16の電圧印加部29に印加することにより、金属電極16直下の第２Epi層5に形成される空乏層13の深さを深く形成することができ、より一層ゲート−ドレイン間に生じる寄生容量を低減することができる。

しかも、半導体装置の製造工程において、電界効果トランジスタ1のオン抵抗と、利得特性を測定しながら、電圧調整手段30による変圧量の調整を行うことにより、空乏層13がチャネル層4に達することを防止しながら、利得特性を可及的に向上させることができる。

また、所望の利得特性にしたい場合にも、この電圧調整手段30による変圧量を調整することにより、自由に利得特性を変更することができる。

このように構成した半導体装置が備える電界効果トランジスタ1は、図２〜図６に示す製造工程により製造することができる。

まず、図２(a)に示すように、半絶縁性GaAs基板2上にエピタキシャル成長によってアンドープGaAs膜よりなる第1Epi層3を形成し、この第1Epi層3上にエピタキシャル成長によってアンドープInGaAs膜よりなるチャネル層4を形成する。

続いて、チャネル層4上にエピタキシャル成長によって、アンドープAlGaAs膜からなるスペーサー層と、ｎ型AlGaAs膜からなるドーピング層と、ｎ型AlGaAs膜からなる障壁層とを順次積層することにより第２Epi層5を形成する。

その後、第２Epi層5上に、CVD（Chemical Vapor Deposition）を用いてSiO₂膜からなる層間絶縁膜6を形成する。

次に、図２(b)に示すように、層間絶縁膜6上にフォトレジストを塗布した後、フォトリソグラフィ技術を用いて、ゲート形成位置以外の層間絶縁膜6の表面を被覆するようにパターニングしたレジストマスク7を形成する。

次に、図２(c)に示すように、レジストマスク7を用いてドライエッチング又はウエットエッチングを行うことにより、層間絶縁膜6にゲート用開口8を形成する。

次に、図２(d)に示すように、ドライエッチング又はウエットエッチングによりレジストマスク7を除去した後、層間絶縁膜6に形成したゲート用開口8から第２Epi層5へ、p型の不純物であるZn（亜鉛）をイオン注入して拡散させることにより、埋込ゲート領域9を形成する。

次に、図２(e)に示すように、これら全ての上面にフォトレジストを塗布した後、フォトリソグラフィ技術を用いて、金属電極16の形成位置にのみ開口を形成するようにパターニングしたレジストマスク10を形成する。

次に、図３(f)に示すように、レジストマスク10を用いてドライエッチング又はウエットエッチングを行うことにより、層間絶縁膜6に金属電極用開口11を形成する。

次に、図３(g)に示すように、ドライエッチング又はウエットエッチングによりレジストマスク10を除去した後、これら全ての上面に、蒸着法又はスパッタ法を用いてTi（チタン）とPt（白金）とAu（金）とからなる金属膜12を形成する。

このとき、金属膜12の金属と、第２Epi層5の半導体とがショットキー接合することにより、金属電極用開口11において金属膜12と接合している第２Epi層5の表面近傍に空乏層13が形成される。

次に、図３(h)に示すように、これら全ての上面にフォトレジストを塗布した後、フォトリソグラフィ技術を用いて、ゲート電極15と、金属電極16と、この金属電極16の端部に設ける電圧印加部29を形成する位置のみ被覆するようにパターニングしたレジストマスク14を形成する。

次に、図３(i)に示すように、レジストマスク14を用いてイオンミリング又はドライエッチングを行うことにより、不要な部分の金属膜12を除去することにより、ゲート電極15と金属電極16とこの金属電極16の端部に設ける電圧印加部29（図１(a)参照。）とを同一材料により同時に形成する。

次に、図３(j)に示すように、ドライエッチング又はウエットエッチングによりレジストマスク14を除去した後、これら全ての上面に、CVDを用いてSiO₂膜からなる層間絶縁膜17を形成する。

次に、図４(k)に示すように、これら全ての上面にフォトレジストを塗布した後、フォトリソグラフィ技術を用いて、ソース電極27及びドレイン電極28の形成位置にのみ開口を形成するようにパターニングしたレジストマスク18を形成する。

次に、図４(l)に示すように、レジストマスク18を用いてドライエッチング又はウエットエッチングを行うことにより、層間絶縁膜6、17にソース用開口19aと、ドレイン用開口19bとを形成する。

次に、図４(m)に示すように、レジストマスク18を残したままの状態で、これら全ての上面に蒸着法又はスパッタ法を用いてAuGe/Ni（金・ゲルマニウム/ニッケル）よりなる金属膜20を形成する。

次に、図４(n)に示すように、リフトオフによりレジストマスク18を剥離することにより、レジストマスク18とこのレジストマスク18上に形成されている金属膜20とを除去して、ソース用開口19aとドレイン用開口19bとにのみ金属膜20を残す。

その後、400℃程の熱処理を行うことにより、残した金属膜20下方の第２Epi層5、チャネル層4、第1Epi層3を合金化させてオーミック領域21を形成する。

次に、図５(o)に示すように、これら全ての上面に、CVDを用いてSiO₂膜からなる層間絶縁膜22を形成する。

次に、図５(p)に示すように、これら全ての上面にフォトレジストを塗布した後、フォトリソグラフィ技術を用いて、ソース電極27及びドレイン電極28の形成位置にのみ開口を形成するようにパターニングしたレジストマスク23を形成する。

次に、図５(q)に示すように、レジストマスク23を用いてドライエッチング又はウエットエッチングを行うことにより、層間絶縁膜22にソース用コンタクト開口24aと、ドレイン用コンタクト開口24bとを形成する。

次に、図５(r)に示すように、ドライエッチング又はウエットエッチングによりレジストマスク23を除去した後、これら全ての上面に、蒸着法又はスパッタ法を用いてTi（チタン）とPt（白金）とAu（金）とからなる金属膜25を形成する。

次に、図６(s)に示すように、これら全ての上面にフォトレジストを塗布した後、フォトリソグラフィ技術を用いて、ソース電極27及びドレイン電極28となる部分の金属膜25上面のみを被覆するようにパターニングしたレジストマスク26を形成する。

次に、図６(t)に示すように、レジストマスク26を用いて、イオンミリング又はドライエッチングを行うことにより、不要な部分の金属膜25を除去することにより、ソース電極27とドレイン電極28とを同一材料により同時に形成する。

次に、ドライエッチング又はウエットエッチングによりレジストマスク26を除去することにより、図１(b)に示すような電界効果トランジスタ1を有する半導体装置を製造する。

このようにして製造した半導体装置が有する電界効果トランジスタ1は、ゲート電極15とドレイン電極28との間における第２Epi層5上の所定位置に金属電極16を備えているので、この金属電極16と第２Epi層5との接合面にはショットキー接合が形成されている。

そのため、この電界効果トランジスタ1は、金属電極16と接合している部分の第２Epi層5表面近傍に、第２Epi層5よりも導電率の低い空乏層13が形成され、この空乏層13の作用によって、ゲート電極15とドレイン電極28との間における第２Epi層5の誘電率を低下させ、ゲート−ドレイン間に生じる寄生容量を低減して、電界効果トランジスタ1の利得特性の向上を可能としている。

しかも、この製造方法によれば、金属電極16は、ゲート電極15を形成する際に、同一材料で同時に形成することができるので、特別な製造工程を追加する必要がなく、製造コストを増大させることなく利得特性に優れた電界効果トランジスタ1を有する半導体装置を製造することができる。

また、この電界効果トランジスタ1は、さらなる利得特性の向上が要求される場合、出荷前に行う初期設定として、電圧印加部29に所定の電圧が印加されるように電圧調整手段30による電源電圧Vccの変圧量を調整しておき、電界効果トランジスタ1の動作時に、空乏層13の深さをさらに深くまで形成させ、ゲート−ドレイン間に生じる寄生容量の容量値をさらに低減させることにより、利得特性をより一層向上させることができる。

また、電圧調整手段30の調整を行う場合には、電界効果トランジスタ1のオン抵抗と利得特性を計測しながら行い、オン抵抗が最も小さく、利得特性が最も高くなるように変圧用を調整することが望ましい。

また、本実施形態では、層間絶縁膜6、17、22としてSiO₂膜を用いたが、Si₃N₄（窒化シリコン）膜など任意の絶縁膜を用いることもできる。

本実施形態に係る半導体装置を示す平面模式図、及び、同半導体装置が備える電界効果トランジスタを示す断面図である。本実施形態に係る半導体装置が備える電界効果トランジスタの製造工程を示す断面図である。本実施形態に係る半導体装置が備える電界効果トランジスタの製造工程を示す断面図である。本実施形態に係る半導体装置が備える電界効果トランジスタの製造工程を示す断面図である。本実施形態に係る半導体装置が備える電界効果トランジスタの製造工程を示す断面図である。本実施形態に係る半導体装置が備える電界効果トランジスタの製造工程を示す断面図である。従来の電界効果トランジスタを示す断面図である。

符号の説明

１電界効果トランジスタ
２半絶縁性GaAs基板
３第1Epi層
４チャネル層
５第２Epi層
６、１７、２２層間絶縁膜
７、１０、１４、１８、２３、２６レジストマスク
８ゲート用開口
９埋込ゲート領域
１１金属電極用開口
１２、２０、２５金属膜
１３空乏層
１５ゲート電極
１６金属電極
１９a ソース用開口
１９b ドレイン用開口
２１オーミック領域
２４a ソース用コンタクト開口
２４b ドレイン用コンタクト開口
２７ソース電極
２８ドレイン電極
２９電圧印加部
３０電圧調整手段

Claims

基板上に設けた半導体層上に、ゲート電極とソース電極とドレイン電極とを備えた電界効果トランジスタにおいて、
前記ゲート電極と前記ドレイン電極との間における前記半導体層上に金属電極を設け、前記金属電極と前記半導体層との界面にショットキー接合を形成したことを特徴とする電界効果トランジスタ。
基板上に設けた半導体層上に、ゲート電極とソース電極とドレイン電極とを備えた電界効果トランジスタを有する半導体装置において、
前記ゲート電極と前記ドレイン電極との間における前記半導体層上に金属電極を設け、前記金属電極と前記半導体層との界面にショットキー接合を形成したことを特徴とする半導体装置。
前記金属電極は、電圧が印加される電圧印加部を有し、
この電圧印加部に印加する電圧を変化させることにより、前記金属電極下方における空乏層の深さを調整可能としたことを特徴とする請求項２に記載の半導体装置。
前記電圧印加部に印加する電圧を調整する電圧調整手段を有することを特徴とする請求項３に記載の半導体装置。
基板上に設けた半導体層上に、ゲート電極とソース電極とドレイン電極とを備えた電界効果トランジスタの製造方法において、
前記ゲート電極と前記ドレイン電極との間における前記半導体層上に金属電極を形成することにより、前記金属電極と前記半導体層の界面にショットキー接合を形成する工程を有することを特徴とする電界効果トランジスタの製造方法。
前記ゲート電極と、前記金属電極とを同時に形成する工程を有することを特徴とする請求項５に記載の電界効果トランジスタの製造方法。
基板上に設けた半導体層上に、ゲート電極とソース電極とドレイン電極とを備えた電界効果トランジスタを有する半導体装置の製造方法において、
前記ゲート電極と前記ドレイン電極との間における前記半導体層上に金属電極を形成することにより、前記金属電極と前記半導体層の界面にショットキー接合を形成する工程を有することを特徴とする半導体装置の製造方法。
前記ゲート電極と、前記金属電極とを同時に形成する工程を有することを特徴とする請求項７に記載の半導体装置の製造方法。
前記金属電極に、電圧を印加するための電圧印加部を形成する工程を有することを特徴とする請求項７又は請求項８に記載の半導体装置の製造方法。
前記電圧印加部に印加する電圧を調整することにより、前記金属電極下方における空乏層の深さを調整する工程を有することを特徴とする請求項９に記載の半導体装置の製造方法。