KR101148279B1

KR101148279B1 - 반도체 소자 및 그 제조 방법

Info

Publication number: KR101148279B1
Application number: KR1020090095629A
Authority: KR
Inventors: 심규환; 조덕호; 최철종
Original assignee: 전북대학교산학협력단
Priority date: 2009-10-08
Filing date: 2009-10-08
Publication date: 2012-05-21
Also published as: KR20110038368A

Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 자기정렬된 다단구조의 게이트, 상기 게이트와 일부가 겹치는 패러데이 실드, 선택적 에피성장을 통해 다층구조로 형성되어 소스측과 드레인측에 적층되는 접합박막 및 저농도의 p-well과 고농도의 p-well을 구비하는 이중확산된 p-well을 포함하여 이루어지는 것으로서, 이러한 구조를 통하여 성능이 우수한 반도체 소자를 손쉬운 방법으로 제조할 수 있다.

반도체, T형 게이트, 이중확산된 p-well, 패러데이 실드

Description

반도체 소자 및 그 제조 방법{Semiconductor device and fabrication method thereof}

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 전기저항이 작은 T형 MIS 게이트, 이중확산된 p-well 및 기생 커패시턴스가 작은 패러데이 실드(Faraday shield)를 이용하여 단채널 구조에서도 우수한 고속-고전압 동작 특성을 보이는 반도체 소자 및 그 제조방법에 관한 것이다.

근래에 이르러, CMOS 기술은 최소 선폭이 100nm이하로 감소하는데 반해, 기억용량은 수 Gbit까지 증가하고 있다. 이러한 기술개발 노력은 지속적으로 진행되어 2012년도에 35nm의 Tech node에서 10¹⁰cm^-2의 집적도가 구현될 것으로 예측된다.

이러한 기술 개발의 노력에도 불구하고, 실리콘 반도체에서는 집적화의 부가가치가 한계에 도달하여, 무어의 법칙에 따라 ~10nm급이 되는 2012년 부근을 기점으로 해서도 계속적인 발전을 이룰 것인가에 대한 우려가 높다. 또한, 종래의 MOS 소자가 갖는 고속의 RF와 마이크로 통신용으로 사용되기에 부족한 동작속도와 항복전압의 문제는 SoC(System-on-Chip)와 같이 폭 넓은 응용분야의 확대를 제한하고 있다.

이에, CMOS의 기능을 향상시켜 다양한 전자 기기에 응용할 SoC(System on Chip)를 구현하고자 하는 노력이 다각도로 진행되고 있다. 예를 들어, SiGe HBT(Heterojunction Bipolar Transistor)가 부가된 BiCMOS의 실용화가 시도되고 있다. 최근에는 RF 기능 소자나 광기능 소자가 집적화되어 SoC를 이루게 되어 시스템의 가격과 성능을 높이는데 대한 기대가 높다.

따라서, 광전자 소자를 실리콘 집적 회로에 부착하여 실리콘 광전 집적 회로를 구현하여 칩 간 또는 칩 내에서의 통신(Intra- and Inter-chip Communication)을 이루고자 시도되고 있다. 그러나, 무선통신의 전력증폭기에 CMOS를 적용하는 데는 실리콘 반도체의 낮은 이동도를 해결하기 위해 채널 길이가 짧은 단채널(short channel) 구조를 적용해야 하는데, 이 경우에는 항복전압이 감소하여 전력구동능력이 감소하는 근본적 문제점이 있다.

또한, 최소 선폭이 100nm 이하인 소자구조가 개발되기 시작하고, 이에 따른 공정 기술의 개발과, 더불어 양자 효과 및 불확실한 전류 흐름과 같은 물리적 신영역과, 과다한 전력 소모, 설계의 복잡성, 및 터널링(tunneling)과 같은 기술적 어려움을 극복하려는 연구가 시도되고 있다. 즉, 나노-스케일(nano-scale)의 게이트를 갖는 소자가 당면할 여러 종류의 기술적 문제점을 해결하기 위한 연구개발이 주로 시도되고 있다.

이러한 기술의 진보를 이룰 기대가 되는 주요 후보로서 게이트와 채널을 변조한 소자를 들 수 있고, 이종 접합 소자에 의한 새로운 양자 물리가 적용되는 소 자 구조의 변화를 들 수 있다. 구체적으로 예로 들면, III-V 화합물반도체에서 많이 사용해오던 T형의 금속 게이트를 적용하는 방안이 있다.

그런데, 상기 T형 금속 게이트를 MES가 아닌 MIS 구조로 제작하는 방안과 세부적인 구조에 대해서는 거의 연구되고 있지 않다. 즉, 통신용 RF LDMOS의 경우 100nm 기술수준에서 f_t(차단주파수)/f_max(최대진동주파수)가 30GHz대에서 PAE를 높이거나, f_max를 높이는데 어려움이 있기 때문에, 채널의 물질을 변조하여 캐리어의 이동도를 높이고, 게이트 길이를 100nm 이하로 하면서 구동전압을 높일 수 있는 방안이 요구되고 있다.

그리고, RF LDMOS의 주용 응용분야인 전력증폭기의 응용주파수는 현재 수 백 MHz에서 3GHz 정도인데, 이를 5GHz를 초과하여 수 십 GHz대의 밀리미터파까지 응용범위를 확장해야 할 필요가 있다.

한편, 고전 물리와 통계에 의한 제어가 매우 곤란한 스케일에 도달됨에 따라, 종래의 기술로는 재현성과 균일성을 제어하기 어려워지고 있다. 따라서, 이를 극복하기 위한 차세대 반도체 기술의 향방에 관심이 쏠리고 있다. 이러한 차세대 반도체 소자로 주목되고 있는 반도체 소자 형태 중의 하나로 HEMT로 알려지기도 한 MODFET(MOdulation Doped Field Effect Transistor)를 예로 들 수 있다. 이러한 MODFET 소자에 IV족 반도체는 물론 III-V 화합물반도체의 이종접합층을 채용하는 시도가 이루어지고 있다.[K.H. Shim, et al., Solid-State Technology, Mar. 51-56, 2004] [과잉캐리어의 드레인 효율을 높인 이종접합 반도체소자구조 및 이의 제 조방법, 특허등록 10-0709069, 2007년 4월 12일]

도 1은 종래의 통상적인 고속-전력용 MOSFET의 단면구조를 보여준다. 도 1에 도시된 MOSFET는 소스, 드레인, 게이트의 금속 전극을 구비하며, 소스는 기판(p-substrate)에 p-sink를 통하여 연결되어 있고, p+/- well이 측면확산(laterally diffused)되어 있고, n-drift를 이용하여 항복전압이 높은 RF 증폭용 소자에 적합한 특성을 갖게 된다.

그러나 상술한 종래의 구조는, MIS 게이트에 다결정 실리콘을 이용하고 게이트의 하부의 소스와 드레인측에 n+층을 이온주입하여, 게이트-소스와 게이트-드레인에 기생 커패시턴스가 크게 인가되며, 항복 전압을 높게 유지하기 위해서는 에피(epi)층의 두께를 충분히 해야 하므로 소자의 열저항이 증가하여 열화특성이 악화된다.

도 1에 도시된 MOSFET는 제작이 간단한 대신에, 게이트의 저항이 커지고, 임계전압의 변화폭이 커져, 소자의 성능이 저하되고, 소자파라미터의 산포가 커지는 문제점을 지니게 된다. 또한, 게이트-드레인 전압이 크게 인가되면 고에너지의 캐리어가 임팩트 이온화(impact ionization)로 인하여 새로이 전자-정공 쌍(electron-hole pair)을 발생시킨다. 이때, 발생된 잉여 캐리어(excess carrier)는 일부 재결합되어 소진되지만, 일부는 게이트 산화막으로 트랩된다. 그렇게 누적된 과잉캐리어는 임계전압을 변화시키고, 더욱 심한 경우는 Kink 효과에 따른 전류구동의 불연속적 변화를 일으키게 되므로 소자에서 안정한 성능이 얻어지기 어렵다. 특히, 고전압과 고주파 동작의 경우 기판으로 누설전류를 일으키고, hot carrier에 의해 증가된 trap-detrap은 저주파 및 고주파 잡음을 발생시키는 원인이 된다[Y.J. Song, et al., Semiconductor Science and Technology, 19, 791-797, 2004]. 따라서, MOS 소자를 제작하여 사용하는 경우 상술한 매우 복잡한 전기적 특성을 고려하여야 하기 때문에, 설계 파라미터의 결정과 회로의 최적화에 어려움이 있다.

반면, RF 통신용 소자의 파라미터에 있어서 고주파 성능을 위해서는 차단 주파수 f_t와 최대 진동 주파수 f_max를 높게 설계하는 것이 중요하다.

과

상기 차단 주파수 f_t와 최대 진동 주파수 f_max는 상기 수식과 같이 정의될 수 있는 것으로서, 상기 수식에 따르면, 차단 주파수 f_t와 최대 진동 주파수 f_max를 높게 하기 위해서는, gm을 크게하고, Cgs, Rg, Cgd는 최소한으로 줄여야 한다.

이를 위해서는, 우선적으로 게이트 길이를 줄여야 하며, 게이트와 소스, 게이트와 드레인 사이에 인가되는 기생 커패시턴스를 줄일 필요가 있다.

그런데, 앞서 설명한 바와 같이, 종래의 MOSFET에서는, 첫째로 실리콘 채널의 낮은 이동도로 인하여 동작속도를 높이는데 한계가 있다. 둘째로 n+층이 깊어서 기생 커패시턴스가 크고, p-epi의 두께가 두꺼워 열전도 특성이 저하되어 열적 안정성에 불리하다. 셋째로 게이트 아래의 p-well의 농도분포의 조절에 어려움으로 임계전압의 재현성과 균일성의 확보가 어렵다. 넷째로 스케일링이 10nm 이하로 진 전되면서 단채널 효과가 더욱 심각해 지며, 항복전압이 감소하고, 게이트의 저항이 증가하여, 구동전압이 감소하고, fmax가 오히려 감소하게 된다. 다섯 번째로 역시 구동전압의 감소로 PAE, Pout에 한계를 주게 된다. WCDMA와 WiMax에서 각각 Back-off 출력의 수준이 -7.5dB와 -10.5dB 정도로 필요한데, 이 경우 MOS 게이트를 채용하는 실리콘 RF 전력소자의 PAE가 30%와 20%대에서 한계가 지워지는 것은 배터리의 수명과 관련하여 개선되어야 하는 점이다. 따라서 소자구조에 있어서 PAE를 높여야 하는 점은 매우 중요하다. 이러한 문제점들로 인하여, 종래의 MOSFET들은 고전압 또는 고주파로 작동시키는 경우, 소자의 안정적 동작을 보장하기 어렵다.

한편, 상기 문제를 극복하기 위한 시도로 SOI구조의 MOSFET를 제작하는 방안이 제시되고 있다. 그런데, SOI 구조의 MOSFET와 같은 반도체 소자는, 매우 고가의 특별한 SOI 공정으로 제작된 실리콘 기판을 사용해야 하기 때문에, 비경제적이다. 또한, SOI 실리콘 기판의 균일성과 성능에 따라 반도체 소자의 수율이 크게 저하되는 문제가 있다.

따라서, 미소 게이트의 단점을 보완하는 MIS 게이트로 항복전압을 유지하면서 동작속도를 높일 수 있는 새로운 방안이 요구된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 자기정렬된 다단구조의 T형 MIS 게이트, 이중확산된 p-well 및 기생 커 패시턴스가 작은 패러데이 실드를 이용하여 단채널 구조에서도 우수한 고속-고전압 동작 특성을 보이는 반도체 소자 및 그 제조 방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른, 반도체 소자는, 기판: 상기 기판 상부에 형성되는 에피층; 상기 에피층내에 형성되는 저농도 p-well 및 상기 저농도 p-well 보다 높은 농도를 갖는 고농도 p-well을 구비하는 이중확산된 p-well; 상기 에피층의 상부에 선택적 에피성장을 통해 다층구조로 형성되어 소스측과 드레인측에 각각 적층되는 접합박막; 상기 접합박막 상부 측에 형성되는 소스 및 드레인측 전극; 상기 기판 상부에 형성되는 자기정렬된 다단구조의 게이트 전극; 및 상기 게이트를 부분적으로 감싸는 형태로 형성되는 패러데이 실드를 포함하는 것을 특징으로 한다.

그리고, 상기 게이트는, 하층 폴리박막, 상층 폴리박막, 금속 실리사이드 게이트 및 금속이 증착된 T형의 다단구조로 자기정렬되어 있는 것이 바람직하다.

또한, 상기 패러데이 실드는, 상기 게이트를 감싸도록 형성되되, 상기 게이트의 신호와 상기 드레인의 신호의 사이에서의 피드백 신호에 의한 발진을 방지하며, 상기 게이트의 일부가 겹쳐진 것이 바람직하다.

그리고, 상기 이중확산된 p-well은, 측면확산되어 형성된 상기 저농도 p-well 내에, 상기 고농도 p-well이 측면확산되어 형성될 수 있다.

또한, 상기 접합박막은, 결정질의 하층박막, 다결정의 중간층박막 및 다결정의 상층박막을 포함할 수 있다.

한편, 본 발명에 따른 반도체 소자 제조방법은, 기판에 에피층을 형성하는 단계; 상기 기판의 상부에 자기정렬된 다단구조의 게이트를 형성하는 단계; 상기 기판의 에피층 내에 이중 확산을 통해 저농도 p-well 및 상기 저농도 p-well 보다 높은 농도를 갖는 고농도 p-well을 구비하는 이중확산된 p-well을 형성하는 단계; 상기 기판의 상부에 선택적 에피성장을 통해 다층구조로 형성되어 소스측과 드레인측에 적층되는 접합박막을 형성하는 단계; 및 상기 게이트와 일부가 겹치는 패러데이 실드를 형성하는 단계;를 포함한다.

그리고, 상기 게이트를 형성하는 단계는, 하층 폴리박막, 상층 폴리박막, 금속 실리사이드 게이트 및 금속을 T형의 다단구조로 증착하여 형성하는 것이 바람직하다.

또한, 상기 패러데이 실드를 형성하는 단계는, 상기 게이트를 감싸하는 형태로 패러데이 실드를 형성하되, 상기 게이트와 상기 드레인 사이에서의 피드백 신호에 의한 발진을 방지하며, 기생 커패시턴스도 작게 하기 위해, 상기 게이트를 부분적으로만 감싸도록 형성하는 것이 바람직하다.

그리고, 상기 이중확산된 p-well 형성단계는, 이온 주입, 열처리 및 측면확산을 통하여 상기 저농도 p-well을 형성하는 단계 및 상기 저농도의 p-well 내에, 상기 저농도 p-well에 주입된 이온보다 높은 농도의 이온 주입, 열처리 및 측면확산을 통하여, 상기 저농도 p-well 내에 상기 고농도 p-well을 형성하는 단계를 포함할 수 있다.

또한, 상기 접합박막 형성단계는, 결정질의 하층박막, 다결정의 중간층박막 및 다결정의 상층박막을 적층하여 형성할 수 있다.

이상 설명한 바와 같이, 본 발명에 따르면, 자기정렬된 다단구조의 T형 게이트, 이중확산된 p-well 및 게이트와 겹치는 면적을 축소한 패러데이 실드 구조를 이용함으로써, 종래의 문제점들을 최소한으로 절감시킬 수 있게 된다.

더 구체적으로, 본 발명에 의한 반도체 소자는, 패러데이 실드를 통해 드리프트 영역에서 전계의 집중현상을 완화하여 항복전압을 증대시키는 효과를 발생시킨다. 즉, 동일한 CMOS 라인을 사용하면서 소자 파라메터 f_t와 f_max를 높일 수 있고, 항복전압의 감소를 방지하여 구동력을 높게 할 수 있으며, 소자의 기생성분을 낮게 하여 잡음의 발생도 억제할 수 있게 된다.

또한, 본 발명에 의한 반도체 소자는, 다단구조의 T형 게이트를 구성함으로써, 게이트의 유효길이를 감소시키고, 게이트에 금속을 부가하고, 높이는 증가시켜서 게이트 저항과 게이트-소스 커패시턴스를 줄일 수 있다. 그 결과, 동일한 CMOS 스케일의 기술을 이용하면서, 소자 파라메터 f_t와 f_max를 동시에 증가킬 수 있는 효과가 있다.

또한, 본 발명에 의한 반도체 소자는, 게이트를, 하층폴리, 상층폴리, 금속 실리사이드, 금속의 박막을 증착하여 형성하되, 하층폴리와 상층폴리의 측벽의 측면방향으로 식각되는 속도가 금속 실리사이드에 비해 빠른 식각공정을 사용하고, Si과 SiGe의 측벽에 산화막이 형성되는 차이를 이용하여 간단하고 안정되게 T형 구조로 형성할 수 있게 된다. 이러한 T형 게이트는 게이트의 저항이 낮은 단채널이 자기정렬로 형성되게 하여, 동일 스케일링의 기술에서 항복전압과 같은 소자 파라미터는 높게 유지하면서 동작속도를 높이는데 매우 유용하다. 그리고, 게이트 아래의 드레인 방향에 게이트 산화막의 두께가 두꺼워 드레인 측에 발생되는 hot carrier가 게이트 산화막으로 트랩되어 발생하는 1/f 잡음이나 신뢰성의 저하와 같은 현상을 방지하는 효과가 있다.

그리고, 본 발명에 의한 반도체 소자는, 채널을 형성하는 p-well을 저농도의 이온주입 및 열처리와, 고농도의 이온주입과 열처리에 의한 연속한 두 단계에 걸친 측면 확산(LD: lateral diffusion)을 통해 형성하여 농도의 구배를 크고 정확하게 게이트 하단의 구간에서 제어할 수 있게 된다. 이러한 제조 방법은 게이트의 길이가 작아지면서 일회의 LD 공정으로 임계전압과 항복전압을 완벽히 제어하기 어려운 현실에서 더욱 유효하다. 본 발명에서는, 일차 LD 공정으로 항복전압을 주로 제어하고, 이차 LD 공정에서 임계전압을 정확히 맞출 수 있고, DIBL과 같은 단채널 효과에 의한 소자 파라미터의 산포를 감소시키며 소자성능이 저하되는 문제를 방지할 수 있다.

아울러, 본 발명에 따르면, 패러데이 실드의 역할을 하는 금속선을 소스전극과 연결하여 게이트와 겹쳐지는 면적을 최소로 하여 게이트-소스 커패시턴스를 감소시킬 수 있으며, 그 결과 입력신호와 출력신호를 위한 게이트와 드레인 사이에 인가되는 전기장이 간섭하여 피드백하여 발진하거나 잡음증폭이 되는 현상 및 기생성분인 커패시턴스에 의한 성능의 저하를 극소화할 수 있게 된다.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하되, 먼저, 본 발명에서 이용하게 될 1) 패러데이 실드, 2) 자기정렬된 다단구조의 T형 게이트 및 3) 저저항의 n++ SEG 접합 박막에 대해 먼저 설명하고, 이를 이용하여 이루어진 본 발명에 의한 반도체 소자 및 그 제조 방법에 대해 설명하기로 한다.

1) 패러데이 실드 구조

도 2a는 일반적인 트랜지스터 소자를 위에서 바라본 도면이다. 도 2a에 도시된 바와 같이, 통상적인 트랜지스터 소자는 소스(source)-드레인(drain)-게이트(gate)가 일차 금속배선으로 형성된 구조를 가진다. 게이트, 드레인 및 소스의 전극 금속배선도 연결되어 있으며 소스와 바디도 연결되어 있다. 그리고, 소자의 주변은 고농도의 가드 링(guard ring)으로 둘러 싸여서 주변과 격리되어 있다.

도 2a에 도시된 바와 같이 일반적인 트랜지스터 소자에는 패러데이 실드가 적용되어 있지 않았다. 따라서, 게이트와 드레인 사이에서의 피드백 신호에 의해 발진이 발생될 수 있는 문제를 내포하고 있다.

도 2b는 일반적인 트랜지스터에 패러데이 실드를 적용한 예를 나타낸다. 도 2b에 도시된 트랜지스터는, 소스-드레인-게이트가 일차 금속배선으로 형성된 구조라는 점에서, 도 2a에 도시된 트랜지스터 소자와 공통된다.

더하여, 도 2b에 도시된 트랜지스터 소자는 패러데이 실드가 게이트 위를 전체적으로 감싸는 구조로 형성되어, 게이트와 드레인 사이에서의 피드백 신호에 의한 발진을 방지할 수 있게 된다. 하지만, 이와 같이 패러데이 실드가 게이트의 위를 전체적으로 감싸도록 형성하는 경우, 기생 커패시턴스가 커진다는 문제점을 가 지게 된다.

도 2c는 패러데이 실드가 적용된 또 다른 구조의 트랜지스터 소자를 나타낸 것으로서, 이 트랜지스터는, 기생 커패시턴스가 커지는 문제를 해결하고자 패러데이 실드가 게이트를 전체적으로 감싸지 않도록 형성한다. 즉, 게이트 위에 부분적으로 패러데이 실드를 형성하지 않는다. 이에 따라, 도 2c에 도시된 트랜지스터 소자는 게이트와 드레인 사이에서의 피드백 신호에 의한 발진을 방지하면서도, 기생 커패시턴스도 작게 할 수 있게 된다.

상술한 패러데이 실드의 형성시 기생 커패시턴스를 작게 하는 효과에 대한 이해를 돕기 위하여, 도 2d에 도 2b에 도시된 '게이트를 전체적으로 감싸는 형태의 패러데이 실드를 적용한 트랜지스터 소자'의 단면 구조를 개념적으로 도시하였고, 도 2e에는 도 2c에 도시된 '게이트를 부분적으로 감싸는 형태의 패러데이 실드를 적용한 트랜지스터 소자'의 단면 구조를 개념적으로 도시하였다. 도 2e를 참조하면, 게이트의 상측 일부에서, 게이트와 금속이 상호작용을 하지 않도록 패러데이 실드가 형성되지 않고, 이에 따라서 패러데이 실드와 게이트의 중첩된 면적을 감소시킴으로서 기생 커패시턴스가 작아 진다.

즉, 도 2c와 도 2e에 도시된 바와 같이, 소스와 연결된 패러데이 실드를 게이트를 감싸도록 형성하면서, 페러데이 실드가 게이트의 상부를 통과하는 면적을 감소시켜, 게이트와 드레인에서 각각 입력신호와 출력신호를 차단하여 간섭을 줄임으로써 신호의 피드백 현상에 따른 잡음의 증폭과 발진을 방지할 수 있다.

2) 자기정렬된 다단구조의 T형 MIS 게이트 구조

도 3a은 일반적인 MOS 게이트의 구조를 나타낸다. 도시된 바와 같이, 일반적인 MOS 게이트 구조에서, 게이트는 사각형 형상으로 형성되어, 게이트의 길이가 작아지면 게이트 저항이 크게 증가하고, SCE에 의해 DIBL과 Vth의 불균일도가 증가한다.

도 3b는 일반적인 T형 MIS 게이트를 나타낸다. 도 3b를 참조하면, 일반적인 T형 MIS 게이트는 하측의 길이가 적은 T형으로 형성되어, 저항 증가 문제를 해결할 수 있으나, 게이트의 길이가 작아짐에 따라 전기적 특성의 불균일도가 증가하는 문제는 여전히 내포하고 있다.

다음으로, 도 3c는 본 발명에서 제안한 자기정렬된 다단구조의 T형 게이트를 나타낸다.

도 3c에 도시된 자기정렬된 다단 구조의 T형 게이트는, 게이트가 하층 폴리, 상층 폴리, 금속 실리사이드가 순차적으로 적층되고, 금속과 금속 실리사이드로 높게 형성되어 게이트의 저항을 감소시키게 된다. 또한, 자기정렬로 형성되어 소스-게이트, 게이트-드레인 사이의 소자 파라미터가 일정하고, 기생 커패시턴스가 작다. 이러한 자기정렬된 다단구조의 T형 게이트는, 유효 게이트 길이를 감소시켜서 f_t와 f_max를 동시에 높이는데 매우 유용한 구조이며, 제작시 광사진전사 기술의 정렬 정확도에 크게 의존하지 않고도 소자의 균일성과 재현성을 높여서 생산관리의 효율을 크게 증대시킬 수 있다.

3) 저저항의 n++ SEG 접합박막 구조

도 4는 저저항의 n++ SEG 접합박막을 형성하는 원리의 설명에 제공되는 도면이다. 도 4에 도시된 바와 같이, 선택적 에피성장(SEG)을 통하여 다층구조로 소스측 n++ SEG 접합박막과 드레인측 n++ SEG 접합박막을 성장하여 접합을 형성하는 것이 가능하다.

그리고, 박막을 증착하는 동시에 in situ로 고농도로 불순물을 주입하고 800~1000℃의 고온에서 열처리하여 불순물을 전체적으로 활성화시킴으로써 소스와 드레인의 접촉저항을 최소화시킬 수 있다.

또한, n++ SEG 접합 박막 구조는, 기판표면보다 아래로 고농도의 접합이 발생하는 정도를 크게 줄여서 접합깊이를 감소시키고 이는 항복전압과 기생 커패시턴스의 조절 효과를 보이게 된다.

상기 SEG를 통해 n++ 접합박막을 성장시킴에 있어서는, 절연막을 마스크로 이용하여 실리콘이 개방된 영역에 단결정의 Si층(c-Si)을 성장시킨 후, 다결정의 SiGe층(p-SiGe)을 성장시키고, 다시 그 위에 다결정의 Si층(p-Si)을 성장시킨다.

이러한 적층 구조의 n++ 박막은 기판 표면의 아래 방향으로 침투해 들어가는 정도가 작은 n++ 소스접합과 드레인 접합을 형성한다. 그리고, 기판층으로 전위와 같은 결함의 침투가 발생하지 않도록 방지하고, 저항이 아주 작은 중간층에 다결정을 사용하며, 그 위에 다시금 다결정 Si층을 성장하여 후속하는 샐리사이드 공정에서 매우 저항이 작은 접합이 균일하게 생성된다. 이에 따라, 소자의 오믹접합 저항이 작고 기판측으로 도핑이 침투하지 않아서 높은 항복전압과 신뢰성이 확보된 다.

반도체 기판과 에피층으로 Si, SiGe, SiGeC, GaAs, GaN, InP, InGaN와 같은 소재의 이종접합 구조를 동일한 원리에 이용할 수 있다. 따라서, 이에 이용하는 불순물의 종류도 P, As, B, Si, Zn, Mg 와 같이 반도체 기판의 종류에 따라 사용가능함에 유의하여야 한다.

이하에서는, 지금까지 설명한 원리들을 적용한 반도체 소자와 그 제조방법에 대해 상세히 설명한다. 구체적으로, 본 발명에 따른 반도체 소자의 일 예로서, 게이트와 겹치는 면적을 축소한 패러데이 실드 구조, 자기정렬된 다단구조의 T형 MIS 게이트 구조, 저저항의 n++ SEG층 구조 및 이중확산된 p-well을 적용한 트랜지스터 소자 및 그 제조방법에 대해 상세히 설명한다.

도 5는 본 발명의 일 실시예에 따른 트랜지스터 소자를 도시한 도면이다. 본 실시예에 따른 트랜지스터 소자에는, 하층폴리(712), 상층폴리(711), 금속 실리사이드 게이트(710) 및 금속(727)이 차례로 증착되어, T형의 다단구조로 자기정렬된 게이트가 형성된다. 상기 자기정렬된 T형 게이트 구조는 앞서 설명한 원리에 의하여 게이트 저항이 감소되고, 소스-게이트, 게이트-드레인 사이의 소자 파라미터가 일정해지며, 기생 커패시턴스가 매우 작고, 유효 게이트 길이가 감소되어, f_t와 f_max가 동시에 높아지게 된다.

그리고, 본 실시예에 따른 트랜지스터 소자는, 게이트와 드레인의 사이에서 의 피드백 신호에 의한 발진을 방지하며, 기생 커패시턴스도 작게 하기 위해, 게이트를 부분적으로 감싸하는 형태로 형성되어, 게이트의 일부와 겹쳐지는 패러데이 실드 구조(728,731)가 형성된다.

또한, 본 실시예에 따른 트랜지스터 소자는, 선택적 에피성장을 통해 다층구조로 형성된 n++ SEG 접합박막(723)과 드레인측 n++ SEG 접합박막(724)을 구비한다.

아울러, 본 실시예에 따른 트랜지스터 소자는, 저농도의 p-well과 고농도의 p-well을 구비하는 이중확산된 p-well 구조(716,717)를 구비한다.

상기 도 5에서 미설명된 부호, 701은 기판을 나타내고, 702는 기판(701) 상부에 형성되는 에피층을 나타내고, 705는 상기 에피층(702)에 형성되어 기판(701)과 소스 전극을 연결하는 싱크 접합을 나타내고, 725,733은 자기정렬된 다단 구조의 T형 게이트를 보호하는 절연막을 나타내고, 726,730,734는 소스 전극을, 729,732,735는 드레인 전극을 나타낸다.

이하, 본 발명에 따른 트랜지스터 소자의 설명에 있어서, 일반적으로 잘 알려져 있는 구조에 대한 설명은 생략하고, 본 발명에 의해 제안된, 자기정렬된 다단 구조의 T형 게이트, SEG 접합 박막, 이중 확산된 p-well를 중점적으로 설명한다.

한편, 상층폴리(711)와 하층폴리(712)의 구분으로 식각과 산화 공정에서 차이를 두어 이용하기 위해서 적용하기 위해 SiGe과 같은 alloy를 사용한다. 특히, 수 nm 정도로 얇은 두께의 seed층을 성장하는 것과 상층에서 서로 다른 원자의 함량인 몰분률의 균일성을 0.2% 이내로 정확히 제어하는 기능이 필요로 된다.

이러한 에피층들의 성장을 위하여 성장 챔버에 장입하는 사이에 반도체 기판, 즉, 웨이퍼(wafer)의 표면에 형성되는 수 원자층 두께의 자연 산화층(native oxide)은 900℃ 내지 1000℃ 온도에서 수소 분위기로 대략 2분 이상 열처리하여 제거한다. 이후에, 성장 챔버는 에피 성장을 위한 온도와 가스 분위기로 맞춰진다. 상술한 에피 성장 장비는 할로겐 램프(halogen lamp)나 RF 인덕션 히터(RF induction heater)와 같이 급속 열처리(RTP:Rapid Thermal Process)의 기능을 갖추어 복잡한 구조로 에피층들을 연속해서 성장할 수 있도록 구비된 것일 수 있다. 그리고 에피성장에는 n-type 또는 p-type의 불순물로 P. As, B와 같은 원소의 농도를 10¹⁵-10¹⁸cm^-3 범위에서 조절할 수 있다.

반도체박막 하층으로부터 전달되는 영향을 최소로 하고, 절연 격리의 효과를 높이기 위하고, 고품질의 에피 성장을 위하여 실리콘의 가스 소스로 실레인(SiH₄) 이나 다이실레인(Si₂H₆) 또는 다이클로로실레인(SiCl₂H₂) 가스를 주요 반응가스로 이용할 수 있다. 불순물의 도핑에는 AsH₃, PH₃, B₂H₆와 같은 가스를 수소가스 또는 헬륨가스에 희석하여 사용한다.

본 실시예에 따른 트랜지스터 소자는 높은 항복전압을 유지해야 하고, 1~6GHz 대역의 이동통신용 고주파에 사용하기 위해서 고속동작 특성이 더욱 개선될 수 있다. 더욱 높은 주파수에 해당하는 통신이나 마이크로파 센서, 레이다 등과 같은 응용을 위해서는 더욱 높은 사양을 요구한다. 여하튼 종래의 실리콘 반도체에 비하여 이종접합구조를 사용하여 동작속도와 항복전압을 동시에 높이는 장점을 취한다.

이하에서는, 도 5에 도시된 트랜지스터 소자를 제조하는 과정에 대해, 도 6a 내지 도 6r을 참조하여 상세히 설명한다. 도 6a 내지 도 6r은 본 발명의 일 실시예에 따른 트랜지스터 소자의 제조방법의 설명에 제공되는 단계별 단면도이다.

먼저, 도 6a에 도시된 바와 같이, p+ 기판(701)에 p- 에피층(702)을 에피성장시킨다. 그리고, p- 에피층(702) 위에 undoped 고이동도 에피층(703)을 성장시킨다.

여기서, p+ 기판(701)은 10¹⁹cm^-3 이상의 고농도로 도핑된 것이 바람직하다. 그리고, 에피성장시에는 APCVD와 RPCVD를 사용하여 p-well두께를 2~6㎛, p-type 도핑으로 보론(boron)을 10¹⁵~10¹⁶cm^-3의 농도로 도핑한다. 또한, 실리콘 소스로는 SiH₄, DCS의 가스를 사용하여 800~1100℃에서 증착하는데, undoped층의 캐리어농도는 1×10¹⁵cm^-3이하의 캐리어 농도로 제어한다.

이후, 도 6b에 도시된 바와 같이, p--에피층(702)과 undoped 고이동도 에피층(703) 상에 싱크접합(705)을 형성한다. 구체적으로는, 1) 광사진전사를 통해 싱크접합(705)의 이온주입을 위한 패턴을 형성하고, 2) 형성된 패턴에 p형 불순물 boron을 60~120keV의 에너지로 1×10¹⁵~8×10¹⁵cm^-3의 농도로 이온주입한 후, 3) PR을 제거환 후에 furnace에서 Drive-in하는 과정을 통해, 싱크접합(705)을 형성한다.

다음, 도 6c에 도시된 바와 같이, 싱크접합(705)와 undoped 고이동도 에피층(703) 위에 게이트 절연막(706)을 형성한다. 이때, 게이트 절연막(706)은 건식 산화로 10~80nm의 두께로 목표로 하는 구동전압에 따라 형성한다.

그리고, 게이트 절연막(706) 위에 10~40nm 두께의 하층 폴리박막(707)을 증착하고, 100~300nm 두께의 상층 폴리박막(708)을 증착한다. 하층 폴리박막(707)과 상층 폴리박막(708)은 LPCVD와 RPCVD를 이용하여 증착하는데, n++의 도핑을 위해 As 또는 P를 1×10²⁰~3×10²¹cm^-3의 고농도로 도핑하여 면저항을 3ohm/sqr이하로 제어한다.

상층 폴리박막(708) 위에는 금속 실리사이드(709)를 형성한다. 금속실리사이드(709)는 금속소스와 실레이 소스를 이용하는 CVD로 증착하여 비저항을 작게 제어하면서 100~300nm의 두께로 증착한다.

이후, 도 6d에 도시된 바와 같이, 금속 실리사이드(709)를 식각하여 금속 실리사이드 게이트(710)를 형성한다. 구체적으로, 광사진전사를 통해 금속 실리사이드(709)에 게이트 패턴을 형성하고 식각하여 금속 실리사이드 게이트(710)를 형성한다. 식각에는 RIE 또는 ICP 방식의 건식 식각을 이용하는 것이 바람직하며, 폴리박막과의 선택비가 10 이상으로 높은 공정조건을 이용하는 것이 바람직하다.

다음, 도 6e에 도시된 바와 같이, 상층 폴리박막(708)을 식각하고 하층 폴리박막(707)을 식각하여, 상부 폴리(711)와 하부 폴리(712)를 각각 생성한다. 이때, 상층폴리 박막(711)의 측면식각은 빠른 식각공정을 이용하여 T형이 되도록 제어한 다.

식각에는 RIE 또는 ICP 방식의 건식 식각을 이용하며 상층 폴리박막(711)과 하층 폴리박막(712)의 선택비를 이용하여 선택적인 식각이 되도록 조절한다. 즉, 측벽방향으로 식각되는 속도는 하층 폴리박막(712) 보다 상층 폴리박막(711)에서 높은 조건을 사용하고, 금속 실리사이드(709)와는 30배 이상으로 높은 선택비가 유지되도록 한다. 이러한 식각비의 차이는 ICP 공정조건과 상층 폴리박막(711)과 하층 폴리박막(712)의 물질의 차이에 의해서 결정되며, 이와 같은 식각비의 차이로 인해, T형 게이트의 구조를 형성되게 된다.

이후, 도 6f에 도시된 바와 같이, 건식 산화를 통해 상층 폴리(711)와 하층 폴리(712)의 표면에 측벽 절연막(713)을 형성시킨다. 이때, 하층 폴리(712)는 상층 폴리(711)에 비해 얇고 산화율이 빠르기 때문에 쉽게 산화되어 다단계의 T형 게이트가 자기정렬로 형성되도록 한다.

다음, 도 6g에 도시된 바와 같이, 금속 실리사이드 게이트(710)를 둘러싸도록 절연막(714)을 증착한다. 이에 따라, 게이트가 보호될 수 있다. 절연막(714) 증착시에는 LTO와 TEOS를 사용할 수 있으며 10~30nm의 두께를 step coverage가 우수한 조건으로 증착한다.

이후, 도 6h에 도시된 바와 같이, 광사진전사로 PR 패턴을 만들어 p-well이온주입(715)을 수행한다. 이때, 보론의 이온주입에너지는 40~80keV이고, 8×10¹²~2×10¹³ cm^-2의 도즈로 이온주입한다. 그리고, 이온주입 농도는 저농도의 p-well을 형성하기 위해 적절히 작은 값으로 제어한다.

다음, 이온주입된 기판을 furnace에서 열처리하여 이온주입된 불순물의 확산시켜, 도 6i에 도시된 바와 같이 p--에피층(702), undoped 고이동도 에피층(703) 및 싱크접합(705) 상에 저농도의 p-well층(716)을 형성한다. 구체적으로는, Furnace에서 900~1100℃로 고온열처리하여 이온주입된 불순물이 하부와 측면방향으로 확산하여 저농도층을 형성하여 불순물의 농도를 1×10¹⁶~2×10¹⁷ cm^-3으로 조절한다. 이때, 측변 확산은 채널의 폭과 임계전압에 영향을 주어서 미세한 범위에서 소자의 파라미터를 조절하는데 도움이 된다.

그리고, 다시 광사진전사를 하여, 도 6j에 도시된 바와 같이 고농도의 p-well(717)을 형성한다. 이때, 보론의 이온주입에너지는 40~80keV이고, 1×10¹³~8×10¹³cm^-2의 높은 도즈로 이온주입한다. 그리고, 고농도의 p-well(717)은 횡축으로 도핑농도의 구배를 크게 하여 DIBL과 CLM(channel length modulation)을 억제함으로써 출력저항(output resistance: Rout)을 높게 개선한다. 또한, 농도구배에 따른 drift 전송속도를 높여 ft, fmax를 높이는데 유리하다. 그리고, 불순물의 농도를 1×10¹⁷~2×10¹⁸cm^-3으로 조절하여 채널의 임계전압과 전도특성과 SCE에 영향을 주어서 소자의 성능을 높이는데 도움이 된다.

이후, 도 6k에 도시된 바와 같이, 광사진전사로 패턴을 형성하고 소스 LD층(718)을 형성한다. 그리고, 광사진전사로 패턴을 형성하고 드레인 LD층(719)을 형성한다. 소스측 LD층(718)은 소스의 저항에 영향을 미치고, 드레인 LD층(719)은 BVDS를 결정하는 중요한 공정 파라미터가 된다. 이들 모두 동작속도를 높이기 위해서는 고농도로 하고, 크기는 가능한 작게 하는 것이 바람직하다.

다음, 광사진전사로 패턴을 형성하고, 오믹접합을 위해 도 6l에 도시된 바와 같이 p+소스층(720)의 이온주입한다. 그리고, RTA로 열처리하여 이온주입된 불순물을 모두 활성화시킨다. 이때 As또는 P를 이온주입하는 것이 가능한데, 이 경우 이온주입에너지는 30~80keV이고, 5×10¹³~6×10¹⁴ cm^-2의 도즈로 이온주입한다.

이후, 측벽 절연막(713)에 광사진전사로 패턴을 만들고 식각하여, 도 6m에 도시된 바와 같이 SEG(선택적 에피성장)용 윈도우(721, 722)를 형성한다. 측벽 절연막(713)의 식각에는 ICP 건식식각을 이용하며 기판의 손상을 최소로 하기 위한 end point의 정밀한 제어가 필요하다.

다음, 도 6n에 도시된 바와 같이, 선택적 에피성장을 통하여 다층구조로 소스측 n++ SEG 접합박막(723)과 드레인측 n++ SEG 접합박막(724)을 적층된 형태로 성장시킨다. 이때, 하층박막과 중간층 박막과 상층박막의 두께를 각각 10~30/40~200/10~30nm로 성장하여 접합을 형성한다. 그리고, 증착시 P 또는 As의 불순물을 10²⁰cm^-3 이상의 고농도로 주입하고 800~1000℃의 고온에서 열처리하여 불순물을 전체적으로 활성화시킴으로써 소스와 드레인의 접촉저항이 최소화되고, 불순물의 일부는 기판층으로 계면을 통과하여 확산시킨다.

선택적 에피성장으로 n++층을 성장하는데 있어서 절연막을 마스크로 이용하 여 실리콘이 개방된 영역에 단결정의 하층박막을 성장하고 이어서 비정질과 다결정이 혼합된 형태의 중간층을 성장하고 다시 그 위에 비절질과 다결정이 혼합된 상층빅막을 증착한다. 따라서, 기판층으로 전위와 같은 결함의 침투가 발생하지 않도록 방지하고, 저항이 아주 작은 중간층에 다결정을 사용하며, 그 위에 다시금 다결정 박막을 성장하여 후속하는 샐리사이드 공정에서 매우 저항이 작은 접합이 균일하게 생성되게 한다. 소자의 오믹접합 저항이 작고 기판측으로 도핑이 침투하지 않아서 높은 항복전압과 신뢰성이 확보된다. 또한 샐리사이드 금속으로는 Pt/Ni, Ti, Ni, W, Co와 같은 금속류를 사용한다.

이후, 도 6o에 도시된 바와 같이, 절연막(725)을 증착하고 CMP로 평탄화한다. 절연막으로 TEOS, LTO, PSG의 산화막을 2~5㎛의 두께로 증착하여 사용하는 것이 가능하다.

다음, 광사진전사로 패턴을 형성하고 건식식각하여 소스측 일차금속(726), 게이트측 일차금속(727), 패러데이 실드(Faraday shield) 일차 금속(728), 드레인측 일차 금속(729)의 접합을 위하여 절연막에 비아(via)를 형성한다. 그리고, 형성된 비아에 일차 금속을 증착한 다음 CMP로 평탄화 하여, 도 6p에 도시된 바와 같이 소스측 일차금속(726), 게이트측 일차금속(727), 패러데이 실드 일차금속(728)을 형성한다.

이후, 층간금속막을 증착하고 광사진전사를 하여 도 6q에 도시된 바와 같이 소스측 중간 금속막(730), 패러데이 실드 중간금속막(731), 드레인측 중간금속막(732)을 형성한다. 중간금속막으로는 TiN, Pd, TaN, AlCuW, TiW와 같이 안정도 가 높은 금속류를 이용가능하다.

다음, 도 6r에 도시된 바와 같이, 소스측 이차 금속막(734)과 드레인측 이차 금속막(735)이 연결되도록 중간 절연막(733)을 증착한다. 이차금속막(734,735)은 소자의 집적도 형태와 목적에 따라 형성하여 고온안정성과 electromigration에 대한 내성이 우수한 Al(Cu, Si), AlCuW, Au와 같은 금속류를 사용한다.

도 7에는 p-well의 이온주입조건에 따른 임계전압의 변화를 나타낸 그래프이다. 반도체 소자의 수율을 높이고 제작의 재현성을 높이기 위해서 공정조건에 따른 임계전압의 변화는 가급적 작아야 한다. 종래기술에 비해 본 발명에 의하면 일정한 이온주입 도즈와 에너지의 조건에 따라 지정된 구간에서 포화되고 작은 변화를 보인다. 종래소자의 경우 모든 이온주입에너지의 조건에서 40mV/keV의 기울기를 가지고 변화하여 공정제어가 어렵지만, 본 발명은 50~65keV의 이온주입에너지 영역에서 <5mV/keV로 작은 변화로 포화되는 특성을 보여 공정조건의 마진을 더욱 넓게 확보할 수 있다. 이러한 성능의 차이는 본 발명에 있어서 자기정렬한 게이트, double p-well, 저저항 SEG의 장점을 적용한 효과이다. 따라서 본 발명의 기술을 이용하면 소자의 파라미터를 조절하기 용이하고 수율이 높은 공정제어에 탁월한 성능을 얻을 수 있다.

지금까지 설명한 바와 같이, 게이트와 겹치는 면적을 축소한 패러데이 실드 구조, 자기정렬된 다단구조의 T형 MIS 게이트 구조, 저저항의 n++ SEG층 구조 및 이중확산된 p-well을 적용한 트랜지스터 소자를 제조함으로써, 통상의 Si MOS에 비해 동작속도와 항복전압을 동시에 높게 할 수 있다.

실리콘 반도체의 극미소 소자화를 이루는 동시에 고전압 구동, 정확한 임계 전압의 조절, 저 소비전력과 같은 장점을 제공한다. 따라서, 수 십 GHz의 동작 특성까지 라디오파 집적회로, 밀리미터파 집적회로뿐만 아니고 기억소자와 마이크로 프로세서, 광전집적회로, 시스템온칩을 구현하는데 연계하여 활용될 수 있다.

따라서, 본 발명의 기술적 사상은 트랜지스터 이외의 다른 반도체 소자에도 적용될 수 있음은 물론이다.

또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

도 1은 종래의 통상적인 고속-전력용 MOSFET의 단면구조를 도시한 도면,

도 2a 내지 도 2e는 본 발명에 이용되는 패러데이 실드 구조의 설명에 제공되는 도면,

도 3a 내지 도 3c는 본 발명에 이용되는 자기정렬된 다단구조의 T형 게이트의 구조를 설명하기 위해 제공되는 도면,

도 4는 저저항의 n++ SEG 접합박막의 구조를 설명하기 위해 제공되는 도면,

도 5는 본 발명에 따른 반도체 소자의 일 실시예로서, 트랜지스터 소자를 도시한 도면,

도 6a 내지 도 6r은 본 발명의 일 실시예에 따른 트랜지스터 소자의 제조방법의 설명에 제공되는 공정별 단면도, 그리고,

도 7은 p-well의 이온주입조건에 따른 임계전압의 변화를 나타낸 그래프이다.

Claims

기판:

상기 기판 상부에 형성되는 에피층;

상기 에피층내에 형성되는 제1 p-well 및 상기 제1 p-well 보다 높은 농도를 갖는 제2 p-well을 구비하는 이중확산된 p-well;

상기 에피층의 상부에 선택적 에피성장을 통해 다층구조로 형성되어 소스측과 드레인측에 각각 적층되는 접합박막;

상기 접합박막 상부 측에 형성되는 소스 및 드레인측 전극;

상기 기판 상부에 형성되는 자기정렬된 다단구조의 게이트 전극; 및

상기 게이트를 감싸는 형태로 형성되는 패러데이 실드를 포함하며,

상기 접합박막은, 결정질의 하층박막, 다결정의 중간층박막 및 다결정의 상층박막을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
제 1항에 있어서, 상기 게이트 전극은,

하층 폴리박막, 상층 폴리박막, 금속 실리사이드 박막 및 금속이 증착된 T형의 다단구조로 자기정렬되어 있는 것을 특징으로 하는 반도체 소자.
제 1항에 있어서,

상기 패러데이 실드는,

상기 게이트 전극과 상기 드레인 전극 사이에서의 피드백 신호에 의한 발진 을 방지하며, 기생 커패시턴스도 작게 하기 위해, 상기 게이트 전극와 패러데이터 실드가 부분적으로 겹쳐지도록 형성하는 것을 특징으로 하는 반도체 소자.
제 1항에 있어서,

상기 이중확산된 p-well은,

측면확산되어 형성된 상기 제1 p-well 내에, 상기 제2 p-well이 측면확산되어 형성되는 것을 특징으로 하는 반도체 소자.
삭제
기판에 에피층을 형성하는 단계;

상기 기판의 상부에 자기정렬된 다단구조의 게이트를 형성하는 단계;

상기 기판의 에피층 내에 이중 확산을 통해 제1 p-well 및 상기 제1 p-well 보다 높은 농도를 갖는 제2 p-well을 구비하는 이중확산된 p-well을 형성하는 단계;

상기 기판의 상부에 선택적 에피성장을 통해 다층구조로 형성되어 소스측과 드레인측에 적층되는 접합박막을 형성하는 단계; 및

상기 게이트를 감싸도록 패러데이 실드를 형성하는 단계를 포함하며,

상기 접합박막을 형성하는 단계는, 결정질의 하층박막, 다결정의 중간층박막 및 다결정의 상층박막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
제6항에 있어서,

상기 게이트를 형성하는 단계는,

하층 폴리박막, 상층 폴리박막, 금속 실리사이드 게이트 및 금속을 T형의 다단구조로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제6항에 있어서,

상기 패러데이 실드를 형성하는 단계는,

상기 게이트와 드레인 사이에서의 피드백 신호에 의한 발진을 방지하며, 기생 커패시턴스도 작게 하기 위해, 상기 게이트와 패러데이터 실드가 부분적으로 겹쳐지도록 상기 패러데이 실드를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
제6항에 있어서,

상기 이중확산된 p-well을 형성하는 단계는,

이온 주입, 열처리 및 측면확산을 통하여 상기 제1 p-well을 형성하는 단계; 및

상기 제1 p-well 내에, 상기 제1 p-well에 주입된 이온보다 높은 농도의 이온 주입, 열처리 및 측면확산을 통하여, 상기 제1 p-well 내에 상기 제2 p-well을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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