KR101403061B1 - 전력 반도체 디바이스 - Google Patents

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Abstract

본 발명은 전력 반도체 디바이스에 관한 것으로, 해결하고자 하는 기술적 과제는 다이오드 영역내의 불순물의 농도를 터미네이션 영역측에서, 액티브 셀 영역측으로 갈수록 증가하도록 구배를 둠으로써, 역전류를 액티브 셀 영역으로 분배할 수 있으므로 전계가 다이오드 영역 내에 집중되는 것을 방지하고 항복 전압을 향상시킬 수 있다.

Description

전력 반도체 디바이스{POWER SEMICONDUCTOR DEVICE}
본 발명은 전력 반도체 디바이스에 관한 것이다.
일반적으로 전력 반도체 디바이스는 내압을 향상시키기 위한 구조로서, 에피텍셜(epitaxial) 영역에 그와 반대되는 도전성을 갖는 칼럼(column) 영역을 형성하는 구조가 사용되고 있다.
이와 같은 전력 반도체 디바이스는 평면적인 구조에 있어서 전력 반도체 디바이스가 형성된 소스 영역, 게이트 산화막 및 게이트가 형성된 액티브 셀 영역과, 상기 액티브 셀 영역의 외측에 형성되며, 셀의 바디 영역인 다이오드 영역 및 상기 다이오드 영역의 외측에 형성된 터미네이션 영역을 포함한다.
상기 전력 반도체 디바이스는, 액티브 셀 영역의 게이트로 인가되던 전압이 차단되면, 채널의 감소로 역방향 바이어스에 의한 전계가 다이오드 영역과 터미네이션 영역의 사이에 집중될 수 있다. 그리고 이로 인해 상기 전력 반도체 디바이스는 액티브 셀 영역의 항복 전압이 저하될 수 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 전계가 다이오드 영역에 집중되는 것을 방지할 수 있는 전력 반도체 디바이스를 제공하는데 있다.
또한, 본 발명의 다른 목적은 항복 전압을 향상 시킬 수 있는 전력 반도체 디바이스를 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 전력 반도체 디바이스는 액티브 셀 영역, 상기 액티브 셀 영역의 외측에 형성된 다이오드 영역 및 상기 다이오드 영역의 외측에 형성된 터미네이션 영역으로 이루어진 전력 반도체 디바이스로, 상기 액티브 셀 영역, 상기 다이오드 영역 및 상기 터미네이션 영역에는 제1도전형의 반도체층과, 상기 제1도전형의 반도체 층의 상부에서 일정 깊이를 갖도록 서로 이격된 다수의 제2도전형의 칼럼이 형성되고, 상기 다이오드 영역에서 상기 제1도전형 반도체층과 상기 제2도전형의 칼럼의, 상부에서 일정깊이로 형성된 제2도전형의 제1웰 영역과, 상기 제2도전형의 제1웰의 상부에서 일정깊이로, 상기 액티브 셀 영역과 인접하는 일측에 형성된 제2도전형의 제2웰 영역 및, 상기 다이오드 영역의 상기 제2도전형 칼럼 중, 상기 터미네이션 영역과 인접한 상기 제2도전형의 칼럼과 대응되는 위치의 상부에 일정 깊이로 형성된 제2도전형의 제3웰 영역을 포함하며, 상기 제2도전형의 제1웰 영역은 상기 제2도전형의 제2웰 영역 보다 불순물 농도가 더 낮고, 상기 제2도전형의 제3웰 영역 보다 불순물 농도가 더 높을 수 있다.
상기 터미네이션 영역에는 상기 제2도전형의 칼럼과 대응되는 위치의 상부에 일정 깊이로 형성된 상기 제2도전형의 제3웰 영역이 형성될 수 있다.
상기 다이오드 영역에는 상기 제2도전형의 제1웰 영역, 제2도전형의 제2웰 영역 및 제2도전형의 제1웰 영역의 상부를 덮도록 형성된 절연층을 더 포함할 수 있다.
상기 절연층은 상기 터미네이션 영역에서 상기 제2도전형의 제3웰 영역 및, 상기 제1도전형의 반도체층의 상부를 덮을 수 있다.
상기 다이오드 영역의 상기 제2도전형의 제1웰 영역과 상기 제2도전형의 제3웰 영역은 서로 접촉될 수 있다.
상기 제2도전형의 제3웰 영역은 상기 제2도전형의 칼럼보다 불순물 농도가 더 낮을 수 있다.
상기 제1도전형의 반도체층의 하부에는, 제1도전형의 기판을 더 구비할 수 있다.
상기 액티브 셀 영역에는 상기 제2도전형 칼럼의 상부에서 일정 깊이로 형성된 상기 제2도전형의 제1웰 영역과, 상기 제2도전형의 제1웰 영역의 상부로부터, 상기 제2도전형 제1웰 영역의 내측에 일정 깊이로 형성된 제1도전형의 소스 영역을 더 포함할 수 있다.
상기 액티브 셀 영역에는 제2도전형의 제1웰 영역 및 상기 제1도전형의 소스 영역의 상부에 형성되는 게이트 전극을 더 포함할 수 있다.
상기 제1도전형은 n형 불순물에 의한 반도체 영역이고, 상기 제2도전형은 p형 불순물에 의한 반도체 영역일 수 있다.
본 발명에 의한 전력 반도체 디바이스는 전계가 다이오드 영역에 집중되는 것을 방지할 수 있게 된다.
또한 본 발명에 의한 전력 반도체 디바이스는 항복 전압을 향상 시킬 수 있게 된다.
도 1은 본 발명의 일실시예에 따른 전력 반도체 디바이스를 도시한 단면도이다.
도 2a 및 도 2b는 도 1의 전력 반도체 디바이스의 각 영역의 전계를 측정한 시뮬레이션 결과와, 기존의 전력 반도체 디바이스의 각 영역의 전계를 측정한 시뮬레이션 결과도이다.
도 3은 도 1의 전력 반도체 디바이스의 역 전류의 집중도를 측정한 시뮬레이션 결과도이다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1을 참조하면, 본 발명의 일실시예에 따른 전력 반도체 디바이스를 도시한 단면도가 도시되어 있다.
도 1에서 도시된 바와 같이 전력 반도체 디바이스(100)는 수평 단면 구조로, 액티브 셀 영역(AC)과, 액티브 셀 영역(AC)의 외측에 형성된 다이오드 영역(DR) 및, 다이오드 영역(DR)의 외측에 형성된 터미네이션 영역(TR)을 구비한다.
또한 액티브 셀 영역(AC), 다이오드 영역(DR) 및 터미네이션 영역(TR)에는 대략 판 형상의 제1도전형의 기판(110)과, 상기 제1도전형의 기판(110)의 상부에 형성된 제1도전형의 반도체층(120)과, 상기 제1도전형의 반도체층(120)의 상부에서 일정깊이를 갖도록 서로 이격되어 형성된 다수의 제2도전형의 칼럼(130)을 포함한다. 또한 전력 반도체 디바이스(100)는 액티브 셀 영역(AC), 다이오드 영역(DR) 및 터미네이션 영역(TR) 중 적어도 어느 하나의 영역에 형성된 제2도전형의 제1웰 영역(140), 제2도전형의 제2웰 영역(150), 제2도전형의 제3웰 영역(160), 제1도전형의 소스 영역(170), 게이트 전극(180) 및 절연층(190)을 더 포함한다. 그리고 상기 제1도전형은 예를 들면 n형 불순물이 실리콘에 포함됨을 의미한다. 또한, 상기 제2도전형은 예를 들면 p형 불순물이 실리콘에 포함됨을 의미한다.
상기 제1도전형의 기판(110)은 대략 판 형상으로, 액티브 셀 영역(AC), 다이오드 영역(DR) 및 터미네이션 영역(TR)에 모두 구비된다. 상기 제1도전형의 기판(110)은 반도체 물질을 성장시키기 위한 베이스 층에 해당하며, 인(P)과 같은 n형 불순물이 주입되어 형성된 n+형 반도체 웨이퍼일 수 있다.
상기 제1도전형의 반도체층(120)은 제1도전형의 기판(110)의 상부에 형성되어 있다. 상기 제1도전형의 반도체층(120)은 제1도전형의 기판(110)의 상부에 성장에 의해 형성된 에피텍셜(epitaxial) 층일 수 있다. 따라서 제1도전형의 반도체층(120)은 제1도전형의 기판(110)의 농도에 비해 더 낮은 n형 반도체가 됨이 당연하다.
상기 제2도전형의 칼럼(130)은 제1도전형의 반도체층(120)의 상부에서 하부의 제1도전형의 기판(110) 방향으로, 일정 깊이를 갖도록 형성되어 있다. 즉 제2도전형의 칼럼(130)은 제1도전형의 반도체층(120) 내에서, 제1도전형의 기판(110)을 향하는 방향을 따라, 서로 이격되도록 다수개 형성되어 있다. 상기 제2도전형의 칼럼(130)은 제1도전형의 반도체층(120)의 두께보다 낮은 깊이를 갖는 것을 도시하였으나, 동일한 두께(깊이)로 형성될 수 도 있다.
상기 제2도전형의 칼럼(130)은 제1도전형의 기판(110)의 상부에 제1도전형의 반도체층(120)을 일정 두께로 성장시킨 후, P형 불순물을 주입함으로써 형성된 P형 반도체일 수 있다. 그리고 제1도전형의 기판(110)의 상부에 상기 제1도전형의 반도체층(120)의 성장과, P형 불순물의 주입은 순차적으로 반복될 수 있으며, 이를 통해 제1도전형의 반도체층(120) 내에 수직 방향으로 제2도전형의 칼럼(130)을 형성시킬 수 있다.
상기 제2도전형의 제1웰 영역(140)은 액티브 셀 영역(AC)과 다이오드 영역(DR)에 형성되어 있다. 상기 액티브 셀 영역(AC)에 형성된 제2도전형의 제1웰 영역(140)은 제2도전형의 칼럼(130)의 상부에서, 기판 방향으로 일정깊이를 갖도록 형성되어 있다. 또한 다이오드 영역(DR)에 형성된 제2도전형의 제1웰 영역(140)은 제1도전형의 반도체층(120)과 제2도전형의 칼럼(130)의 상부에서, 기판 방향으로 일정깊이를 갖도록 형성되어 있다.
상기 제2도전형의 제1웰 영역(140)은 붕소(B)와 같은 p형 불순물을, 제1도전형의 반도체층(120) 및 제2도전형의 칼럼(130)의 상부 표면으로부터 제1도전형의 기판(110)을 향하는 방향으로 일정 깊이를 갖도록 불순물 주입 한 후, 이를 확산시킴으로써 형성된 P형 반도체일 수 있다. 또한 상기 제2도전형의 제1웰 영역(140)의 상면은 제1도전형의 반도체층(120)의 상면과 동일한 면이 된다.
상기 액티브 셀 영역(AC)의 제2도전형의 제1웰 영역(140)은 제2도전형의 칼럼(130)에 대응되도록 형성되어 있다. 즉, 액티브 셀 영역(AC)의 제2도전형의 제1웰 영역(140)은 바닥면이 제2도전형의 칼럼(130)의 상면과 접촉되도록, 제1도전형의 반도체층(120) 내에 형성되어 있다.
그리고 다이오드 영역(DR)의 제2도전형의 제1웰 영역(140)은 다이오드 영역(DR) 내에 형성된 제2도전형의 칼럼(130)을 모두 연결하도록 형성되어 있다. 본 발명의 도면에서는 다이오드 영역(DR)내에 형성된 제2도전형의 칼럼(130)을 4개만 도시하였으나, 이는 도면 도시상의 편의를 위한 것으로 그 개수를 한정하는 것은 아니다.
상기 제2도전형의 제2웰 영역(150)은 다이오드 영역(DR)에 형성된 제2도전형의 제1웰 영역(140)의 내부에 형성되어 있다. 또한, 제2도전형의 제2웰 영역(150)은 제2도전형의 제1웰 영역(140)의 상부에서 기판 방향으로 일정 깊이를 갖도록 제2도전형의 제1웰 영역(140)의 내부에 형성되어 있다. 즉, 제2도전형의 제2웰 영역(150)은 제2도전형의 제1웰 영역(140)의 깊이에 비해 더 낮은 깊이로 형성되어 있다. 또한 상기 제2도전형의 제2웰 영역(150)은 제2도전형의 제1웰 영역(140)내에서 액티브 셀 영역(AC)과 인접한 측에 형성 되어 있다.
상기 제2도전형의 제2웰 영역(150)은 액티브 셀 영역(AC)에 형성된 제2도전형의 제1웰 영역(140)의 내부에도 형성될 수 있다.
상기 제2도전형의 제2웰 영역(150)은 붕소(B)와 같은 p형 불순물을, 제2도전형의 제1웰 영역(140)의 상부 표면으로부터 제1도전형의 기판(110)을 향하는 방향으로 주입한 후, 이를 확산시킴으로써 형성된 P+형 반도체일 수 있다. 따라서 제2도전형의 제2웰 영역(150)은 제2도전형의 제1웰 영역(140)에 비해서 불순물의 농도가 더 높다.
상기 제2도전형의 제3웰 영역(160)은 다이오드 영역(DR) 및 터미네이션 영역(TR)에 형성되어 있다. 상기 다이오드 영역(DR)에 형성된 제2도전형의 제3웰 영역(160)은 터미네이션 영역(TR)과 인접한 제2도전형의 칼럼(130)과 대응되는 위치에, 형성되어 있다. 상기 터미네이션 영역(TR)에 형성된 제2도전형의 제3웰 영역(160)은 복수의 제2도전형의 칼럼(130)과 대응되는 위치의 상부에 일정 깊이로 각각 형성되어 있다.
상기 제2도전형의 제3웰 영역(160)은 반도체층(120)의 성장과 P형 불순물 주입을 통해 제2도전형의 칼럼(130)을 형성하는 마지막 단계에 형성될 수 있다. 즉, 제2도전형의 제3웰 영역(160)은 제1도전형의 반도체층(120)의 성장 및 P형 불순물 주입을 반복하여, 제2도전형의 칼럼(130)을 형성한 후에, 제1도전형의 반도체층(120)을 성장하고 농도가 낮은 P형 불순물을 제2도전형의 칼럼(130)과 대응되는 위치에 주입함으로써 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 제2도전형의 제3웰 영역(160)은 제2도전형의 제2웰 영역(150) 및 제2도전형의 칼럼(130)에 비해 P형 불순물의 농도다 더 낮은 P-형 반도체이다.
상기 다이오드 영역(DR)에는 제2도전형의 제1웰 영역(140), 제2도전형의 제2웰 영역(150) 및 제2도전형의 제3웰 영역(160)이 형성되어 있다. 즉, 상기 다이오드 영역(DR)에는 불순물의 농도가 순차적으로 높아지는 P형 반도체인 제2도전형의 제3웰 영역(160), 제2도전형의 제1웰 영역(140) 및 제2도전형의 제2웰 영역(150)이 터미네이션 영역(TR)측에서, 액티브 셀 영역(AC)측 방향으로 순차적으로 형성되어 있다.
상기 제1도전형의 소스 영역(170)은 액티브 셀 영역(AC) 및 다이오드 영역(DR)에 형성될 수 있다. 상기 액티브 셀 영역(AC)에 형성된 제1도전형의 소스 영역(170)은 제2도전형의 제2웰 영역(150)의 상부 표면으로부터 제2도전형의 칼럼(130)을 향하는 방향으로, 일정 깊이를 갖도록 형성된다. 상기 다이오드 영역(DR)에 형성된 제1도전형의 소스 영역(170)은 제2도전형의 제2웰 영역(150)에서 액티브 셀 영역(AC)과 인접한 일측에 하나 형성될 수 있다. 상기 제1도전형의 소스 영역(170) 은 인(P)와 같은 n형 불순물을 제2도전형의 제2웰 영역(150)의 상부 표면으로부터 일정 깊이를 갖도록 주입한 후, 이를 확산시킴으로써 형성된 n+반도체일 수 있다.
상기 게이트 전극(180)은 액티브 셀 영역(AC)에 형성된다. 상기 게이트 전극(180)은 게이트 절연막(181)을 사이에 두고, 인접한 두 개의 제2도전형의 제1웰 영역(140)의 상부에 형성 된다. 상기 게이트 전극(180)은 도핑된 폴리 실리콘으로 형성될 수 있다.
상기 절연층(190)은 다이오드 영역(DR) 및 터미네이션 영역(TR)에 형성된다. 상기 절연층(190)은 다이오드 영역(DR) 제2도전형의 제1웰 영역(140), 제2도전형의 제2웰 영역(150) 및 제2도전형의 제3웰 영역(160)의 상면을 덮고, 터미네이션 영역(TR)의 제2도전형의 제3웰 영역(160)의 상면과 제1도전형의 반도체층(120)의 상면을 덮도록 형성될 수 있다. 상기 절연층(190)은 산화막일 수 있다.
물론, 도면에 도시하지는 않았으나, 액티브 셀 영역(AC)에서 게이트 절연막(181) 및 게이트 전극(180)은 층간 절연막으로 덮이고, 상기 층간 절연막 외측으로 노출된 제1도전형의 소스 영역(170)에는 소스 메탈이 증착된다. 또한 제1도전형의 기판(110)의 저면에는 드레인 메탈이 더 증착된다. 더불어, 상기 게이트 전극(180)에는 게이트 메탈이 전기적으로 연결된다.
이와 같이 하여, 액티브 셀 영역(AC)에서는 상기 소스 메탈과 드레인 메탈 사이에 전위차가 인가된 이후 상기 게이트 메탈에 문턱 전압 이상의 전압이 인가되면, 제1도전형의 소스 영역(170)과 제1도전형의 반도체층(120) 사이에 형성된 제2도전형의 제2웰 영역(150)에 채널이 형성되고, 상기 채널에 의해 소스 메탈과 드레인 메탈 사이에 전기가 흐르게 된다.
또한 게이트 메탈로 인가되는 전압이 차단되면, 채널의 전하가 줄어들게 되면서 다이오드 영역(DR)에는 역 바이어스가 인가된다. 이때, 상기 다이오드 영역(DR)에는 불순물의 농도가 순차적으로 높아지는 P형 반도체가 터미네이션 영역(TR)측으로부터, 액티브 셀 영역(AC)측으로 순차적으로 형성되어 있어, 다이오드 영역(DR)과, 터미네이션 영역(TR) 사이에 전계가 집중되는 것을 방지할 수 있다. 즉, 다이오드 영역(DR) 내에 불순물의 농도에 차이를 둠으로써, 역 바이어스에 의한 전류가 다이오드 영역(DR)에서 액티브 셀 영역(AC)으로 이동 시킬 수 있다.
그리고 상기 터미네이션 영역(TR)은 제2도전형의 칼럼(130)의 상부에 불순물 농도가 낮은 제2도전형의 제3웰 영역(160)을 형성하고, 다이오드 영역(DR)의 전계를 감소시킴으로써, 항복 전압(Breakdown Voltage)을 향상시킬 수 있다. 즉, 터미네이션 영역(TR)의 항복 전압이 액티브 셀 영역(AC)의 항복전압에 비해 더 증가하여, 전력 반도체 디바이스의 안정성을 증가시킬 수 있다.
도 2a 를 참조하면, 도 1의 전력 반도체 디바이스의 각 영역의 전계를 측정한 시뮬레이션 결과도가 도시되어 있고, 도 2b를 참조하면, 다이오드 영역 내의 불순물의 농도가 동일한 기존의 전력 반도체 디바이스의 각 영역의 전계를 측정한 시뮬레이션 결과도가 도시되어 있다.
도 2a에 도시된 바와 같이, 상기 다이오드 영역(DR)에는 불순물의 농도가 순차적으로 높아지는 P형 반도체가 터미네이션 영역(TR)측으로부터, 액티브 셀 영역(AC)측으로 순차적으로 형성되어 있어, 제2도전형의 제2웰 영역(150)과 제2도전형의 제3웰 영역(160) 사이에 전계가 집중되지 않는다.
이에 비해, 다이오드 영역 내에 불순물 농도를 동일한 기존의 전력 다이오드의 전계 측정 결과는 도 2b에 도시된 바와 같이, 터미네이션 영역(TR)과 인접한 다이오드 영역(DR)내에서 전계가 집중되는 것을 알 수 있다.
즉, 본원은 다이오드 영역(DR)내의 불순물이 터미네이션 영역(TR)측에서, 액티브 셀 영역(AC)측으로 갈수록 증가하므로, 역방향 전류가 액티브 셀 영역(AC)으로 분산되어, 다이오드 영역(DR)에 전계가 집중되는 것을 방지할 수 있다.
또한 도 3을 참조하면 도 1의 전력 반도체 디바이스의 역 전류의 집중도를 측정한 시뮬레이션 결과도가 도시되어 있다. 도 3에 도시된 바와 같이, 전계 밀집 되지 않은 다이오드 영역(DR)은 역전류가 집중되는 것 역시 방지할 수 있다.
이상에서 설명한 것은 본 발명에 의한 전력 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 전력 반도체 디바이스
110; 제1도전형의 기판 120; 제1도전형의 반도체층
130; 제2도전형의 칼럼 140; 제2도전형의 제1웰 영역
150; 제2도전형의 제2웰 영역 160; 제2도전형의 제3웰 영역
170; 제1도전형의 소스 영역 180; 게이트 전극
190; 절연층

Claims (10)

  1. 소스영역 및 게이트 전극이 형성된 액티브 셀 영역, 상기 액티브 셀 영역의 외측에 형성된 다이오드 영역 및 상기 다이오드 영역의 외측에 형성된 터미네이션 영역으로 이루어진 전력 반도체 디바이스에 있어서,
    상기 액티브 셀 영역, 상기 다이오드 영역 및 상기 터미네이션 영역에는 제1도전형의 반도체층과, 상기 제1도전형의 반도체 층의 상부에서 일정 깊이를 갖도록 서로 이격된 다수의 제2도전형의 칼럼이 형성되고,
    상기 다이오드 영역에서 상기 제1도전형 반도체층과 상기 제2도전형의 칼럼의, 상부에서 일정깊이로 형성된 제2도전형의 제1웰 영역;
    상기 제2도전형의 제1웰 영역의 상부에서 일정깊이로 형성되며, 상기 제2도전형의 제1웰 영역 내에서 상기 액티브 셀 영역과 인접하는 일측에 형성된 제2도전형의 제2웰 영역; 및
    상기 다이오드 영역의 상기 제2도전형 칼럼 중, 상기 터미네이션 영역과 인접한 상기 제2도전형의 칼럼과 대응되는 위치의 상부에 일정 깊이로 형성되며, 상기 제2도전형 제1웰 영역과 일면이 접촉된 제2도전형의 제3웰 영역을 포함하며,
    상기 제2도전형의 제1웰 영역은 상기 제2도전형의 제2웰 영역 보다 불순물 농도가 더 낮고, 상기 제2도전형의 제3웰 영역 보다 불순물 농도가 더 높은 것을 특징으로 하는 전력 반도체 디바이스.
  2. 청구항 1에 있어서,
    상기 터미네이션 영역에는
    상기 제2도전형의 칼럼과 대응되는 위치의 상부에 일정 깊이로 형성된 상기 제2도전형의 제3웰 영역이 형성된 것을 특징으로 하는 전력 반도체 디바이스.
  3. 청구항 2에 있어서,
    상기 다이오드 영역에는
    상기 제2도전형의 제1웰 영역, 제2도전형의 제2웰 영역 및 제2도전형의 제1웰 영역의 상부를 덮도록 형성된 절연층을 더 포함하는 것을 특징으로 하는 전력 반도체 디바이스.
  4. 청구항 3에 있어서,
    상기 절연층은
    상기 터미네이션 영역에서 상기 제2도전형의 제3웰 영역 및, 상기 제1도전형의 반도체층의 상부를 덮는 것을 특징으로 하는 전력 반도체 디바이스.
  5. 청구항 1에 있어서,
    상기 다이오드 영역의
    상기 제2도전형의 제1웰 영역과 상기 제2도전형의 제3웰 영역은 서로 접촉되어 있는 것을 특징으로 하는 전력 반도체 디바이스.
  6. 청구항 1에 있어서,
    상기 제2도전형의 제3웰 영역은 상기 제2도전형의 칼럼보다 불순물 농도가 더 낮은 것을 특징으로 하는 전력 반도체 디바이스.
  7. 청구항 1에 있어서,
    상기 제1도전형의 반도체층의 하부에는, 제1도전형의 기판을 더 구비하는 것을 특징으로 하는 전력 반도체 디바이스.
  8. 청구항 1에 있어서,
    상기 액티브 셀 영역에는
    상기 제2도전형 칼럼의 상부에서 일정 깊이로 형성된 상기 제2도전형의 제1웰 영역;
    상기 제2도전형의 제1웰 영역의 상부로부터, 상기 제2도전형 제1웰 영역의 내측에 일정 깊이로 형성된 제1도전형의 상기 소스 영역을 더 포함하는 것을 특징으로 하는 전력 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 액티브 셀 영역에서 상기 게이트 전극은
    제2도전형의 제1웰 영역 및 제1도전형의 상기 소스 영역의 상부에 형성된 것을 특징으로 하는 전력 반도체 디바이스.
  10. 청구항 1에 있어서,
    상기 제1도전형은 n형 불순물에 의한 반도체 영역이고, 상기 제2도전형은 p형 불순물에 의한 반도체 영역인 것을 특징으로 하는 전력 반도체 디바이스.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11056581B2 (en) * 2017-08-21 2021-07-06 Semiconductor Components Industries, Llc Trench-gate insulated-gate bipolar transistors
US10580868B2 (en) 2018-03-27 2020-03-03 Alpha And Omega Semiconductor (Cayman) Ltd. Super-junction corner and termination structure with improved breakdown and robustness
CN111933691B (zh) * 2020-10-12 2021-01-29 中芯集成电路制造(绍兴)有限公司 超结器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007116190A (ja) 2006-12-12 2007-05-10 Toshiba Corp 半導体素子およびその製造方法
KR20100083153A (ko) * 2007-09-21 2010-07-21 페어차일드 세미컨덕터 코포레이션 전력 소자들을 위한 수퍼 접합 구조들 및 제조 방법들
KR101148279B1 (ko) * 2009-10-08 2012-05-21 전북대학교산학협력단 반도체 소자 및 그 제조 방법
US20120273871A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4839519B2 (ja) * 2001-03-15 2011-12-21 富士電機株式会社 半導体装置
JP4126915B2 (ja) * 2002-01-30 2008-07-30 富士電機デバイステクノロジー株式会社 半導体装置
JP3908572B2 (ja) * 2002-03-18 2007-04-25 株式会社東芝 半導体素子
JP4967236B2 (ja) * 2004-08-04 2012-07-04 富士電機株式会社 半導体素子
JP4860929B2 (ja) * 2005-01-11 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2006278826A (ja) * 2005-03-30 2006-10-12 Toshiba Corp 半導体素子及びその製造方法
US7592668B2 (en) * 2006-03-30 2009-09-22 Fairchild Semiconductor Corporation Charge balance techniques for power devices
EP1873837B1 (en) * 2006-06-28 2013-03-27 STMicroelectronics Srl Semiconductor power device having an edge-termination structure and manufacturing method thereof
JP4450247B2 (ja) * 2007-07-13 2010-04-14 株式会社デンソー 半導体装置
US20120273916A1 (en) * 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
IT1397574B1 (it) * 2008-12-29 2013-01-16 St Microelectronics Rousset Dispositivo a semiconduttore di potenza di tipo multi-drain e relativa struttura di terminazione di bordo
JP5606019B2 (ja) * 2009-07-21 2014-10-15 株式会社東芝 電力用半導体素子およびその製造方法
US8067800B2 (en) * 2009-12-28 2011-11-29 Force Mos Technology Co., Ltd. Super-junction trench MOSFET with resurf step oxide and the method to make the same
JP5406171B2 (ja) * 2010-12-08 2014-02-05 ローム株式会社 ＳｉＣ半導体装置
CN105789271B (zh) * 2011-09-27 2019-01-01 株式会社电装 半导体器件
US9583578B2 (en) * 2013-01-31 2017-02-28 Infineon Technologies Ag Semiconductor device including an edge area and method of manufacturing a semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007116190A (ja) 2006-12-12 2007-05-10 Toshiba Corp 半導体素子およびその製造方法
KR20100083153A (ko) * 2007-09-21 2010-07-21 페어차일드 세미컨덕터 코포레이션 전력 소자들을 위한 수퍼 접합 구조들 및 제조 방법들
KR101148279B1 (ko) * 2009-10-08 2012-05-21 전북대학교산학협력단 반도체 소자 및 그 제조 방법
US20120273871A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture

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