JP2004063922A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 93
- 239000012535 impurity Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 4
- 230000006866 deterioration Effects 0.000 abstract description 7
- 239000002784 hot electron Substances 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 61
- 239000010408 film Substances 0.000 description 50
- 238000010586 diagram Methods 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 230000005684 electric field Effects 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
Abstract
【課題】大電流を維持した状態で、ホットエレクトロンによる劣化を緩和する。
【解決手段】ゲート絶縁膜４の上部に形成されたゲート電極２０と、第２導電型領域からなるソース５と、ゲート電極２０から離れて配置された第２導電型領域からなるドレイン９と、ドレイン９とゲート電極２０の間の領域に形成された第２導電型のドレイン・オフセット層８と、ドレイン・オフセット層８の上部に絶縁膜を介して設けられ、ソース９と電気的に接続されたシールド導電膜１０とを備え、ドレイン・オフセット層８は、不純物が浅くイオン打ち込みされた第２導電型領域８ｂと領域８ｂよりも深くイオン打ち込みされた第２導電型領域８ａからなる２重イオン打ち込み層であり、チャネル層１９は、チャネル領域の半導体基板１に形成された半導体領域１Ｂに埋め込まれ、第１導電型のチャネルストッパ層１８は、ソース５下とゲート電極２０下に形成されていることを特徴とする。
【選択図】 図１
【解決手段】ゲート絶縁膜４の上部に形成されたゲート電極２０と、第２導電型領域からなるソース５と、ゲート電極２０から離れて配置された第２導電型領域からなるドレイン９と、ドレイン９とゲート電極２０の間の領域に形成された第２導電型のドレイン・オフセット層８と、ドレイン・オフセット層８の上部に絶縁膜を介して設けられ、ソース９と電気的に接続されたシールド導電膜１０とを備え、ドレイン・オフセット層８は、不純物が浅くイオン打ち込みされた第２導電型領域８ｂと領域８ｂよりも深くイオン打ち込みされた第２導電型領域８ａからなる２重イオン打ち込み層であり、チャネル層１９は、チャネル領域の半導体基板１に形成された半導体領域１Ｂに埋め込まれ、第１導電型のチャネルストッパ層１８は、ソース５下とゲート電極２０下に形成されていることを特徴とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、８００ＭＨｚ〜２．５ＧＨｚのマイクロ波帯を使用する移動体通信装置に使用される半導体装置に係り、特に、高周波信号を電力増幅して出力する高周波電力増幅器の増幅素子に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ−Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）用途に向けて、高性能化と共に、小型化、高信頼化の要求が強くなっている。基地局用では電源電圧２８Ｖを使用するため高周波電力増幅器の増幅素子の性能として、ドレイン・ソース間耐圧ＢＶｄｓｓは８０Ｖが必要とされる。また、高周波電力出力として２８０Ｗ以上の大電力が求められているため、基地局用高周波電力増幅器の小型化を実現する上で、増幅素子のオン抵抗を小さくしてチップあたりの高出力化を図ることが必要となる。
【０００３】
図１０は、従来構造の要部構造を示す断面図である。図１０において、符号１Ａは低抵抗ｐ＋型半導体支持基盤（基板）、１Ｂは支持基板１Ａの上部に形成された厚さ１０μｍ程度の高抵抗ｐ型エピタキシャル層、３はゲート電極、５はソースとなるｎ＋型半導体領域、７はパンチスルーストッパー層となるｐ型半導体領域、８はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を兼ねた２重イオン打ち込みにより形成したドレイン・オフセット層となるｎ型半導体領域、９はドレインとなるｎ＋型半導体領域、１０はシールド導電膜である。
【０００４】
このＳｉ−ＭＯＳＦＥＴは、ドレイン・オフセット層を２種類のｎ型不純物を２重に打ち込み、リンが深く打ち込まれた不純物濃度Ｎ１−のｎ型半導体領域８ａと砒素が浅く打ち込まれた不純物濃度Ｎ２−のｎ型半導体領域８ｂとからなる２重の層とし、さらに不純物濃度のピーク値の大小関係を、不純物濃度Ｎ１−のピーク値の方が不純物濃度Ｎ２−のピーク値よりも大としている。
このような２重構造のドレイン・オフセット層を有するＳｉ−ＭＯＳＦＥＴの例としては、例えば、Ｐｒｏｃ． Ｏｆ ＩＳＯＳＤ， １９９４， ｐｐ．４２５−４２９に記載されている。
【０００５】
この構成のＳｉ−ＭＯＳＦＥＴは、通常の１重構造のイオン打ち込み層により形成したＬＤＤ構造を有するＳｉ−ＭＯＳＦＥＴよりもオン抵抗の低減が図れると共に、耐圧の低下を防ぐことができる。
また、シールド導電膜１０の採用で、電界が緩和され、ドレイン・オフセット濃度を濃くしても、耐圧を維持でき、大電流確保を可能とする。
さらに、大電流確保がＲＦ特性に十分反映できるように、ゲート酸化膜４を３０ｎｍと薄くすることで、Ｒｏｕｔ、Ｉｋｎｅｅ、ｇｍの改善を図ることができる。
２重構造のドレイン・オフセット層８とシールド導電膜１０とゲート酸化膜４の膜厚の薄膜化の採用により電力出力２８０Ｗを達成する。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来構造では、ホットエレクトロンによるＶｇｓのシフト、Ｖｄｓ（ＯＮ）の増加の特性経時変化、特性劣化の問題があがっており、図１０に示したＳｉ−ＭＯＳＦＥＴの構造では、信頼性の面で難がある。即ち、図１０に示したＳｉ−ＭＯＳＦＥＴの構造ではドレイン側ゲート端にＸ方向の電界とイオン化によるキャリア発生率が集中し、ホットエレクトロンによる特性劣化に弱い。
この問題はドレイン・オフセット層の濃度を低減することで解決できるが、ドレイン・オフセット層の濃度を低減すると電流が低減し、高出力が得られないといったトレードオフが起こる。
本発明の目的は、大電流を維持した状態で、ホットエレクトロンによる劣化を緩和することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明の概要を簡単に説明すれば下記の通りである。
第１の発明は、第１導電型の半導体基板の主面に絶縁ゲート型電界効果トランジスタが形成された半導体装置であって、前記絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜の上部に形成されたゲート電極と、前記半導体基板に形成された第２導電型の第１半導体領域からなるソースと、前記ゲート電極から離れて配置された第２導電型の第２半導体領域からなるドレインと、前記ドレインと前記ゲート電極の間の領域の前記半導体基板に形成された第２導電型のドレイン・オフセット層と、前記ドレイン・オフセット層の上部に絶縁膜を介して設けられ、前記ソースと電気的に接続されたシールド導電膜とを有し、前記ドレイン・オフセット層は、不純物が浅くイオン打ち込みされた第２導電型の第３半導体領域と第３半導体領域よりも深くイオン打ち込みされた第２導電型の第４半導体領域からなる２重イオン打ち込み層であり、チャネル層は、チャネル領域の前記半導体基板に形成された第５半導体領域に埋め込まれ、第１導電型のチャネルストッパ層は、前記ソース下と前記ゲート電極下に形成されていることを特徴とする。
【０００８】
第２の発明は、前記第１の発明の半導体装置において、前記ドレイン・オフセット層の第３半導体領域と第４半導体領域の不純物濃度の和に比べ、チャネル領域の前記半導体基板に形成された第５半導体領域からなる埋め込みチャネル層が高濃度であることを特徴とする。
【０００９】
第３の発明は、前記第１又は２の発明の半導体装置において、前記ゲート電極は、ｎ＋ポリシリゲート電極またはｐ＋ポリシリゲート電極からなることを特徴とする。
【００１０】
第４の発明は、前記第１乃至３の発明のうちいずれか１つの半導体装置において、パンチスルー層は、全面打ち込みされた第１導電型の第６半導体領域と、前記ソースの第１半導体領域に打ち込みされた第１導電型の第７半導体領域からなることを特徴とする。
【００１１】
第５の発明は、前記第４の発明の半導体装置において、前記パンチスルー層の前記第６半導体領域の不純物濃度分布は均一で、前記第７半導体領域の不純物濃度に比べて、低濃度であることを特徴とする。
【００１２】
前記本願発明の手段によれば、前記埋め込みチャネル層の採用により、大電流が確保でき、オフセットの濃度を薄くしても、従来通りの電流を維持できる。オフセットの濃度を薄くすることによりホットキャリアによる劣化の緩和を図ることができる。
また、前記ゲート電極はｐ＋ポリシリゲート電極を採用した場合、従来構造と同様のしきい値電圧を維持することができる。
【００１３】
また、前記チャネルストッパ層は、全面打ち込みされた第１導電型の第６半導体領域と、前記ソースの第１半導体領域に打ち込みされた第１導電型の第７半導体領域からなり、パンチスルー層の前記第６半導体領域の不純物濃度分布を均一にすることにより、埋め込みチャネル層の濃度の均一化が図れる。また、前記第７半導体領域は前記第６半導体領域に比べて高濃度である。
【００１４】
【発明の実施の形態】
以下、本発明について、図面を参照して実施形態とともに詳細に説明する。
なお、全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１５】
（実施形態１）
図１は本発明の一実施形態の高周波電力増幅用Ｓｉ−ＭＯＳＦＥＴ（以下、単に「パワーＭＯＳＦＥＴ」と称する。）を示す要部の断面構造図である。図２は、このパワーＭＯＳＦＥＴのセル部の一部を示すレイアウト図であり、ＭＯＳＦＥＴセル４個分の領域を示している。
【００１６】
図２において、符号２２は拡散層と絶縁膜上の導電膜（または金属膜）とを接続するための拡散層上の絶縁膜にもうけられたコンタクトホール、２１は導電膜（及び／又は金属膜）間を接続するための層間絶縁膜に設けられたスルーホール、３０はフィールド酸化膜に囲まれたアクティブ領域を示す。図１は、この図２のＩ−Ｉ線に沿ったＭＯＳＦＥＴセル１個分の領域の断面図である。
【００１７】
図１において、図１０に示した従来のＭＯＳＦＥＴの構成部分と同じ構成部分には同じ符号を付してある。符号１Ａは抵抗率が１０ｍΩｃｍ以下の低抵抗のｐ型単結晶シリコンからなる支持基板を示し、この支持基板１Ａと、この上部に形成された抵抗率３０Ωｃｍの厚さ１０μｍ程度の高抵抗ｐ型エピタキシャル層１Ｂとからなるシリコン基板１の主面にＭＯＳＦＥＴが形成されている。また、符号２はフィールド酸化膜である。
【００１８】
このＭＯＳＦＥＴは、エピタキシャル層１Ｂの表面に形成されたゲート酸化膜４と、このゲート酸化膜４の上部に形成されたｎまたはｐ型多結晶シリコン膜２０ａとタングステンシリサイド（ＷＳｉ２）膜２０ｂとの積層膜（ポリサイド膜）からなるゲート電極２０と、エピタキシャル層１Ｂに形成されたソースとなるｎ＋型半導体領域５とソース打ち抜き層となるｐ＋型半導体領域６と、ｐ型半導体領域１８ａと１８ｂからなるパンチスルーストッパ層１８と、ＬＤＤ構造を兼ね備えている。
【００１９】
２重のイオン打ち込みにより形成したｎ型半導体領域８ａ，８ｂからなるドレイン・オフセット層８と、ドレインとなるｎ＋型半導体領域９と、ゲート電極２０の下に形成された埋め込みチャネル層１９とドレイン・オフセット層８の上部にゲート酸化膜４より厚い酸化シリコン膜１１を介して形成されたシールド導電膜１０を備えている。このシールド導電膜１０としては、不純物ドープの多結晶シリコン層、例えば、ｎ型多結晶シリコン層を用いることができる。なお、２重構造のドレイン・オフセット層８を構成する一方のｎ型半導体領域８ａにはリンのイオン打ち込み、他方のｎ型半導体領域８ｂには砒素のイオン打ち込みを行っている。シールド導電膜１０は電位を与えることができれば良いので、シールド導電膜１０の厚さはゲート電極２０よりも薄くすることが望ましい。高周波用途ではゲート電極２０の側壁とその近傍に設けられるシールド導電膜１０との側壁間に形成される寄生容量の影響が無視できないので、この寄生容量の値を少しでも減らすためである。ドレイン電極（ｎ型半導体領域）１３との間にも同様の寄生容量が形成されるので、シールド導電膜１０の厚さはドレイン電極よりも薄くするのは勿論である。なお、通常、電力用パワーＭＯＳＦＥＴではドレイン電極の厚さは電流容量が必要なため厚くなっているので、このシールド導電膜の条件は満足している。
【００２０】
ソースとなるｎ＋型半導体領域５及びドレインとなるｎ＋型半導体領域９には、シールド導電膜１０を覆う絶縁膜１４上に形成されたソース電極１２とドレイン電極１３にそれぞれ電気的に接続され、ソース電極１２とシールド導電膜１０は、互いに電気的に接続されている。また、符号１５は２層目の金属電極層、１６は１層目の金属電極層、Ｓはソース端子、Ｄはドレイン端子、Ｇはゲート端子、１７はシリコン基板１の裏面に金属を蒸着して形成したソース端子用金属層である。
【００２１】
一例として数値を挙げれば、ゲート電極２０の長さ（ゲート長）は０．５５μｍ、ドレイン・オフセット層８の長さ（ドレイン・オフセット長）は、３．５μｍ、シールド導電膜１０の厚さは２００ｎｍ、ゲート酸化膜４の厚さは３０ｎｍ、酸化シリコン膜１１の厚さは３００ｎｍである。
【００２２】
この酸化膜として酸化シリコン膜１１を用いるが、シールド導電膜１０とドレイン・オフセット層８間には寄生容量が形成されるので、この容量値を少しでも小さくするために厚さをゲート酸化膜４より厚くした方がよい。しかし、厚くしすぎるとシールド導電膜の効果が弱くなるので、０．２〜０．５μｍ程度の厚さが好ましい。
【００２３】
図３（ａ）に埋め込みチャネル層１９を含む要部断面構造を示し、同図（ａ）の矢印Ａで示した位置における埋め込みチャネル層１９を構成するｎ型半導体領域とチャネルストッパ層を構成するｐ型半導体領域の深さ方向の不純物濃度プロファイルを図３（ｂ）に示す。このｎ型半導体領域の不純物濃度は、ドレイン・オフセット濃度よりも濃い。
【００２４】
図４は図１に示すＭＯＳＦＥＴの静特性を示す図であり、縦軸にドレイン電流Ｉｄを横軸にドレイン電圧Ｖｄをとり、ゲート電圧Ｖｇとして２、３、４、５、１０Ｖを印加した場合を示している。図１の構造の特性は実線で示し、図１０の構造の特性は破線で示した。Ｖｄ＝２０Ｖ、Ｖｇ＝１０Ｖの時のドレイン電流は図１０の構造と、ほぼ同じであり、出力２８０Ｗは得ることができると予測される。なお、ドレイン・オフセット濃度は、ｎ型半導体領域８ｂが２ｅ１１ｃｍ−２、ｎ型半導体領域８ａが５ｅ１１ｃｍ−２であり、図１０のｎ型半導体領域８ｂが７．５ｅ１１ｃｍ−２、８ａが１ｅ１２ｃｍ−２に比べて低濃度である。
【００２５】
図５は図１に示すＭＯＳＦＥＴのインパクトイオン化によるキャリア発生率分布を示す図であり、縦軸にインパクトイオン化によるキャリア発生率と横軸に表面からの距離をとり、Ｖｄ＝４５Ｖでドレイン電流Ｉｄが４４ｍＡ／ｃｍ流れる時のＶｇを印加した場合に、インパクトイオン化によるキャリア発生率が最大の時の深さ方向の分布を示している。図１の構造の分布は曲線５１で示し、図１０の構造の分布は曲線５２で示した。図１のＭＯＳＦＥＴは、図１０のＭＯＳＦＥＴに比べインパクトイオン化によるキャリア発生率の最大値が８８％低減し、発生位置も表面より深いところに存在し、図１のＭＯＳＦＥＴはホットエレクトロン劣化を緩和する結果を得た。
【００２６】
図６は図１に示すＭＯＳＦＥＴのＩｄ変化率の実測値を予測する図である。縦軸にＩｄ変化率の実測値と横軸にインパクトイオン化によるキャリア発生率の計算値をとった図であり、６種類のＴＥＧのＩｄ変化率の測定値と、インパクトイオン化によるキャリア発生率の計算値との相関を四角で示し、直線を得た。図１と図１０のＭＯＳＦＥＴのインパクトイオン化によるキャリア発生率を計算し、直線からＩｄ変化率を予測し、黒丸印で示した。予測値は目標値２〜３％を達成し、ホットエレクトロンによる特性劣化の緩和が図れた。
【００２７】
図７は図１に示すＭＯＳＦＥＴのＸ方向電界分布を示す図である。縦軸にＸ方向の電界分布を横軸に表面からの距離をとった図であり、Ｖｄ＝４５Ｖでドレイン電流Ｉｄが４４ｍＡ／ｃｍ流れる時のＶｇを印加した際に、インパクトイオン化によるキャリア発生率が最大となる位置での分布を示している。図１の構造の分布を曲線７１で示し、図１０の構造の分布を曲線７２で示した。各々の最大位置で比較すると、図１の構造で減少し、電界も緩和されることがわかる。
【００２８】
（実施形態２）
図８は図１の構造を有するパワーＭＯＳＦＥＴを用いた高周波電力増幅器のパッケージ内の等価回路図である。この高周波電力増幅器は、ゲート幅１３９ｍｍのパワーＭＯＳＦＥＴ８１の入力および出力にそれぞれＭＯＳ容量Ｃとボンディング・ワイヤ（インダクタンス）Ｌｂとからなる入力内部整合回路８２および出力整合回路８３を接続したものである。ここで、パワーＭＯＳＦＥＴ８１の入力容量Ｃｇｓは１２０ｐＦ、出力容量Ｃｄｓは５０．４ｐＦ、帰還容量Ｃｇｄは１．８ｐＦ、オン抵抗は０．１Ωである。動作周波数が２．１４ＧＨｚの場合、１／ωＣから得られるパワーＭＯＳＦＥＴ８１の入出力インピーダンスは、入力が０．８６Ω、出力が２．０４Ωとなる。この値から、整合回路によりインピーダンスを変換してパッケージ端子から見たインピーダンスを大きくし、外部の実装基板に組み込まれる。
【００２９】
（実施形態３）
図９は本発明の実施形態３の図１で用いたパワーＭＯＳＦＥＴを用いてプッシュプル回路にて構成した等価回路図である。本実施形態３では、パワーＭＯＳＦＥＴ２個を並列に使用し、プッシュ・プル動作により、出力電力を得ている。
図１０の構造のパワーＭＯＳＦＥＴの出力電力は、電源電圧２８Ｖの時２８０Ｗが得られた。図１の構造のパワーＭＯＳＦＥＴは、図１０の構造のパワーＭＯＳＦＥＴと同程度の電流を維持するため、図１０の構造のパワーＭＯＳＦＥＴと同程度の出力が得られるものと予想される。本発明に係るパワーＭＯＳＦＥＴを移動体通信用基地局の高周波電力増幅器に用いれば、信頼性が高く小型な高周波電力増幅装置を実現できる。
【００３０】
以上、本発明の好適な実施形態例について説明したが、本発明は前記実施形態例に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。
【００３１】
【発明の効果】
本発明によれば、ドレイン・オフセット層よりも高濃度のｎ型埋め込みチャネル層により大電流を確保することができる。本発明では、ホットエレクトロンによる劣化を防ぐことを目的とするため、ドレイン・オフセット層の濃度を薄くし、電流は従来構造を維持することにより、ドレイン側ゲート端の電界を緩和し、ホットキャリアによる劣化を抑制することができる。
また、ｐ＋ゲートにすることにより、しきい値を従来と同じにすることができる。
また、ｎ型埋め込みチャネル層の不純物濃度を均一化するため、パンチスルーストッパ層を２重打ち込みとし、ドレイン側は均一に打ち込み、ソース側は高濃度とした。
【図面の簡単な説明】
【図１】本発明の実施形態１のパワーＭＯＳＦＥＴの要部断面図である。
【図２】本実施形態１のパワーＭＯＳＦＥＴが形成されたセル部の一部を示すレイアウト図である。
【図３】本実施形態１であるパワーＭＯＳＦＥＴの埋め込みチャネル層を説明するための図であり、（ａ）は埋め込みチャネル層を含む要部断面構造図、（ｂ）は同図（ａ）の矢印Ａで示した位置における深さ方向の不純物濃度プロファイル図である。
【図４】本実施形態１のパワーＭＯＳＦＥＴの静特性を示す図である。
【図５】本実施形態１のパワーＭＯＳＦＥＴのインパクトイオン化によるキャリア発生率分布を示す図である。
【図６】本実施形態１のパワーＭＯＳＦＥＴのＩｄ変化率の実測値を予測するための図である。
【図７】本実施形態１のパワーＭＯＳＦＥＴのＸ方向電界分布を示す図である。
【図８】本発明の実施形態２の図１の構造を有するパワーＭＯＳＦＥＴを用いた高周波電力増幅器のパッケージ内の等価回路図である。
【図９】本発明の実施形態３の図１で用いたパワーＭＯＳＦＥＴを用いてプッシュプル回路にて構成した等価回路図である。
【図１０】従来の高周波電力増幅器用途に向けたＳｉ−ＭＯＳＦＥＴの要部構造を示す図である。
【符号の説明】
１…シリコン基板 １Ａ…支持基板
１Ｂ…ｐ型エピタキシャル層 ２…フィールド酸化膜
３…ゲート電極 ４…ゲート酸化膜
５…ｎ型半導体領域（ソース）
６…ｐ＋型半導体領域（ソース打ち抜き層）
７…ｐ型半導体領域（パンチスルーストッパ層）
８…ドレイン・オフセット層 ８ａ，８ｂ…ｎ−型半導体領域
９…ｎ＋型半導体領域（ドレイン） １０…シールド導電膜
１１…酸化膜 １２…ソース電極
１３…ドレイン電極 １４…絶縁膜
１５…２層目の金属電極層 １６…１層目の金属電極層
１７…ソース端子用金属層 Ｄ…ドレイン端子
Ｇ…ゲート端子 Ｓ…ソース端子
１８…ｐ型半導体領域（パンチスルーストッパ層）
１９…ｎ型半導体領域（埋め込みチャネル層）
２０…ｎまたはｐ型多結晶シリコン膜またはｎまたはｐ型多結晶膜
２０ａ…ｎまたはｐ型多結晶シリコン膜
２０ｂ…タングステンシリサイド膜 ２１…スルーホール
２２…コンタクトホール ３０…アクティブ領域
８１…パワーＭＯＳＦＥＴ ８２…入力内部整合回路
８３…出力整合回路 Ｃ…ＭＯＳ容量
【発明の属する技術分野】
本発明は、８００ＭＨｚ〜２．５ＧＨｚのマイクロ波帯を使用する移動体通信装置に使用される半導体装置に係り、特に、高周波信号を電力増幅して出力する高周波電力増幅器の増幅素子に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ−Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）用途に向けて、高性能化と共に、小型化、高信頼化の要求が強くなっている。基地局用では電源電圧２８Ｖを使用するため高周波電力増幅器の増幅素子の性能として、ドレイン・ソース間耐圧ＢＶｄｓｓは８０Ｖが必要とされる。また、高周波電力出力として２８０Ｗ以上の大電力が求められているため、基地局用高周波電力増幅器の小型化を実現する上で、増幅素子のオン抵抗を小さくしてチップあたりの高出力化を図ることが必要となる。
【０００３】
図１０は、従来構造の要部構造を示す断面図である。図１０において、符号１Ａは低抵抗ｐ＋型半導体支持基盤（基板）、１Ｂは支持基板１Ａの上部に形成された厚さ１０μｍ程度の高抵抗ｐ型エピタキシャル層、３はゲート電極、５はソースとなるｎ＋型半導体領域、７はパンチスルーストッパー層となるｐ型半導体領域、８はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を兼ねた２重イオン打ち込みにより形成したドレイン・オフセット層となるｎ型半導体領域、９はドレインとなるｎ＋型半導体領域、１０はシールド導電膜である。
【０００４】
このＳｉ−ＭＯＳＦＥＴは、ドレイン・オフセット層を２種類のｎ型不純物を２重に打ち込み、リンが深く打ち込まれた不純物濃度Ｎ１−のｎ型半導体領域８ａと砒素が浅く打ち込まれた不純物濃度Ｎ２−のｎ型半導体領域８ｂとからなる２重の層とし、さらに不純物濃度のピーク値の大小関係を、不純物濃度Ｎ１−のピーク値の方が不純物濃度Ｎ２−のピーク値よりも大としている。
このような２重構造のドレイン・オフセット層を有するＳｉ−ＭＯＳＦＥＴの例としては、例えば、Ｐｒｏｃ． Ｏｆ ＩＳＯＳＤ， １９９４， ｐｐ．４２５−４２９に記載されている。
【０００５】
この構成のＳｉ−ＭＯＳＦＥＴは、通常の１重構造のイオン打ち込み層により形成したＬＤＤ構造を有するＳｉ−ＭＯＳＦＥＴよりもオン抵抗の低減が図れると共に、耐圧の低下を防ぐことができる。
また、シールド導電膜１０の採用で、電界が緩和され、ドレイン・オフセット濃度を濃くしても、耐圧を維持でき、大電流確保を可能とする。
さらに、大電流確保がＲＦ特性に十分反映できるように、ゲート酸化膜４を３０ｎｍと薄くすることで、Ｒｏｕｔ、Ｉｋｎｅｅ、ｇｍの改善を図ることができる。
２重構造のドレイン・オフセット層８とシールド導電膜１０とゲート酸化膜４の膜厚の薄膜化の採用により電力出力２８０Ｗを達成する。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来構造では、ホットエレクトロンによるＶｇｓのシフト、Ｖｄｓ（ＯＮ）の増加の特性経時変化、特性劣化の問題があがっており、図１０に示したＳｉ−ＭＯＳＦＥＴの構造では、信頼性の面で難がある。即ち、図１０に示したＳｉ−ＭＯＳＦＥＴの構造ではドレイン側ゲート端にＸ方向の電界とイオン化によるキャリア発生率が集中し、ホットエレクトロンによる特性劣化に弱い。
この問題はドレイン・オフセット層の濃度を低減することで解決できるが、ドレイン・オフセット層の濃度を低減すると電流が低減し、高出力が得られないといったトレードオフが起こる。
本発明の目的は、大電流を維持した状態で、ホットエレクトロンによる劣化を緩和することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明の概要を簡単に説明すれば下記の通りである。
第１の発明は、第１導電型の半導体基板の主面に絶縁ゲート型電界効果トランジスタが形成された半導体装置であって、前記絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜の上部に形成されたゲート電極と、前記半導体基板に形成された第２導電型の第１半導体領域からなるソースと、前記ゲート電極から離れて配置された第２導電型の第２半導体領域からなるドレインと、前記ドレインと前記ゲート電極の間の領域の前記半導体基板に形成された第２導電型のドレイン・オフセット層と、前記ドレイン・オフセット層の上部に絶縁膜を介して設けられ、前記ソースと電気的に接続されたシールド導電膜とを有し、前記ドレイン・オフセット層は、不純物が浅くイオン打ち込みされた第２導電型の第３半導体領域と第３半導体領域よりも深くイオン打ち込みされた第２導電型の第４半導体領域からなる２重イオン打ち込み層であり、チャネル層は、チャネル領域の前記半導体基板に形成された第５半導体領域に埋め込まれ、第１導電型のチャネルストッパ層は、前記ソース下と前記ゲート電極下に形成されていることを特徴とする。
【０００８】
第２の発明は、前記第１の発明の半導体装置において、前記ドレイン・オフセット層の第３半導体領域と第４半導体領域の不純物濃度の和に比べ、チャネル領域の前記半導体基板に形成された第５半導体領域からなる埋め込みチャネル層が高濃度であることを特徴とする。
【０００９】
第３の発明は、前記第１又は２の発明の半導体装置において、前記ゲート電極は、ｎ＋ポリシリゲート電極またはｐ＋ポリシリゲート電極からなることを特徴とする。
【００１０】
第４の発明は、前記第１乃至３の発明のうちいずれか１つの半導体装置において、パンチスルー層は、全面打ち込みされた第１導電型の第６半導体領域と、前記ソースの第１半導体領域に打ち込みされた第１導電型の第７半導体領域からなることを特徴とする。
【００１１】
第５の発明は、前記第４の発明の半導体装置において、前記パンチスルー層の前記第６半導体領域の不純物濃度分布は均一で、前記第７半導体領域の不純物濃度に比べて、低濃度であることを特徴とする。
【００１２】
前記本願発明の手段によれば、前記埋め込みチャネル層の採用により、大電流が確保でき、オフセットの濃度を薄くしても、従来通りの電流を維持できる。オフセットの濃度を薄くすることによりホットキャリアによる劣化の緩和を図ることができる。
また、前記ゲート電極はｐ＋ポリシリゲート電極を採用した場合、従来構造と同様のしきい値電圧を維持することができる。
【００１３】
また、前記チャネルストッパ層は、全面打ち込みされた第１導電型の第６半導体領域と、前記ソースの第１半導体領域に打ち込みされた第１導電型の第７半導体領域からなり、パンチスルー層の前記第６半導体領域の不純物濃度分布を均一にすることにより、埋め込みチャネル層の濃度の均一化が図れる。また、前記第７半導体領域は前記第６半導体領域に比べて高濃度である。
【００１４】
【発明の実施の形態】
以下、本発明について、図面を参照して実施形態とともに詳細に説明する。
なお、全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１５】
（実施形態１）
図１は本発明の一実施形態の高周波電力増幅用Ｓｉ−ＭＯＳＦＥＴ（以下、単に「パワーＭＯＳＦＥＴ」と称する。）を示す要部の断面構造図である。図２は、このパワーＭＯＳＦＥＴのセル部の一部を示すレイアウト図であり、ＭＯＳＦＥＴセル４個分の領域を示している。
【００１６】
図２において、符号２２は拡散層と絶縁膜上の導電膜（または金属膜）とを接続するための拡散層上の絶縁膜にもうけられたコンタクトホール、２１は導電膜（及び／又は金属膜）間を接続するための層間絶縁膜に設けられたスルーホール、３０はフィールド酸化膜に囲まれたアクティブ領域を示す。図１は、この図２のＩ−Ｉ線に沿ったＭＯＳＦＥＴセル１個分の領域の断面図である。
【００１７】
図１において、図１０に示した従来のＭＯＳＦＥＴの構成部分と同じ構成部分には同じ符号を付してある。符号１Ａは抵抗率が１０ｍΩｃｍ以下の低抵抗のｐ型単結晶シリコンからなる支持基板を示し、この支持基板１Ａと、この上部に形成された抵抗率３０Ωｃｍの厚さ１０μｍ程度の高抵抗ｐ型エピタキシャル層１Ｂとからなるシリコン基板１の主面にＭＯＳＦＥＴが形成されている。また、符号２はフィールド酸化膜である。
【００１８】
このＭＯＳＦＥＴは、エピタキシャル層１Ｂの表面に形成されたゲート酸化膜４と、このゲート酸化膜４の上部に形成されたｎまたはｐ型多結晶シリコン膜２０ａとタングステンシリサイド（ＷＳｉ２）膜２０ｂとの積層膜（ポリサイド膜）からなるゲート電極２０と、エピタキシャル層１Ｂに形成されたソースとなるｎ＋型半導体領域５とソース打ち抜き層となるｐ＋型半導体領域６と、ｐ型半導体領域１８ａと１８ｂからなるパンチスルーストッパ層１８と、ＬＤＤ構造を兼ね備えている。
【００１９】
２重のイオン打ち込みにより形成したｎ型半導体領域８ａ，８ｂからなるドレイン・オフセット層８と、ドレインとなるｎ＋型半導体領域９と、ゲート電極２０の下に形成された埋め込みチャネル層１９とドレイン・オフセット層８の上部にゲート酸化膜４より厚い酸化シリコン膜１１を介して形成されたシールド導電膜１０を備えている。このシールド導電膜１０としては、不純物ドープの多結晶シリコン層、例えば、ｎ型多結晶シリコン層を用いることができる。なお、２重構造のドレイン・オフセット層８を構成する一方のｎ型半導体領域８ａにはリンのイオン打ち込み、他方のｎ型半導体領域８ｂには砒素のイオン打ち込みを行っている。シールド導電膜１０は電位を与えることができれば良いので、シールド導電膜１０の厚さはゲート電極２０よりも薄くすることが望ましい。高周波用途ではゲート電極２０の側壁とその近傍に設けられるシールド導電膜１０との側壁間に形成される寄生容量の影響が無視できないので、この寄生容量の値を少しでも減らすためである。ドレイン電極（ｎ型半導体領域）１３との間にも同様の寄生容量が形成されるので、シールド導電膜１０の厚さはドレイン電極よりも薄くするのは勿論である。なお、通常、電力用パワーＭＯＳＦＥＴではドレイン電極の厚さは電流容量が必要なため厚くなっているので、このシールド導電膜の条件は満足している。
【００２０】
ソースとなるｎ＋型半導体領域５及びドレインとなるｎ＋型半導体領域９には、シールド導電膜１０を覆う絶縁膜１４上に形成されたソース電極１２とドレイン電極１３にそれぞれ電気的に接続され、ソース電極１２とシールド導電膜１０は、互いに電気的に接続されている。また、符号１５は２層目の金属電極層、１６は１層目の金属電極層、Ｓはソース端子、Ｄはドレイン端子、Ｇはゲート端子、１７はシリコン基板１の裏面に金属を蒸着して形成したソース端子用金属層である。
【００２１】
一例として数値を挙げれば、ゲート電極２０の長さ（ゲート長）は０．５５μｍ、ドレイン・オフセット層８の長さ（ドレイン・オフセット長）は、３．５μｍ、シールド導電膜１０の厚さは２００ｎｍ、ゲート酸化膜４の厚さは３０ｎｍ、酸化シリコン膜１１の厚さは３００ｎｍである。
【００２２】
この酸化膜として酸化シリコン膜１１を用いるが、シールド導電膜１０とドレイン・オフセット層８間には寄生容量が形成されるので、この容量値を少しでも小さくするために厚さをゲート酸化膜４より厚くした方がよい。しかし、厚くしすぎるとシールド導電膜の効果が弱くなるので、０．２〜０．５μｍ程度の厚さが好ましい。
【００２３】
図３（ａ）に埋め込みチャネル層１９を含む要部断面構造を示し、同図（ａ）の矢印Ａで示した位置における埋め込みチャネル層１９を構成するｎ型半導体領域とチャネルストッパ層を構成するｐ型半導体領域の深さ方向の不純物濃度プロファイルを図３（ｂ）に示す。このｎ型半導体領域の不純物濃度は、ドレイン・オフセット濃度よりも濃い。
【００２４】
図４は図１に示すＭＯＳＦＥＴの静特性を示す図であり、縦軸にドレイン電流Ｉｄを横軸にドレイン電圧Ｖｄをとり、ゲート電圧Ｖｇとして２、３、４、５、１０Ｖを印加した場合を示している。図１の構造の特性は実線で示し、図１０の構造の特性は破線で示した。Ｖｄ＝２０Ｖ、Ｖｇ＝１０Ｖの時のドレイン電流は図１０の構造と、ほぼ同じであり、出力２８０Ｗは得ることができると予測される。なお、ドレイン・オフセット濃度は、ｎ型半導体領域８ｂが２ｅ１１ｃｍ−２、ｎ型半導体領域８ａが５ｅ１１ｃｍ−２であり、図１０のｎ型半導体領域８ｂが７．５ｅ１１ｃｍ−２、８ａが１ｅ１２ｃｍ−２に比べて低濃度である。
【００２５】
図５は図１に示すＭＯＳＦＥＴのインパクトイオン化によるキャリア発生率分布を示す図であり、縦軸にインパクトイオン化によるキャリア発生率と横軸に表面からの距離をとり、Ｖｄ＝４５Ｖでドレイン電流Ｉｄが４４ｍＡ／ｃｍ流れる時のＶｇを印加した場合に、インパクトイオン化によるキャリア発生率が最大の時の深さ方向の分布を示している。図１の構造の分布は曲線５１で示し、図１０の構造の分布は曲線５２で示した。図１のＭＯＳＦＥＴは、図１０のＭＯＳＦＥＴに比べインパクトイオン化によるキャリア発生率の最大値が８８％低減し、発生位置も表面より深いところに存在し、図１のＭＯＳＦＥＴはホットエレクトロン劣化を緩和する結果を得た。
【００２６】
図６は図１に示すＭＯＳＦＥＴのＩｄ変化率の実測値を予測する図である。縦軸にＩｄ変化率の実測値と横軸にインパクトイオン化によるキャリア発生率の計算値をとった図であり、６種類のＴＥＧのＩｄ変化率の測定値と、インパクトイオン化によるキャリア発生率の計算値との相関を四角で示し、直線を得た。図１と図１０のＭＯＳＦＥＴのインパクトイオン化によるキャリア発生率を計算し、直線からＩｄ変化率を予測し、黒丸印で示した。予測値は目標値２〜３％を達成し、ホットエレクトロンによる特性劣化の緩和が図れた。
【００２７】
図７は図１に示すＭＯＳＦＥＴのＸ方向電界分布を示す図である。縦軸にＸ方向の電界分布を横軸に表面からの距離をとった図であり、Ｖｄ＝４５Ｖでドレイン電流Ｉｄが４４ｍＡ／ｃｍ流れる時のＶｇを印加した際に、インパクトイオン化によるキャリア発生率が最大となる位置での分布を示している。図１の構造の分布を曲線７１で示し、図１０の構造の分布を曲線７２で示した。各々の最大位置で比較すると、図１の構造で減少し、電界も緩和されることがわかる。
【００２８】
（実施形態２）
図８は図１の構造を有するパワーＭＯＳＦＥＴを用いた高周波電力増幅器のパッケージ内の等価回路図である。この高周波電力増幅器は、ゲート幅１３９ｍｍのパワーＭＯＳＦＥＴ８１の入力および出力にそれぞれＭＯＳ容量Ｃとボンディング・ワイヤ（インダクタンス）Ｌｂとからなる入力内部整合回路８２および出力整合回路８３を接続したものである。ここで、パワーＭＯＳＦＥＴ８１の入力容量Ｃｇｓは１２０ｐＦ、出力容量Ｃｄｓは５０．４ｐＦ、帰還容量Ｃｇｄは１．８ｐＦ、オン抵抗は０．１Ωである。動作周波数が２．１４ＧＨｚの場合、１／ωＣから得られるパワーＭＯＳＦＥＴ８１の入出力インピーダンスは、入力が０．８６Ω、出力が２．０４Ωとなる。この値から、整合回路によりインピーダンスを変換してパッケージ端子から見たインピーダンスを大きくし、外部の実装基板に組み込まれる。
【００２９】
（実施形態３）
図９は本発明の実施形態３の図１で用いたパワーＭＯＳＦＥＴを用いてプッシュプル回路にて構成した等価回路図である。本実施形態３では、パワーＭＯＳＦＥＴ２個を並列に使用し、プッシュ・プル動作により、出力電力を得ている。
図１０の構造のパワーＭＯＳＦＥＴの出力電力は、電源電圧２８Ｖの時２８０Ｗが得られた。図１の構造のパワーＭＯＳＦＥＴは、図１０の構造のパワーＭＯＳＦＥＴと同程度の電流を維持するため、図１０の構造のパワーＭＯＳＦＥＴと同程度の出力が得られるものと予想される。本発明に係るパワーＭＯＳＦＥＴを移動体通信用基地局の高周波電力増幅器に用いれば、信頼性が高く小型な高周波電力増幅装置を実現できる。
【００３０】
以上、本発明の好適な実施形態例について説明したが、本発明は前記実施形態例に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。
【００３１】
【発明の効果】
本発明によれば、ドレイン・オフセット層よりも高濃度のｎ型埋め込みチャネル層により大電流を確保することができる。本発明では、ホットエレクトロンによる劣化を防ぐことを目的とするため、ドレイン・オフセット層の濃度を薄くし、電流は従来構造を維持することにより、ドレイン側ゲート端の電界を緩和し、ホットキャリアによる劣化を抑制することができる。
また、ｐ＋ゲートにすることにより、しきい値を従来と同じにすることができる。
また、ｎ型埋め込みチャネル層の不純物濃度を均一化するため、パンチスルーストッパ層を２重打ち込みとし、ドレイン側は均一に打ち込み、ソース側は高濃度とした。
【図面の簡単な説明】
【図１】本発明の実施形態１のパワーＭＯＳＦＥＴの要部断面図である。
【図２】本実施形態１のパワーＭＯＳＦＥＴが形成されたセル部の一部を示すレイアウト図である。
【図３】本実施形態１であるパワーＭＯＳＦＥＴの埋め込みチャネル層を説明するための図であり、（ａ）は埋め込みチャネル層を含む要部断面構造図、（ｂ）は同図（ａ）の矢印Ａで示した位置における深さ方向の不純物濃度プロファイル図である。
【図４】本実施形態１のパワーＭＯＳＦＥＴの静特性を示す図である。
【図５】本実施形態１のパワーＭＯＳＦＥＴのインパクトイオン化によるキャリア発生率分布を示す図である。
【図６】本実施形態１のパワーＭＯＳＦＥＴのＩｄ変化率の実測値を予測するための図である。
【図７】本実施形態１のパワーＭＯＳＦＥＴのＸ方向電界分布を示す図である。
【図８】本発明の実施形態２の図１の構造を有するパワーＭＯＳＦＥＴを用いた高周波電力増幅器のパッケージ内の等価回路図である。
【図９】本発明の実施形態３の図１で用いたパワーＭＯＳＦＥＴを用いてプッシュプル回路にて構成した等価回路図である。
【図１０】従来の高周波電力増幅器用途に向けたＳｉ−ＭＯＳＦＥＴの要部構造を示す図である。
【符号の説明】
１…シリコン基板 １Ａ…支持基板
１Ｂ…ｐ型エピタキシャル層 ２…フィールド酸化膜
３…ゲート電極 ４…ゲート酸化膜
５…ｎ型半導体領域（ソース）
６…ｐ＋型半導体領域（ソース打ち抜き層）
７…ｐ型半導体領域（パンチスルーストッパ層）
８…ドレイン・オフセット層 ８ａ，８ｂ…ｎ−型半導体領域
９…ｎ＋型半導体領域（ドレイン） １０…シールド導電膜
１１…酸化膜 １２…ソース電極
１３…ドレイン電極 １４…絶縁膜
１５…２層目の金属電極層 １６…１層目の金属電極層
１７…ソース端子用金属層 Ｄ…ドレイン端子
Ｇ…ゲート端子 Ｓ…ソース端子
１８…ｐ型半導体領域（パンチスルーストッパ層）
１９…ｎ型半導体領域（埋め込みチャネル層）
２０…ｎまたはｐ型多結晶シリコン膜またはｎまたはｐ型多結晶膜
２０ａ…ｎまたはｐ型多結晶シリコン膜
２０ｂ…タングステンシリサイド膜 ２１…スルーホール
２２…コンタクトホール ３０…アクティブ領域
８１…パワーＭＯＳＦＥＴ ８２…入力内部整合回路
８３…出力整合回路 Ｃ…ＭＯＳ容量
Claims (5)
- 第１導電型の半導体基板の主面に絶縁ゲート型電界効果トランジスタが形成された半導体装置であって、
前記絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜の上部に形成されたゲート電極と、
前記半導体基板に形成された第２導電型の第１半導体領域からなるソースと、
前記ゲート電極から離れて配置された第２導電型の第２半導体領域からなるドレインと、
前記ドレインと前記ゲート電極の間の領域の前記半導体基板に形成された第２導電型のドレイン・オフセット層と、
前記ドレイン・オフセット層の上部に絶縁膜を介して設けられ、前記ソースと電気的に接続されたシールド導電膜とを有し、
前記ドレイン・オフセット層は、不純物が浅くイオン打ち込みされた第２導電型の第３半導体領域と第３半導体領域よりも深くイオン打ち込みされた第２導電型の第４半導体領域からなる２重イオン打ち込み層であり、
チャネル層は、チャネル領域の前記半導体基板に形成された第５半導体領域に埋め込まれ、
第１導電型のチャネルストッパ層は、前記ソース下と前記ゲート電極下に形成されていることを特徴とする半導体装置。 - 前記ドレイン・オフセット層の第３半導体領域と第４半導体領域の不純物濃度の和に比べ、チャネル領域の前記半導体基板に形成された第５半導体領域からなる埋め込みチャネル層が高濃度であることを特徴とする請求項１に記載の半導体装置。
- 前記ゲート電極は、ｎ＋ポリシリゲート電極またはｐ＋ポリシリゲート電極からなることを特徴とする請求項１又は２に記載の半導体装置。
- パンチスルー層は、全面打ち込みされた第１導電型の第６半導体領域と、前記ソースの第１半導体領域に打ち込みされた第１導電型の第７半導体領域からなることを特徴とする請求項１乃至３のうちいずれか１項に記載の半導体装置。
- 前記パンチスルー層の前記第６半導体領域の不純物濃度分布は均一で、前記第７半導体領域の不純物濃度に比べて、低濃度であることを特徴とする請求項４に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
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| JP2004063922A true JP2004063922A (ja) | 2004-02-26 |
Family
ID=31942387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002222346A Pending JP2004063922A (ja) | 2002-07-31 | 2002-07-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004063922A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253478B2 (en) | 2004-06-08 | 2007-08-07 | Nec Electronics Corporation | Semiconductor device |
| KR101148279B1 (ko) * | 2009-10-08 | 2012-05-21 | 전북대학교산학협력단 | 반도체 소자 및 그 제조 방법 |
-
2002
- 2002-07-31 JP JP2002222346A patent/JP2004063922A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253478B2 (en) | 2004-06-08 | 2007-08-07 | Nec Electronics Corporation | Semiconductor device |
| KR101148279B1 (ko) * | 2009-10-08 | 2012-05-21 | 전북대학교산학협력단 | 반도체 소자 및 그 제조 방법 |
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