KR102636054B1 - 단일 mosfet 능동 인덕터 소자 - Google Patents

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Abstract

본 개시의 일 측면에 의하면, 매립절연층을 포함하는 반도체 기판; 상기 매립절연층 상에 위치하고 제1 도전형의 반도체 층으로 형성된 바디 영역; 상기 바디 영역 상에 배치되는 절연된 게이트; 상기 매립절연층 상에 위치하고 상기 바디 영역의 어느 한 측면과 접하는 제2 도전형의 드레인 영역; 및 상기 매립절연층 상에 위치하고 상기 바디 영역의 다른 한 측면과 접하는 제2 도전형의 소스 영역을 포함하되, 상기 바디 영역은 전기적으로 플로팅되고, 킹크 효과가 발생하도록 상기 드레인 영역에 킹크 전압을 인가하면 인덕터로 동작하는 단일 MOSFET 소자를 제공한다.

Description

단일 MOSFET 능동 인덕터 소자{Active Inductor Device Consisting of Single MOSFET}
본 개시는 단일 MOSFET 능동 인덕터 소자에 관한 것이다.
이하에 기술되는 내용은 단순히 본 개시의 실시예와 관련되는 배경 정보만을 제공할 뿐 종래기술을 구성하는 것이 아니다.
집적회로(IC)로 이루어진 능동 인덕터(active inductor)는 나선형 수동 인덕터에 비해 집적된 회로면적이 적고 인덕턴스의 가변이 가능한 장점을 갖는다. 따라서, 이동통신용 무선주파수 집적회로(Radio Frequency Integrated Circuit, RFIC) 칩 제작에 널리 사용된다.
하지만, 일반적으로 널리 사용되는 자이레이터 기반(gyrator-based)의 능동 인덕터는 복수의 트랜지스터(transistor)를 이용하여 구성되므로 전력소모가 크고 수동 인덕터 보다는 작지만 여전히 비교적 큰 소자 면적을 차지하는 문제가 있다. 따라서, 회로를 구성하는 소자의 수를 줄여 보다 작은 크기를 갖는 능동 인덕터 회로의 개발이 요구되고 있다. 특히, 이동통신용 무선주파수 집적회로(Radio Frequency Integrated Circuit, RFIC)에 적합한, 높은 고주파 동작특성을 가지며 저전압 동작이 가능한 능동 인덕터 회로의 개발이 요구된다.
일 실시예에 따르면, 본 발명은 플로팅 바디(Floating body, FB)의 부분공핍형(partial depleted, PD) SOI(silicon-on-insulator) 모스 전계효과 트랜지스터(MOS(metal-oxide-silicon) field effect transistor, 이하 'MOSFET'라 한다)의 내부 인덕티브 효과(inductive effect)를 이용하여, 단일 MOSFET으로 이루어진 능동 인덕터 소자를 제공하는 데 목적이 있다.
일 실시예에 따르면, 본 발명은 플로팅 바디(FB)의 부분공핍형(PD) SOI MOSFET의 바디 영역 도핑농도 및 구조를 이용하여 개선된 품질계수를 갖는 능동 인덕터 소자를 제공하는 데 목적이 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 개시의 일 측면에 의하면, 매립절연층을 포함하는 반도체 기판; 상기 매립절연층 상에 위치하고 제1 도전형의 반도체 층으로 형성된 바디 영역; 상기 바디 영역 상에 배치되는 절연된 게이트; 상기 매립절연층 상에 위치하고 상기 바디 영역의 어느 한 측면과 접하는 제2 도전형의 드레인 영역; 및 상기 매립절연층 상에 위치하고 상기 바디 영역의 다른 한 측면과 접하는 제2 도전형의 소스 영역을 포함하되, 상기 바디 영역은 전기적으로 플로팅되며, 킹크 효과가 발생하도록 상기 드레인 영역에 킹크 전압을 인가하면 인덕터로 동작하는 단일 MOSFET 소자를 제공한다.
일 실시예에 따르면, 본 발명은 플로팅 바디(FB)의 부분공핍형(PD) SOI MOSFET의 내부 인덕티브 효과를 이용하여 단일 MOSFET으로 이루어진 능동 인덕터를 구성함으로써, 능동 인덕터의 소자면적을 줄이는 효과가 있다.
일 실시예에 따르면, 본 발명은 플로팅 바디(FB)의 부분공핍형(PD) SOI MOSFET의 바디 영역 도핑농도 및 구조를 이용하여 단일 MOSFET으로 이루어진 능동 인덕터의 품질계수를 개선함으로써, 능동 인덕터의 높은 고주파 동작특성 및 저전압 동작을 가능하게 하는 효과가 있다.
도 1은 SCBE를 설명하기 위한 BCT PD-SOI MOSFET 트랜지스터를 나타낸 도면이다.
도 2는 SCBE를 고려한 BCT PD-SOI MOSFET 트랜지스터의 AC출력 등가회로도이다.
도 3은 게이트 전압별 PD-SOI nMOSFET의 드레인 소스 전류 전압 곡선을 나타낸 도면이다.
도 4는 본 개시의 일 실시예에 따른 단일 MOSFET 능동 인덕터 소자를 나타낸 도면이다.
도 5는 본 개시의 다른 일 실시예에 따른 단일 MOSFET 능동 인덕터 소자를 나타낸 도면이다.
도 6은 본 개시의 또 다른 일 실시예에 따른 단일 MOSFET 능동 인덕터 소자를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 '포함', '구비'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 첨부된 도면과 함께 이하에 개시될 발명의 설명은 본 발명의 예시적인 실시 형태를 설명하고자 하는 것이며, 본 발명이 실시될 수 있는 유일한 실시 형태를 나타내고자 하는 것이 아니다.
도 1은 SCBE를 설명하기 위한 BCT PD-SOI MOSFET 트랜지스터를 나타낸 도면이다.
도 1을 참조하면, MOSFET(100)는 p형 기판에 형성되어 있는 nMOSFET으로서, 바디 컨택(body-contact, BCT)의 부분공핍형 SOI MOSFET(이하, 'BCT PD-SOI MOSFET'라 한다)이다. MOSFET(100)는 p형 기판(p-substrate, 160), 매립절연층(buried oxide, 150), 게이트(gate, 120), 바디 영역(body region, 140), 소스 영역(source region, 110) 및 드레인 영역(drain region, 130)을 포함한다. 여기서, 게이트(120)는 게이트 폴리실리콘(gate polysilicon, 121) 및 게이트와 바디 영역간을 전기적으로 절연 하기 위한 게이트 옥사이드(gate oxide, 123)를 포함할 수 있다.
소스 영역(110) 및 드레인 영역(130)은 n형의 불순물이 고농도로 도핑(doping)되어 형성된 영역이다. 바디 영역(140)은 p형의 불순물이 도핑되어 형성된 영역이다. 여기서, 바디 영역(140)은 p형 기판(160)과 동일한 농도의 불순물이 도핑되어 있을 수 있으나 이에 한정되는 것은 아니며, 필요에 따라, 다른 농도로 도핑되어 있는 영역을 포함할 수 있다. 예를 들면 게이트(120)의 게이트 옥사이드(123)와 인접하는, 채널(170)이 형성되는 일부 영역에 바디 영역과 다른 농도로 도핑된 채널 도핑 영역이 형성될 수 있다.
게이트(120)에는 게이트 전압이 인가되고, 드레인 영역(130)에는 드레인 전압이 인가된다. 소스 영역(110) 및 바디 영역(140)은 접지된다. 여기서 게이트 전압은 MOSFET(100)이 동작하기 위한 임계전압인 문턱 전압(Threshold Voltage, ) 이상의 전압이 인가된다. 게이트 전압이 문턱전압보다 크면, 바디 영역(140) 상부의 게이트(120)와 인접한 위치에 전기적 채널(170)이 형성되고, 채널 영역을 통하여 드레인 영역(130) 및 소스 영역(110) 간에 드레인 전류()가 흐르게 된다.
드레인 영역(130)과 소스 영역(110) 간의 전압인 드레인 전압()을 상승시킴에 따라, MOSFET(100)은 선형 모드(triode mode)를 거쳐 포화 모드(saturation mode)에 도달한다. MOSFET(100)이 포화 모드에 도달하면 드레인 영역(130)의 공핍층(depletion layer)으로 인하여, 바디 영역(140)에 형성된 채널(170) 중에서 드레인 영역(130)과 접한 단부로부터 채널(170)의 길이가 감소하며 핀치오프(pinch-off, 190)가 발생한다. 선형 모드에서 드레인 전압()의 상승에 따라 비례하여 증가하던 드레인 전류()는, 포화 모드에서는 드레인 전압()에 무관하게 일정해지는 경향을 보인다.
포화 모드의 MOSFET에서, 드레인 전압()을 계속 증가시키면 핀치오프(190) 위치의 공핍층에 형성된 강한 전계의 영향으로 인하여, 채널(170)의 전자들이 가속되어 이동하게 되고 충격이온화 현상(impact ionization effect)이 발생한다. 충격이온화 현상으로 생성된 전자 홀 쌍(Electron Hole Pair, EHP) 중에서 홀(hole)이 접지된 바디 영역(140)으로 유입되면서 충격이온화 홀 전류(impact ionization hole current, )가 바디 영역에 흐르게 된다.
게이트 종횡비()가 큰 단채널(short channel)의 MOSFET에서, 바디 영역(140)에는 내부 저항인 바디 저항(body resistance, )이 존재한다. 바디 저항을 통하여 흐르는 충격이온화 홀 전류()로 인하여, 바디 영역의 내부전압()은 점차 상승하며, 바디 영역의 내부전압()이 상승함에 따라 MOSFET(100)의 문턱 전압()은 감소한다.
문턱 전압이 감소하면 다시 채널(170)의 전류()는 증가하고, 증가한 채널(170)의 전류는 충격이온화를 더욱 가속화한다. 충격이온화가 가속화되면 홀 전류()도 증가하게 된다. 충격이온화 홀 전류()가 증가함에 따라, 바디 영역(140)의 내부전압()은 더욱 상승하고, 이는 다시 MOSFET(100)의 문턱 전압() 감소 효과를 가져오는 양성 되먹임(positive feedback) 현상이 발생한다.
MOSFET의 구조상 바디 영역(140)은 기생 바이폴라 접합 트랜지스터(parasitic Bipolar Junction Transistor, )의 구조를 갖게 된다. 기생 바이폴라 접합 트랜지스터(parasitic BJT, )의 관점에서는, 바디 영역(140)의 내부전압()이 증가하면, 이미터(emitter)에서 베이스(base)로 전자(electron)가 주입되어 컬렉터(collector)로 흐르는 전류가 MOSFET(100)의 채널(170)의 전류()와 더해져 충격이온화 홀 전류()를 증가시키고, 바디 영역(140)의 내부전압()이 급격하게 증가하는 양성 되먹임(positive feedback) 현상이 발생한다. 이러한 양성 피드백 효과로 인하여, 포화 영역에서 일정해지는 경향을 보이던 드레인 전류()는 다시 증가한다.
드레인 전압()을 계속 상승시키면, 기생 바이폴라 접합 트랜지스터()의 베이스-이미터 간의 접합이 턴온(turn-on)되어 바디 영역(140)의 내부전압()은 더 이상 상승하지 않게 되므로, 드레인 전류()의 증가율은 다시 감소하게 된다.
이와 같이, 큰 게이트 종횡비()를 갖는 BCT SOI MOSFET 소자에서 드레인 전압()이 상승하여 일정 전압에 도달하면 발생하는 드레인 전류()의 이상 증가 현상을 BCT 킹크 효과(BCT kink effect) 또는 SCBE(substrate current-induced body effect)라고 한다. 여기서, 킹크 효과가 발생하는 드레인 전압()을 킹크 전압()이라 한다.
BCT PD-SOI MOSFET의 주파수를 증가시키면, SCBE 발생시 나타나는 음의 출력 커패시턴스(negative output capacitance)로 인하여 RF 인덕티브 효과(inductive effect)가 발생한다. 따라서, RF 주파수의 SOI MOSFET에서 나타나는 인덕티브 효과를 이용하면 능동 인덕터를 구성할 수 있다.
도 2는 SCBE를 고려한 BCT PD-SOI MOSFET 트랜지스터의 AC출력 등가회로도이다.
도 2의 (a)를 참조하면, RF 인덕티브 효과가 발생한 경우의 BCT PD-SOI MOSFET의 AC 출력 등가회로는, 충격이온화(impact ionization), 기생 바이폴라 접합 트랜지스터(parasitic BJT) 및 바디 영역에서의 양성 피드백 효과 등을 나타내는 성분들을 포함하여 구성될 수 있다.
는 게이트와 드레인 영역 간의 커패시턴스(gate-drain capacitance), 는 SCBE가 발생하지 않은 경우의 드레인 영역과 소스 영역 간의 컨덕턴스(drain-source conductance), 는 매립절연층 커패시턴스(Buried Oxide capacitance), 는 바디 효과 트랜스 컨덕턴스(body effect transconductance), 는 기생 BJT(parasitic BJT)의 트랜스 컨덕턴스(transconductance), 는 충격이온화 컨덕턴스(impact ionization conductance), 는 바디 영역과 소스 영역 간의 컨덕턴스(body-source conductance), 는 바디 영역과 소스 영역 간의 확산 및 접합 커패시턴스 (body-source diffusion and junction capacitance), 는 바디 영역과 드레인 영역 간 접합 커패시턴스(body-drain junction capacitance), 는 바디 영역의 내부저항이다.
바디 영역의 내부 전압, 바디 효과와 기생 커패시턴스에 의한 두 전류원 와 의 등가 어드미턴스를 이용하여 드레인 및 소스 간의 내부 등가 인덕턴스, 를 수학식 1과 같이 유도할 수 있다.
여기서, 는 주파수()가 인 영역에서의 값이다. 는 차단주파수(cutoff frequency)이고 은 공진주파수(resonance frequency)이다. 차단주파수 는 수학식 2를 기초로 나타낼 수 있다.
도 2의 (b)를 참조하면, RF 인덕티브 효과가 발생한 경우의 BCT PD-SOI MOSFET는 의 인덕터를 포함하는 RLC 공진회로로 단순화할 수 있다. 여기서, 는 직렬 킹크 저항(kink resistance)이고 은 전체 출력 등가 커패시턴스이다. 와 를 이용하면 RF 인덕티브 효과로 인하여 발생한 인덕턴스에 관한 품질계수(quality factor, Q)를 해석할 수 있다.
예를 들면, 충격이온화 컨덕턴스인 는 드레인 전압()이 증가함에 따라 지수적으로 증가한다. 따라서, 드레인 전압()을 변화시켜 충격이온화 컨덕턴스, 를 조절하면 의 값을 원하는 값으로 조절할 수 있다. 그러나, 의 값을 증가시키기 위하여 를 조절한 결과 품질계수도 변화하며, 품질계수는 RF 소자로서 동작함에 있어서 중요한 특성이므로 인덕턴스의 품질계수를 고려하여야 한다.
도 2의 (a) 및 (b)를 참조하면, 드레인 영역 및 소스 영역 간의 내부 킹크 저항을 의미하는 를 수학식 3과 같이근사적으로 유도할 수 있다.

와 를 기초로 유도한 인덕턴스에 관한 품질계수는 수학식 4와 같다.
도 3은 게이트 전압에 따른 PD-SOI nMOSFET의 드레인과 소스 간의 전류 전압 곡선을 나타낸 도면이다.
도 3을 참조하면, BCT PD-SOI nMOSFET과 플로팅 바디(floating body, FB) PD-SOI nMOSFET의 드레인 전압()에 따른 드레인 전류()의 변화가 도시되어 있다. 여기서, 각 PD-SOI nMOSFET은 가 5㎛이고 가 0.25㎛인 게이트 종횡비()를 갖는다.
먼저, BCT PD-SOI nMOSFET의 전류 전압곡선을 참조하면, nMOSFET의 드레인 전압()이 증가함에 따라, 드레인 전류()는 점차 증가하다가, 포화 영역에 도달하면 드레인 전류()의 증가율이 점차 감소하여 일정해지는 경향을 보이게 된다.
드레인 전압()이 계속 증가하여 약 1.8 V가 되면, 킹크 효과가 발생하고 드레인 전류()는 다시 증가하기 시작한다. 여기서, RF 주파수의 BCT PD-SOI nMOSFET에는 RF 인덕티브 효과가 발생한다. 이 경우, 킹크 전압()은 1.8 V가 된다.
반면에, 플로팅 바디(FB)의 PD-SOI nMOSFET의 전류전압 곡선을 참조하면, 바디 컨택(BCT) PD-SOI nMOSFET의 전류 전압곡선과 동일하게 드레인 전류()가 변화하다가 더 낮은 드레인 소스 전압인 약 1.1 V 에서 킹크 효과가 발생하며 드레인 전류()의 증가가 나타난다. 이 경우, 킹크 전압()은 1.1 V가 된다.
전기적으로 플로팅된 바디 영역을 포함하는 FB PD-SOI MOSFET에서는 BCT PD-SOI nMOSFET에 비하여 더 낮은 드레인 전압()에서 킹크 효과가 발생한다. 즉 더 낮은 킹크 전압()을 갖는다. 이와 같이 FB PD-SOI nMOSFET에서 가 낮아지는 현상은 도 1의 바디 저항()이 무한대가 되므로 충격이온화 홀 전류()가 모두 기생 바이폴라 접합 트랜지스터()의 베이스로 흐르게 되어 바디 영역의 내부전압()이 BCT PD-SOI nMOSFET 보다 더 커지기 때문이다.
FB PD-SOI MOSFET의 게이트 길이()를 감소시키면, 킹크 전압()은 더 낮아질 수 있다. 예를 들면, 를 0.12 ㎛까지 줄이면, 킹크 전압()은 0.6 V까지 낮아진다. 이와 같이, 순수 실리콘(Si)의 밴드갭(bandgap)인 1.1eV보다 낮은 에너지 준위에서 발생하는 킹크 효과는 열 활성화 에너지(thermal activation energy)에 의해 발생하는 저전압 하에서의 충격이온화 효과로서, 고전압 조건 하에서 BCT PD-SOI MOSFET에서 발생하는 고전계로 인한 충격이온화 효과와는 다르다.
킹크 전압()은 PD-SOI MOSFET이 인덕터로서 작동하기 위한 동작전압이 되므로, 단채널(short-channel)의 PD-SOI MOSFET은 BCT 구조의 경우보다 FB 구조일 경우 훨씬 낮은 동작전압으로 인덕터 동작이 가능하며 저전압 무선주파수 집적회로에 적합한 장점이 있다.
도 4는 본 개시의 일 실시예에 따른 단일 MOSFET 능동 인덕터 소자를 나타낸 도면이다.
도 4를 참조하면, 단일 MOSFET 능동 인덕터 소자(400)는 FB PD-SOI MOSFET의 구조를 갖는다. 여기서, MOSFET은 nMOSFET으로 구성되어 있으나 이에 한정되는 것은 아니며, pMOSFET으로 구성될 수 있다. 예를 들면, nMOSFET에서 p형 불순물이 도핑되어 형성된 영역과 n형 불순물이 도핑되어 형성된 영역은, pMOSFET에서 각각 n형 불순물과 p형 불순물이 도핑되어 형성될 수 있다.
본 개시의 일 실시 예에 따른 단일 MOSFET 능동 인덕터 소자(400)는, 반도체 기판(470)에 형성된 매립절연층(460), 매립절연층(460) 상에 p형의 반도체 층으로 형성된 바디 영역(440), 바디 영역 상에 게이트 옥사이드(433)를 사이에 두고 형성된 게이트(430), 매립절연층(460) 상에 위치하고 바디 영역의 어느 한 측면에 접하는 드레인 영역(420) 및 매립절연층 상에 위치하고 바디 영역의 다른 한 측면에 접하는 소스 영역(410)을 포함한다. 여기서, 게이트(430)는 게이트 폴리실리콘(431) 및 게이트 옥사이드(gate oxide, 433)를 포함한다.
드레인 영역(420) 및 소스 영역(410)은 n형 불순물이 고농도로 도핑되어 형성되고, 바디 영역은 p형 불순물이 드레인 영역(420) 및 소스 영역(410)보다 저농도로 도핑되어 형성될 수 있다. 매립절연층(460)은 바디 영역(440)의 하부에만 형성될 수 있으나, 도 3의 실시 예와 같이 드레인 영역(420)과 소스 영역(410)의 하부까지 형성됨이 공정 상 바람직하다.
바디 영역(440)은 p형의 반도체 층으로 형성된다. 여기서, 반도체층은 단결정 실리콘층, 다결정 실리콘층, 게르마늄층 또는 화합물 반도체층(compound semiconductor layer)일 수 있다. 바디 영역(440)의 상부에는 게이트 옥사이드(433)와 접하는 위치에 채널 도핑된 채널 영역(450)이 형성될 수 있다.
바디 영역(440)의 양 측면에는 드레인 영역(420)과 소스 영역(410)이 접촉하도록 형성되고 바디 영역의 하부에는 매립절연층(460)이 접촉되도록 형성된다. 여기서, 매립절연층(460)은 바디 영역(440)의 하부뿐 아니라 드레인 영역(420)의 하부 및 소스 영역(410)의 하부 면과 모두 접촉하도록 형성되고, 바디 영역(440)은 전기적으로 플로팅된다.
단일 MOSFET 능동 인덕터 소자(400)에 게이트 전압이 인가되면, 바디 영역(440)의 상부에 반전 채널(inversion channel)이 생성된다. 반전 채널이 형성되면, 소스 영역(410)에서부터 드레인 영역(420)까지 연속인 전기적 채널이 제공된다. 예를 들면, MOSFET의 선형 모드를 위한 동작조건에 해당하는 전압이 인가되면, 게이트 옥사이드(433)에 접한 바디 영역(440)의 상부에 반전 채널이 형성된다. 여기서, 반전 채널은 채널 영역(450) 내에 형성될 수 있다.
일부 실시예에서는, 단채널의 MOSFET에서 발생하는 핫 캐리어 효과(hot carrier effect)를 억제하기 위해, 저도핑 드레인(lightly-doped drain; LDD) 영역이라고 지칭되는 얕은 소스/드레인 확장 영역(shallow source/drain-extension-region, SDE)이 소스 영역(410)과 채널 영역(450)이 접하는 위치와 드레인 영역(410)과 채널 영역(450)이 접하는 위치에 더 형성될 수 있다.
단일 MOSFET 능동 인덕터 소자(400)에 인가된 드레인 전압이 증가하면, 바디 영역(440)에서의 충격이온화로 인하여 드레인 영역(420)의 근방에 충격이온화 홀 전류가 발생한다. 충격이온화 홀 전류는 기생 BJT의 베이스 전류로서 작용하여 포지티브 피드백에 의한 킹크 효과를 발생시킨다. 여기서, 전기적으로 플로팅된 바디 영역(440)의 충격이온화 홀 전류는 모두 소스 영역(410)으로 흐르게 되므로 상대적으로 낮은 드레인 전압에서 킹크 효과가 발생한다. 따라서 단일 MOSFET 능동 인덕터 소자(400)는 저전압으로 인덕터 동작이 가능하다.
단일 MOSFET 능동 인덕터 소자(400)의 플로팅된 바디 영역(440)은 내부 저항이 무한대이므로, 인덕터 동작 특성에 관한 인덕터 품질계수는 수학식 4를 이용하여 수학식 5와 같이 유도할 수 있다.
수학식 5와 달리, 플로팅 바디의 단일 MOSFET 능동 인덕터 소자(400)는 품질계수를 향상시키기 위하여 바디 영역의 내부저항인 를 고려할 필요가 없다. 예를 들면, BCT 소자와 달리 플로팅 바디인 경우, 게이트 종횡비에 비례하는 를 증가시키기 위하여 게이트 종횡비를 조절할 필요가 없으므로 소자 면적을 줄이면서도 품질계수를 향상시킬 수 있다.
품질계수가 최대가 되는 주파수, /가 0이 되는 경우의 주파수인 은 수학식 6을 기초로 계산할 수 있다.
을 기준으로 하여, 보다 낮은 주파수일 경우와 높은 주파수일 경우의 각 품질계수는 수학식 7과 같이 나타낼 수 있다.
보다 낮은 주파수일 경우, 품질계수는 주파수와 에 비례하고 에 반비례하므로, 를 줄이고 을 증가시키면 품질계수가 향상된다. 그러나, 은 에 비례하고 에는 반비례하는 관계이므로, 품질계수가 향상됨과 동시에 값은 감소한다. 보다 높은 주파수일 경우, 품질계수는 주파수와 에 반비례하고, 에 비례한다.
RF 회로가 최적화된 품질계수를 갖도록 회로를 설계하기 위하여, 회로 동작주파수를 에 근접한 주파수로 결정하여야 한다. 일반적으로 RF 집적회로는 1 GHz이상의 주파수에서 동작하므로, 품질계수의 최적화 과정에서 은 1 GHz 이상의 주파수가 되도록 유지하는 것이 바람직하다. 따라서, 품질계수를 향상시키기 위하여, 동일한 드레인 전압 조건에서 은 일정하게 유지하면서 , 및 를 동시에 감소시켜야 한다.
RF 인덕턴스가 나타나는 킹크 효과 발생시, 기생 BJT는 이미터 접합이 순방향으로 바이어스되고 콜렉터 접합은 역방향으로 바이어스되므로 활성 모드(active mode)로 동작한다. 활성 모드에서 는 /이므로, 기생 BJT의 공통 이미터(common-emitter) 전류 이득인 를 증가시키면 를 감소시킬 수 있다. 그리고, 소스 영역(410) 및 드레인 영역(420)의 접합 커패시턴스를 줄이면 및 의 값이 감소한다. 이를 위하여, 바디 영역(440)에 불순물 이온이 도핑된 농도인 를 이용할 수 있다.
바디 영역(440)과 소스 영역(410)간 접합의 공핍층 두께인 와 바디 영역(440)과 드레인 영역(410)간 접합의 공핍층 두께인 는 수학식 8과 같이 나타낼 수 있다.
여기서, 는 바디 영역의 도핑농도, 는 실리콘(Si) 유전율, 는 빌트인(built-in) 전압이고 q는 전자 전하이다.
가 감소하면 와 는 의 비율로 증가한다. 바디 영역(440) 내에서 소스 영역(410)과 드레인 영역(420)과의 공핍층의 두께가 점차 증가하면, 기생 BJT의 베이스 영역에 대한 유효 베이스 두께는 감소하게 되며, 베이스 전송계수(base transfer factor, )가 높아지게 된다. 기생 BJT에서 공통 이미터 전류 이득인 는 베이스 전송계수()와 이미터 주입 효율인자(emitter injection efficiency factor,
Figure 112021148166968-pat00146
)의 곱이고, 이미터 주입 효율인자(
Figure 112021148166968-pat00147
)는 와 반비례 관계이므로, 가 감소할수록 는 크게 증가하게 된다. 따라서, 는 감소한다.
와 가 증가하면 커패시터의 특성에 따라, 각 접합에서의 기생 커패시턴스인 와 는 감소한다. 따라서, 바디 영역의 가 감소할수록 드레인 영역과 소스 영역에 대한 공핍층의 두께는 두꺼워지고, 및 의 값도 감소하게 된다. 결과적으로, 바디 영역의 도핑농도 가 작을수록 품질계수는 향상된다.
그러나, 바디 영역 도핑농도()가 감소함에 따라 소스 영역과 드레인 영역에 대한 공핍층이 점차 증가하여 완전 공핍(fully depletion)되면 소스 영역(410)과 드레인 영역(420) 사이에 펀치스루(punch-through)가 발생한다. 따라서, 바디 영역(440)의 도핑농도 ()는 능동 인덕터로 사용 가능한 최대 드레인 전압()에서 완전 공핍되는 바디 최소농도() 이상의 농도 범위를 가져야 한다. 완전 공핍되어 와 의 합이 와 같고 최대 드레인 전압()은 드레인 영역과 바디 영역간의 전압() 및 바디 영역과 소스 영역간의 전압()의 합이라는 조건을 이용하면 바디 최소농도()는 수학식 9와 같이 나타낼 수 있다.
여기서, 인덕터로 동작하는 킹크 효과 하에서는 가 에 거의 근접한 값을 갖게 되므로, 바디 최소농도()는 수학식 10과 같이 근사화할 수 있다.
여기서, 바디 최소농도()는 최대 드레인 전압()에 비례하여 증가하고 에 반비례해서 증가하게 된다. 단일 MOSFET 능동 인덕터 소자(400)가 최적화된 품질계수를 갖도록, 바디 영역(440)은 바디 최소농도 이상의 농도 범위 내에서 미리 설정된 낮은 농도로 도핑될 수 있다.
바디 영역(440)은 펀치 스루가 발생하지 않는 범위 내에서 인덕터 품질계수가 최대값을 갖도록 하는 바디 최소농도로 도핑될 수 있다. 예를 들면, 가 0.12㎛인 단일 MOSFET 능동 인덕터 소자에서 최대 드레인 전압()이 0.8 V 이면, 바디 영역(440)은 의 도핑농도를 가질 수 있다.
단일 MOSFET 능동 인덕터 소자(400)의 채널 길이가 감소하면 최대 드레인 전압()은 감소하지만, 에 반비례 증가하는 바디 영역(440)의 바디 최소농도()는 증가한다. 바디 영역(440)의 도핑 농도가 증가하면, 소스 영역(410) 및 드레인 영역(420)에 대한 공핍층의 두께는 감소하고 각 공핍층에 관한 커패시턴스(, )는 증가하게 된다.
따라서, 단채널일수록 바디 최소농도()에 대한 품질계수는 작아질 수 있다. 그러나, 짧은 의 경우 저전압 동작이 가능한 장점이 있으므로 단일 MOSFET 능동 인덕터는 요구되는 응용회로의 규격에 적합한 및 바디 최소농도()를 갖도록 구성될 수 있다.
단일 MOSFET 능동 인덕터 소자(400)는 단일 FB PD-SOI MOSFET 소자의 킹크효과 발생 영역에서 동작한다. 이러한 킹크 효과 하에서 바디 영역(440)과 소스 영역(410)간 접합으로 흐르는 충격이온화 홀 전류()는 로 정의할 수 있다. 여기서, M은 드레인 영역(420)에 대한 공핍층에서의 충격이온화 증배율(impact ionization multiplication factor)이고, 는 채널 전류, 는 기생 BJT의 컬렉터 전류이다.
는 에 반비례하므로 가 작은 값을 가질수록 증가하다가 (sat)에 이르면 속도 포화(velocity saturation)현상에 의해 더 이상 증가하지 않으며 최대값에 이르게 된다. 또한, 는 기생 BJT의 공통 이미터 전류 이득인 에 비례한다. 여기서, 는 에 비례하는 값이므로 가 작은 값을 가질수록 는 증가하게 된다. 결과적으로, 가 작은 값을 가질수록 충격이온화 홀 전류() 및 충격이온화 컨덕턴스 가 증가한다.
수학식 7에서 나타낸 바와 같이, 보다 높은 주파수일 경우 인덕터 품질계수는 충격이온화 컨덕턴스()에 비례하므로, 가 작은 값을 갖도록 조절하여 인덕터 품질계수를 최적화할 수 있다. 여기서, 값이 너무 작아지면 소스 영역(410)과 드레인 영역(420) 사이에 펀치스루 현상이 발생할 수 있으므로, 이러한 펀치스루 현상이 발생하지 않는 범위 내에서 을 조절하여 및 인덕터 품질계수를 최적화할 수 있다.
도 5는 본 개시의 다른 일 실시예에 따른 단일 MOSFET 능동 인덕터 소자를 나타낸 도면이다.
도 5를 참조하면, 단일 MOSFET 능동 인덕터 소자(500)는 FB PD-SOI nMOSFET의 구조를 갖는다. 단일 MOSFET 능동 인덕터 소자(500)는, 반도체 기판(570)에 형성된 매립절연층(560), 매립절연층(560) 상에 p형의 반도체 층으로 형성된 바디 영역(540), 바디 영역 상에 게이트 옥사이드(533)를 사이에 두고 형성된 게이트(530), 매립절연층(560) 상에 위치하고 바디 영역(540)의 어느 한 측면에 접하는 드레인 영역(520) 및 매립절연층(560) 상에 위치하고 바디 영역(540)의 다른 한 측면에 접하는 소스 영역(510)을 포함한다. 여기서, 게이트(530)는 게이트 폴리실리콘(531) 및 게이트 옥사이드(533)를 포함한다. 본 개시의 다른 일 실시예에 따른 단일 MOSFET 능동 인덕터 소자(500)의 구조는 도 4에서 나타낸 구조와 달리, 제1 드레인 영역(522) 및 제2 드레인 영역(524)을 포함한다.
제1 드레인 영역(522)은 드레인 영역(520) 내에서 반도체 기판의 상부 면으로부터 미리 설정된 깊이로 형성된다. 여기서, 미리 설정된 깊이는 바디 영역(540)에 채널 도핑되어 형성된 채널 영역(550)의 깊이일 수 있다. 그러나 이에 한정되는 것은 아니며, 채널 영역(550) 내에서 게이트(530)에 인가되는 전압에 따라 채널 영역(550)에 형성된 반전 채널의 깊이와 동일한 깊이로 형성될 수 있다. 제1 드레인 영역(522)은 불순물 이온이 반도체 기판에 고농도로 도핑되어 형성된다.
제1 드레인 영역(522) 하단의, 드레인 영역(520)의 나머지 영역에 제2 드레인 영역(524)이 형성된다. 제2 드레인 영역(524)은 제1 드레인 영역(522)과 동일한 전도형인 n형의 불순물 이온이 반도체 기판에 저농도로 도핑되어 형성된다. 여기서, 제2 드레인 영역(524)의 도핑농도는 제1 드레인 영역(522)의 도핑농도보다 낮은 농도, 예를 들면, 제1 드레인 영역(522)의 도핑농도의 0.01 배의 농도일 수 있으나, 이에 한정되는 것은 아니며 더 낮은 도핑농도를 갖도록 형성될 수 있다.
다시 도 4를 참조하면, 일반적으로, 드레인 영역(420)의 도핑 농도는 바디 영역(440)의 도핑 농도에 비하여 현저히 높은 농도를 가지므로, 드레인 영역(420)에 대한 공핍층의 형성은 저농도인 바디 영역(440)의 도핑 농도에 의하여 결정된다. 따라서, 드레인 영역(420)에 대한 공핍층으로 인한 기생 커패시턴스는 상대적으로 바디 영역의 도핑 농도의 제곱근( )에 비례하여 증가한다.
그러나, 도 5에서의 제2 드레인 영역(524)은 제1 드레인 영역(522)과 달리 현저히 낮은 도핑 농도를 가지므로, 드레인 영역(520)에 대한 공핍층의 형성에 있어 바디 영역(540)의 도핑 농도와 함께 고려되어야 한다.
제2 드레인 영역(524)의 도핑 농도가 바디 영역(540)의 도핑 농도보다 현저히 낮은 도핑농도를 갖게 되는 경우, 예를 들면, 제1 드레인 영역(522)과 바디 영역(540)간의 도핑농도 차이만큼 제2 드레인 영역(524)이 바디 영역(540) 보다 상대적으로 저농도의 도핑농도를 갖는 경우, 드레인 영역(520)에 대한 공핍층의 형성은 저농도인 제2 드레인 영역(524)의 도핑 농도()에 의하여 결정된다. 따라서, 드레인 영역(520)에 대한 공핍층으로 인한 기생 커패시턴스는 상대적으로 제2 드레인 영역(524)의 도핑 농도의 제곱근()에 비례하여 증가한다. 따라서, 바디 영역(540)보다 현저히 낮은 농도로 도핑된 제2 드레인 영역(524)에 대한 기생 커패시턴스는 제1 드레인 영역(522)과 동일한 도핑 농도를 갖는 단일 드레인 영역(520)에 비하여 배로 감소한다.
단일 MOSFET 능동 인덕터 소자(500)의 품질계수는 보다 높은 주파수에서 드레인 영역(520)에 대한 기생 커패시턴스에 대하여 반비례로 증가하므로, 제2 드레인 영역(524)의 도핑농도를 조절하여 단일 MOSFET 능동 인덕터 소자(500)의 인덕터 품질계수를 증가시킬 수 있다.
도 6은 본 개시의 또 다른 일 실시예에 따른 단일 MOSFET 능동 인덕터를 나타낸 도면이다.
도 6을 참조하면, 단일 MOSFET 능동 인덕터 소자(600)는 FB PD-SOI nMOSFET의 구조를 갖는다. 단일 MOSFET 능동 인덕터 소자(600)는 반도체 기판(670), 매립절연층(660), p형의 반도체 층으로 형성된 바디 영역(640), 게이트(630), 채널 영역(650), 드레인 영역(620) 및 소스 영역(610)을 포함한다. 여기서, 게이트(630)는 게이트 폴리실리콘(631) 및 게이트 옥사이드(633)를 포함한다. 본 개시의 다른 일 실시예에 따른 단일 MOSFET 능동 인덕터 소자(600)의 구조는 도 4에서 나타낸 구조와 달리, 채널 영역(650)과 드레인 영역(620)이 접하는 부분에 고농도로 도핑된 p형의 전계상승 영역(680)이 형성된다. 여기서, 소스 영역(610)과 채널 영역(650)이 접하는 위치와 드레인 영역(620)과 전계상승 영역(680)이 접하는 위치에 저도핑 드레인(LDD)영역이 추가적으로 형성되어 있을 수 있다.
단일 MOSFET 능동 인덕터 소자(600)의 충격이온화 컨덕턴스()를 증가시키면 품질계수를 개선할 수 있다. 충격이온화 컨덕턴스는 동작전압인 드레인 전압을 상승시키면 지수적으로 증가하지만, 이러한 방법은 저전압의 동작전압을 갖는 회로를 구성하기에는 부적합하다.
단일 MOSFET 능동 인덕터 소자(600)의 인덕터 동작시, 좁은 LDD 영역이 완전 공핍되고 드레인 영역(620)의 도핑농도가 채널 영역(650)의 도핑농도보다 매우 큰 경우, 채널 영역(650) 중 핀치오프가 발생한 영역의 전계는 채널 영역(650) 도핑농도의 제곱근에 비례한다. 따라서, 채널 영역(650)의 도핑농도를 증가시키면, 더 강한 전계가 발생하여 충격이온화 전류가 증가한다. 따라서, 킹크 효과가 발생하는 드레인 전압은 낮아지고 충격이온화 컨덕턴스는 증가한다.
그러나, 채널 영역(650)의 도핑농도를 증가시키면 문턱전압이 상승하므로, 인덕터 동작을 위한 게이트 전압이 증가한다. 따라서, 핀치오프가 발생하는 채널 영역(650)의 드레인 영역(620) 쪽 일부 영역에 드레인 영역(620)의 LDD 영역과 인접하는 미리 설정된 제1 농도의 도핑농도를 갖는 전계상승 영역(680)을 형성한다. 여기서, 미리 설정된 제1 농도는 채널 영역(650)의 도핑농도보다 크고 드레인 영역(620) 도핑농도의 0.01 배보다 작은 범위 내의 농도일 수 있다.
미리 설정된 제1 농도의 전계상승 영역(680)을 형성하면, 문턱전압의 상승 없이, 핀치오프가 발생한 영역의 전계를 증가시킬 수 있다. 증가된 전계로 인하여 충격이온화 전류 및 충격이온화 컨덕턴스가 증가하고 품질계수를 개선할 수 있다.
그러나, 핀치오프가 발생한 영역의 전계가 까지 증가하면, 전계상승 영역(680)으로부터 LDD 영역을 거쳐 드레인 영역(620)까지 터널링이 발생한다. 따라서, 터널링이 발생하지 않는 범위 내에서 전계상승 영역(680)의 도핑농도가 결정될 수 있다. 예를 들면, 전계상승 영역(680)의 도핑농도는 터널링이 발생하지 않는 범위 내에서 최대 전계가 발생하도록 하는 도핑농도로 설정될 수 있다.
전계상승 영역(680)의 도핑농도가 최대 전계가 발생하는 도핑농도로 결정된 경우, 전계상승 영역(680)의 깊이는 드레인 영역(620)에 대한 기생 커패시턴스의 증가를 억제하기 위하여 채널 영역(650)의 깊이와 동일한 깊이로 형성될 수 있다. 전계상승 영역(680)의 길이는 전계상승 영역(680)의 도핑농도에 의한 문턱전압의 상승 효과를 최대한 억제하기 위하여, 핀치오프가 발생한 영역의 길이와 동일한 길이로 형성할 수 있다. 여기서 핀치오프가 발생한 영역의 길이는 최대 드레인 전압 조건 하에서 발생한 핀치오프의 길이일 수 있다.
위의 도 4 내지 도 6에서 설명한 단일 MOSFET 능동 인덕터 소자의 구조 중에서 적어도 하나의 구조를 적용하면 하나의 MOSFET으로 낮은 동작전압과 최적화된 품질계수를 갖는 능동 인덕터의 구성이 가능하다. 이러한 능동 인덕터는, 다수의 트랜지스터를 회로로 연결한 기존 능동 인덕터 구조와 달리 단일의 MOSFET 만으로 구성되므로 RF 집적회로의 제조단가, 소자면적, 소비전력 및 기생성분을 최소화시킬 수 있는 효과가 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명의 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
400: 단일 MOSFET 능동 인덕터 소자
410: 소스 영역
420: 드레인 영역
430: 게이트
440: 바디 영역

Claims (14)

  1. 매립절연층을 포함하는 반도체 기판;
    상기 매립절연층 상에 위치하고 제1 도전형의 반도체 층으로 형성된 바디 영역;
    상기 바디 영역 상에 배치되는 절연된 게이트;
    상기 매립절연층 상에 위치하고 상기 바디 영역의 어느 한 측면과 접하는 제2 도전형의 드레인 영역; 및
    상기 매립절연층 상에 위치하고 상기 바디 영역의 다른 한 측면과 접하는 제2 도전형의 소스 영역을 포함하되,
    상기 바디 영역은 전기적으로 플로팅되고,
    킹크 효과가 발생하도록 상기 드레인 영역에 전압을 인가하면 RF 주파수 하에서 인덕터로 동작하되,
    상기 바디 영역의 도핑농도()는,
    상기 드레인 영역과 상기 소스 영역 간에 펀치스루 현상이 발생하지 않는 범위 내에서 인덕터 품질계수가 최대값을 갖도록, 적어도

    보다 크거나 같은 값을 갖는,
    단일 MOSFET 소자.
  2. 제1항에 있어서,
    상기 제1 도전형은 P형 및 N형 중 어느 하나이고,
    상기 제2 도전형은 상기 제1 도전형과 상이한 도전형인
    단일 MOSFET 소자.
  3. 제1항에 있어서,
    인덕터 품질계수를 증가시키기 위하여 상기 바디 영역은 낮은 도핑농도로 조절되며,
    상기 바디 영역의 도핑농도의 감소에 따라 상기 인덕터 품질계수는 증가하는
    단일 MOSFET 소자.
  4. 삭제
  5. 제1항에 있어서,
    상기 단일 MOSFET 소자에 대한 킹크 전압은,
    상기 게이트의 길이가 작아질수록 낮아지는,
    단일 MOSFET 소자.
  6. 제1항에 있어서,
    상기 게이트와 상기 드레인 영역이 서로 단락되어 상기 전압이 인가되는,
    단일 MOSFET 소자.
  7. 제1항에 있어서,
    상기 드레인 영역은,
    상기 반도체 기판의 표면으로부터 미리 설정된 깊이로 형성된 제1 드레인 영역; 및
    상기 제1 드레인 영역의 하부에 형성된 제2 드레인 영역을 포함하되,
    상기 제2 드레인 영역은 상기 제1 드레인 영역의 도핑농도보다 낮은 도핑농도로 형성되는,
    단일 MOSFET 소자.
  8. 제7항에 있어서,
    상기 미리 설정된 깊이는,
    상기 바디 영역에 형성되는 채널 영역의 깊이와 동일한 깊이인,
    단일 MOSFET 소자.
  9. 제7항에 있어서,
    상기 제2 드레인 영역은,
    상기 바디 영역의 도핑농도보다 낮은 도핑농도를 갖도록 형성되는,
    단일 MOSFET 소자.
  10. 제9항에 있어서,
    인덕터 품질계수를 증가시키기 위하여 상기 제2 드레인 영역은 낮은 도핑농도로 조절되며,
    상기 제2 드레인 영역의 도핑농도의 감소에 따라 상기 인덕터 품질계수는 증가하는
    단일 MOSFET 소자.
  11. 제1항에 있어서,
    상기 바디 영역은,
    상기 제1 도전형의 불순물 이온이 미리 설정된 제1 농도로 도핑된 전계상승 영역을 포함하되,
    상기 전계상승 영역은 상기 게이트 및 상기 드레인 영역과 접하도록 형성되는
    단일 MOSFET 소자.
  12. 제11항에 있어서,
    상기 미리 설정된 제1 농도는,
    상기 바디 영역의 채널 도핑농도보다 크고 상기 드레인 영역의 도핑농도보다 작은 농도인,
    단일 MOSFET 소자.
  13. 제12항에 있어서,
    상기 미리 설정된 제1 농도는,
    상기 제1 도전형의 불순물 이온이 미리 설정된 제1 농도로 도핑된 영역과 상기 드레인 영역 간에 터널링이 발생하지 않는 범위 내의 최대 농도인
    단일 MOSFET 소자.
  14. 제1항에 있어서,
    상기 게이트의 길이는,
    상기 드레인 영역과 상기 소스 영역 간에 펀치스루 현상이 발생하지 않는 범위 내에서 인덕터 품질계수가 최대값이 되도록 하는 길이값을 갖는
    단일 MOSFET 소자.
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KR20090032894A (ko) * 2007-09-28 2009-04-01 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR20090054245A (ko) * 2007-11-26 2009-05-29 삼성전자주식회사 플로팅 바디 디램 소자 및 그 제조 방법
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