JP4322414B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、セルラなどの800MHz以上、2.5GHz以下のマイクロ波帯を使用する移動体通信装置に使用される半導体装置に係わり、特に、高周波信号を電力増幅して出力する高周波電力増幅器の増幅素子に適用して有効な技術に関する。
【0002】
【従来の技術】
近年、GSM(Global System for Mobile Communications)方式、PCS(Personal Communication Systems)方式、PDC(Personal Digital Cellular)方式、W−CDMA(Code Division Multiple Access)方式といった通信方式に代表される移動体通信装置、いわゆる携帯電話が急速に世界的に普及していることから、その基地局システムの高性能化、小型化、高信頼化が重要な課題となっている。これら移動体通信用基地局システムの構成については、例えば「NEC技報」,vol.51, No.7(1998),pp.9-15に開示されている。
【0003】
上記基地局システムの主要構成部の一つに、アンテナへ高周波信号を供給する送信用高周波電力増幅器がある。この増幅器に使用される増幅素子には、シリコン(Si)基板を使ったバイポーラトランジスタおよび絶縁ゲート型電界効果トランジスタ(以下、MOSFETという)、GaAsに代表される化合物半導体基板を使ったトランジスタがある。特に、シリコン基板を使ったMOSFETは、高耐圧化が容易であるために高出力化に有利、熱的に安定であるために信頼性が高い、電圧駆動であるために回路構成が簡単、といった利点があり、上記増幅素子の主流となっている。
【0004】
上記増幅素子用MOSFETについては、例えばIEDM Technical Digest, 1996, pp. 87-90、およびMicrowave Workshop and Exhibition (MWE) Digest, 1999, pp.289-294に述べられた第1の従来技術がある。これらの文献に記載されたMOSFETは、パンチスルー防止としきい値電圧制御とを目的としてゲート電極のソース側からp層を拡散させたLDMOS(Lateral Diffusion MOS)構造となっており、ゲート電極−ドレイン電極間には高耐圧化のためのオフセット構造が設けられている。また、ゲート電極を覆うようにソース電極を形成することでゲート電極−ドレイン間容量(Cgd;帰還容量)の低減を図っている(ファラディー・シールドと称している)。
【0005】
上記従来技術では、100W以上の高出力電力を得るために、MOSFETのゲート長=0.6μm、ゲート酸化膜厚=40nm、ゲート幅=100〜400mm程度としている。このサイズのMOSFETでは入出力容量が数十〜数百pFとなるために、動作周波数が2GHzにおける入出力インピーダンスが1Ω程度と小さくなる。この状態でパッケージに組み込み、外部整合回路で50Ωへのインピーダンス変換を試みると、変換比が大きいために伝送線路での損失や帯域低下につながる。従って、できるだけFETに近いパッケージ内にMOS容量チップとワイヤによるインダクタンスとからなる整合回路を構成することで、インピーダンスの向上を図っている(前記文献のうち、前者は入力整合のみ、後者は入出力整合)。
【0006】
上記増幅素子用MOSFETのさらなる性能向上については、米国特許(Ng et al., United States Patent, No.5,918,137)に述べられた第2の従来技術がある。この従来技術は、MOSFETの高周波性能と信頼性とを向上させるために、ゲート電極とドレイン電極との間の絶縁膜上にゲート電極と同一材料のシールド導電膜を設けている。
【0007】
上記絶縁膜の少なくとも一部およびシールド導電膜は、それぞれMOSFETのゲート絶縁膜、ゲート電極と同一工程で作られるためにプロセスが複雑にならない。また、ゲート電極とシールド導電膜との配置が自己整合となるために、電気的特性のばらつきも抑えられる。このMOSFET構造は、シールド導電膜をソースと同電位とすることで、ゲート電極−ドレイン間容量(Cgd)を低減することができるので、高周波動作における電力利得の向上が可能となる。また、ゲート電極端部における基板表面の電界緩和が図られ、ドレイン耐圧の向上とホットエレクトロン注入による特性劣化の抑制とが可能となる。
【0008】
【発明が解決しようとする課題】
本発明者が検討したところによると、上記第1、第2従来技術にはそれぞれ次のような問題がある。
【0009】
上記第1従来技術のMOSFET構造は、ゲート電極を覆うソース電極を厚い層間絶縁膜上に設けているために、ゲート電極の側壁とドレイン電極との間をシールドすることができず、かつ基板に対する電界緩和の効果も小さい。そのため、ゲート電極−ドレイン間容量(Cgd)の低減、ドレイン耐圧の向上、ホットエレクトロンによる劣化の抑制のいずれの効果も十分に得られない。
【0010】
また、上記第2従来技術のMOSFET構造は、ゲート電極とその直下のドレイン(またはドレイン電極)との静電容量(Cgd)の低減については考慮されているが、その他の配線間容量については考慮されていない。具体的には、シールド導電膜とゲート電極とが同一工程で作られるため、シールド導電膜の厚さはゲート電極の要求から決まり、シールド導電膜とゲート電極の側壁との間の容量(Cgs)を自由に小さくすることができない。
【0011】
同様に、シールド導電膜の厚さで決まるドレイン電極−シールド導電膜間容量(Cds)についても、ドレイン電極は、電流容量の必要からシールド導電膜よりも厚くなっているため、自由にシールド導電膜を薄くして容量を小さくするということができない。また、シールド導電膜下の絶縁膜の厚さがゲート絶縁膜と同様に薄いために、シールド導電膜とドレインのオフセット層との静電容量が大きく見え、ドレイン−ソース間容量が増大してしまう。さらに、ゲート抵抗を低減することを目的として、ゲート電極上にゲート短絡用配線を設ける構造を用いた場合、シールド導電膜とゲート短絡配線との間の静電容量があるために、シールド導電膜がない場合に比べてゲート電極−ソース間容量が増大してしまう。
【0012】
以上述べた容量は、全てMOSFETの入出力容量(Cgs、Cds)に加算される。これらは高周波動作におけるMOSFETの入出力インピーダンスを低下させるため、パッケージ内に整合回路を設けても、整合回路における損失が顕著となり、出力電力、効率を低下させるという問題がある。また、インピーダンスの変換比も大きくなることから、周波数帯域、実装面積といったデザイン・マージンの上でも不利である。さらに、入力容量(Cgs)の増加は、MOSトランジスタの遮断周波数を低下させ、高周波電力利得を低下させるという問題がある。
【0013】
一方、ゲート電極を多結晶シリコンとタングステンシリサイドの二重構造(ポリサイド構造)にして抵抗を低減させ、ゲート短絡用配線を省略した場合には、前述のシールド導電膜間の寄生容量は低減できるものの、ゲート電極の抵抗が十分小さくないためにゲート電極の幅(フィンガ幅)に制限が生じ、MOSFETのレイアウトの自由度がなくなり、却って寄生抵抗や容量が増大してしまうという問題がある。
【0014】
本発明の目的は、MOSFETの入出力容量の増大を最小とし、インピーダンス整合回路での損失を増やすことなく、シールド導電膜による帰還容量の低減、電界緩和によるドレイン耐圧および電流容量の向上、ホットエレクトロン劣化の抑制を可能とする半導体装置を提供することにある。
【0015】
本発明の他の目的は、MOSFETのゲート電極の抵抗を十分に低減させ、かつシールド導電膜の効果を引出し、高周波、大電力動作における出力電力、効率の向上と信頼性の確保が両立された半導体装置を提供することにある。
【0016】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0017】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0018】
本発明のMOSFETは、ゲート絶縁膜の上部に形成されたゲート電極と、ソースと、前記ゲート電極と離間して配置されたドレインと、前記ゲート電極と前記ドレインとの間に形成されたドレイン・オフセット層と、前記ドレイン・オフセット層の上部に形成され、前記ソースと電気的に接続されたシールド導電膜とからなり、前記シールド導電膜の膜厚を前記ゲート電極の膜厚よりも薄くしたものである。
【0019】
また、本発明のMOSFETは、前記ドレイン・オフセット層とその上部に形成された前記シールド導電膜との間に、ゲート絶縁膜と第1絶縁膜とが介在しているものである。
【0020】
また、本発明のMOSFETは、その平面レイアウトの少なくとも一部分において、前記ドレイン電極、前記シールド導電膜、前記ゲート電極、前記ソース電極および前記ゲート短絡配線をこの順番で配置したものである。
【0021】
MOSFETのゲート電極とドレイン電極の間にシールド導電膜を設けることは、ゲート電極−ドレイン・オフセット層間の容量を低減するように働き、また、ゲート電極端部におけるドレインの電界を緩和するように働く。
【0022】
また、シールド導電膜がゲート電極と平面パターンで重ならないように配置し、ゲート電極の厚さよりもシールド導電膜の厚さを薄くすることは、シールド導電膜を配置することにより生じる電極間容量の増大を最小限に抑えるように働く。
【0023】
また、シールド導電膜下の絶縁膜の厚さをゲート絶縁膜の厚さよりも厚くすることは、シールド導電膜−ドレイン・オフセット層間容量を最小限に抑えるように働く。
【0024】
また、ゲート電極を配線(ゲート短絡配線)で短絡することは、ゲート抵抗を低減して高周波における電力利得の低下を抑えるように働く。
【0025】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0026】
図1は、本実施形態の高周波用パワーMOSFETが形成されたセル部の一部(MOSFET4個分の領域)を示す平面図、図2は、図1のII−II線に沿ったMOSFET1個分の領域の断面図、図3は、チップの全体レイアウト図である。
【0027】
本実施形態のMOSFETは、比抵抗10mΩcm以下の低抵抗p型単結晶シリコンからなる支持基板1Aとその上部に形成された比抵抗30Ωcm、厚さ10μmの高抵抗p型エピタキシャル層1Bとからなるシリコン基板1の主面に形成されている。このMOSFETは、エピタキシャル層1Bの表面に形成されたゲート酸化膜4、ゲート酸化膜4の上部に形成されたn型多結晶シリコン膜とWシリサイド(WSi2)膜との積層膜(ポリサイド膜)からなるゲート電極3、エピタキシャル層2に形成されたn型半導体領域(ソース)5、p+型半導体領域(ソース打抜き層)6、p型半導体領域(パンチスルーストッパ層)7、n型半導体領域(ドレイン・オフセット層)8、n型半導体領域(ドレイン)9、n型半導体領域(ドレイン・オフセット層)8の上部に形成されたシールド導電膜10およびその下部の酸化シリコン膜11を備えている。
【0028】
特に限定はされないが、上記MOSFETのゲート電極3の長さ(ゲート長)は0.5μm、n型半導体領域(ドレイン・オフセット層)8の長さ(ドレイン・オフセット長)は3.0μm、シールド導電膜10の長さは1.0μm、ゲート電極3とシールド導電膜10との間隔は0.5μmである。また、ゲート電極3の厚さは270nm、シールド導電膜10の厚さは200nm、ゲート酸化膜4の厚さは50nm、酸化シリコン膜11の厚さは300nmである。
【0029】
上記MOSFETの上部には、酸化シリコン膜12を介して第1層目の配線13〜16が形成されている。配線13はソース電極を構成し、酸化シリコン膜12に開孔されたコンタクトホール17を通じてn型半導体領域(ソース)5およびp+型半導体領域(ソース打抜き層)6と電気的に接続されている。この配線13は、アクティブ領域Lを囲むフィールド酸化膜2の上部の酸化シリコン膜12に開孔されたコンタクトホール18を通じてシールド導電膜10と電気的に接続されている。
【0030】
配線14はゲート短絡用配線を構成し、フィールド酸化膜2の上部の酸化シリコン膜12に開孔されたコンタクトホール19を通じてゲート電極3と電気的に接続されている。配線15はドレイン電極を構成し、酸化シリコン膜12に開孔されたコンタクトホール20を通じてn型半導体領域(ドレイン)9と電気的に接続されている。
【0031】
上記配線13〜16の上部には酸化シリコン膜からなる層間絶縁膜22を介して第2層目の配線23〜25が形成されている。なお、図1および図3では、これらの配線23〜25を網掛けパターンで示している。配線23はドレイン取り出し用配線を構成し、層間絶縁膜22に開孔されたスルーホール26を通じて第1層目の配線(ドレイン電極)15と電気的に接続されている。この配線23は、外部接続端子を構成するドレイン用ボンディングパッドBPdと一体に構成されている。
【0032】
配線24はゲート取り出し用配線を構成し、フィールド酸化膜2の上部の層間絶縁膜22に開孔されたスルーホール27を通じて第1層目の配線(ゲート短絡用配線)14と電気的に接続されている。この配線24は、外部接続端子を構成するゲート用ボンディングパッドBPgと一体に構成されている。
【0033】
配線25はソース取り出し用配線を構成し、その一部は、層間絶縁膜22に開孔されたスルーホール28を通じて第1層目の配線(ソース電極)13と電気的に接続されている。配線25の他の一部は、層間絶縁膜22に開孔されたスルーホール29を通じて第1層目の配線16と電気的に接続されている。また、配線16は、コンタクトホール21およびp+型半導体領域(ソース打抜き層)6を通じてシリコン基板1と電気的に接続され、さらにシリコン基板1の裏面のソース電極30と電気的に接続されている。
【0034】
なお、図3では簡略化のためにゲート電極3の数を4本としているが、実際には1個のボンディングパッドBPgに数十本のゲート電極3が接続されて1ブロックを構成し、数ブロックが並列に接続されて大電力を出力するようになっている。
【0035】
このように、本実施形態の高周波用パワーMOSFETは、n型半導体領域(ドレイン・オフセット層)8の上部にソースと同電位のシールド導電膜10を設け、このシールド導電膜10と他の電極配線とを、ドレイン電極15、シールド導電膜10、ゲート電極3、ソース電極13、ゲート短絡用配線14の順序で配置している。
【0036】
次に、ゲート電極3の近傍にシールド導電膜10を形成した効果について、図4〜図6を用いて説明する。
【0037】
図4は、本実施形態のMOSFETのドレイン電極(15)に60Vの電圧を印加し、ゲート電極(3)、シールド導電膜(10)、ソース電極(13)を接地とした場合のシリコン基板(1)表面の電界強度分布を示すグラフである。横軸の横方向位置は、グラフの上部の断面図に対応している。また、比較例として、シールド導電膜がなく、ゲート電極を覆うようにソース電極を形成したMOSFET構造(前記第1の従来技術)の電界強度分布を示した。
【0038】
図示のように、シールド導電膜がない場合は、ゲート電極の端部に電界が集中し、そこで電界強度が最大となっているが、シールド導電膜を設けることにより、そのドレイン側端部にも電界強度のピークが現れ、シールド導電膜のない場合に比べて強度の最大値が低くなっていることが分かる。このことから、本実施形態のMOSFETは、ドレイン耐圧およびドレイン電流を向上させるのに有効であり、かつホットキャリアによる特性劣化を抑制する対策としても有効であると考えられる。
【0039】
図5は、ドレイン・オフセット層(8)のイオン打込み量とドレイン耐圧との関係を示すグラフである。
【0040】
MOSFETを高性能化するためには、ドレイン・オフセット層のイオン打込み量を多くしても、ドレイン耐圧が確保されるようにすることである。すなわち高いドレイン耐圧を確保しながら、MOSFETのオン抵抗(Ron)の低減とドレイン電流容量の向上とを可能とすることである。
【0041】
図示のように、シールド導電膜を設けた場合には、ドレイン・オフセット層のイオン打込み量を2倍程度多くしても、シールド導電膜がない場合と同等のドレイン耐圧が得られた。これにより、オン抵抗(Ron)成分の一部であるドレイン・オフセット層の抵抗(Roffset)が半減し、シールド導電膜がない場合には26ΩmmあったMOSFETのオン抵抗(Ron)が16Ωmmへと4割程度小さくなった。
【0042】
図6は、ドレイン−ソース間に28Vの電圧、ゲート−ソース間に数Vのゲート電圧をそれぞれ印加してドレイン電流を流し、長時間放置した時に、一定のドレイン電流を得るためのゲート電圧の変動量と電圧印加時間との関係を示したグラフである。このゲート電圧の変化は、ドレイン電流が流れることによって発生するホット・エレクトロンがゲート電極とドレイン・オフセット層近傍の酸化膜とに注入されて固定電位を発生させるために起こる。このホット・エレクトロンの注入を抑制するには、注入部の電界を緩和することが必要となる。
【0043】
図示のように、シールド導電膜がない場合は、1時間放置後のゲート電圧変動量が約0.1Vであったが、シールド導電膜を設けることにより、同じ時間の変動量を10分の1以下まで低減することができた。これは、前記図4の電界強度分布グラフでも示したように、シールド導電膜を設けることによって、ゲート電極端部の電界強度が緩和されることに起因している。
【0044】
次に、本実施形態のMOSFETの高周波動作について、図7〜図9を用いて説明する。
【0045】
図7は、本実施形態のMOSFETを使った高周波電力増幅器のパッケージ内等価回路図である。この増幅器は、ゲート幅150mmのFETの入出力にMOS容量とボンディング・ワイヤ(インダクタンス)とからなる入力内部整合回路および出力整合回路を接続したものである。ここで、MOSFETの入力容量(Cgs)は112pF、出力容量(Cds)は42pF、帰還容量(Cgd)は1.6pF、オン抵抗は0.13Ωである。動作周波数が2.2GHzの場合、1/ωCから得られるMOSFETの入出力インピーダンスは、入力が0.71Ω、出力が1.7Ωとなる。この値から、整合回路によりインピーダンスを変換してパッケージ端子から見たインピーダンスを大きくし、外部の実装基板に組み込まれる。
【0046】
図8は、図7で用いたMOSFETにおける高周波、大電力動作の入出力特性を示すグラフである。ここでは、W-CDMA方式の基地局用増幅器への応用を前提として、電源電圧28V、バイアス電流一定において、2.2GHzの正弦波信号をMOSFETに入力した場合の入力電力に対する出力電力およびドレイン効率の関係を示した。MOSFETを2個使用し、プッシュ・プル動作により出力電力を得ている。また、比較例として、従来構造A、Bの入出力特性を示した。ここで、従来構造Aは、シールド導電膜を有しているが、その厚さや位置、ゲート短絡配線の位置など入出力容量の増加についての配慮を行っていないMOSFET構造、従来構造Bは、シールド導電膜がなく、ゲート電極を覆うようにソース電極を形成したMOSFET構造である。
【0047】
図示のように、本実施形態のMOSFETは、従来構造A、Bと比較して、入力電力10Wにおける出力電力が10W以上、ドレイン効率が5%以上向上している。この理由は、従来構造Aについては、入出力容量が本実施形態に比べて20%程度大きくなるため、その分インピーダンスが小さくなり、パッケージ内の整合回路における損失が顕著となったためである。また、従来構造Bについては、シールド導電膜を用いていないために、電界を緩和する必要からドレイン・オフセット層の不純物濃度を高くできず、オン抵抗、ドレイン電流の向上が図れないために性能が向上していない。また、従来構造Bはゲート短絡配線ができないため、ゲート抵抗が気にならないようにゲート電極1本のゲート幅(フィンガ幅)を短くしている。この場合、ゲート抵抗は低減するが、チップ全体としてのフィンガの本数が増えるため、他の寄生容量が増加し、これも性能低下の原因となっている。これに対して、本実施形態のレイアウトでは、ゲート短絡配線をドレイン、ソース電極およびシールド導電膜から十分に離すことができるため、寄生容量を抑えてゲート抵抗を低減することが可能となり、高周波での利得を十分に確保することができる。
【0048】
図8の大電力動作試験において、本実施形態のMOSFETの線形増幅特性評価を行った結果について、図9を用いて説明する。
【0049】
W−CDMA方式の基地局用途には、大きな出力電力で増幅器の線形性が保たれることが要求される。この線形増幅特性の良否の目安として、周波数間隔の狭い2波を入力し、その出力信号の周波数スペクトラムの広がりに起因するパラメータである相互変調歪みを評価した。ここでは、MOSFETの入力として、周波数2.2GHzおよび2.201GHzの周波数の入力電力を加えた場合の3次相互変調歪みと出力電力との関係を示した。パラメータとして、シールド導電膜下の絶縁膜の厚さを500nm、300nm、50nmとした。3次相互変調歪みの目標仕様を-30dBc以下とすると、その条件を達成する出力電力の最大値は、絶縁膜厚さが500nmと300nmとでは46dBm(約40W)、50nmでは45dBm(約32W)に低下している。これは、シールド導電膜下の絶縁膜の厚さをゲート酸化膜と同等の50nmまで薄くしたために、シールド導電膜−ドレイン・オフセット層間の静電容量がドレイン電圧が低い場合に急激に大きく見え、寄生の出力容量が付いたことになり、整合回路とのマッチングが大きくずれるために歪みも悪化したためである。またこの厚さでは、シールド導電膜端部での電界集中があり、得られるドレイン耐圧が低くなるという問題もある。一方、300nmと500nmとでは大差がないが、500nmとした場合は、絶縁膜の厚さが厚すぎるために、図4〜図6で説明した特徴を十分に引出すことができず、300nm付近で最適となった。
【0050】
次に、図10〜図18を用いて本実施形態のMOSFETの製造方法を説明する。
【0051】
まず、図10に示すように、p型単結晶シリコンからなる支持基板1Aの上部にp型エピタキシャル層1Bを成長させたシリコン基板1を用意し、フォトレジスト膜(図示せず)をマスクにしてシリコン基板1にホウ素をイオン打込みすることにより、その底部が支持基板1Aに達するp+型半導体領域(ソース打抜き層)6を形成する。
【0052】
次に、図11に示すように、周知のLOCOS法を用いてシリコン基板1の素子分離領域にフィールド酸化膜2を形成した後、このフィールド酸化膜2によって周囲を囲まれたアクティブ領域Lのシリコン基板1の表面にゲート酸化膜4を形成する。
【0053】
次に、図12に示すように、ゲート酸化膜4の上部にゲート電極3を形成する。ゲート電極3を形成するには、ゲート酸化膜4の上部にCVD法で膜厚100nmのn型多結晶シリコン膜を堆積し、続いてこの多結晶シリコン膜の上部にスパッタリング法で膜厚170nmのWシリサイド膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングする。
【0054】
次に、図13に示すように、フォトレジスト膜をマスクにしてシリコン基板1にホウ素およびリンをイオン打込みすることにより、p型半導体領域(パンチスルーストッパ層)7、n型半導体領域(ドレイン・オフセット層)8、n型半導体領域(ソース)5およびn型半導体領域(ドレイン)9を形成する。p型半導体領域(パンチスルーストッパ層)7は、ゲート電極3を形成する工程に先立って形成しておいてもよい。
【0055】
次に、図14に示すように、シリコン基板1上にCVD法で膜厚300nm程度の酸化シリコン膜11を堆積した後、酸化シリコン膜11の上部にシールド導電膜10を形成する。シールド導電膜10を形成するには、酸化シリコン膜11の上部にCVD法でゲート電極3よりも薄い膜厚(例えば200nm程度)のn型多結晶シリコン膜をした後、フォトレジスト膜をマスクにしたドライエッチングでこの多結晶シリコン膜をパターニングする。
【0056】
次に、図15および図16に示すように、シリコン基板1上にCVD法で膜厚300nm〜500nm程度の酸化シリコン膜12を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜12および酸化シリコン膜11をドライエッチングすることにより、コンタクトホール17〜20を形成する。
【0057】
次に、図17および図18に示すように、酸化シリコン膜12の上部にスパッタリング法で膜厚800nm程度のAl(アルミニウム)合金膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこのAl合金膜をパターニングすることにより、配線(ソース電極)13、配線(ゲート短絡用配線)14、配線(ドレイン電極)15を形成する。
【0058】
その後、酸化シリコン膜12の上部に層間絶縁膜22を形成し、続いて層間絶縁膜22をドライエッチングでスルーホール(26〜29)を形成した後、層間絶縁膜22の上部にスパッタリング法で堆積した膜厚1200nm程度のAl合金膜をパターニングして第2層目の配線(23〜25)を形成し、さらにシリコン基板1の裏面にソース電極30を形成することにより、前記図1〜図3に示すパワーMOSFETが得られる。なお、配線の電流容量やレイアウトの自由度を必要とする場合には、配線層の数を3層以上とすることもできる。
【0059】
このように、本実施形態のパワーMOSFETは、ドレイン・オフセット層8の上部のシールド導電膜10をゲート電極3よりも薄い膜厚で形成する。これにより、図19に示すように、シールド導電膜10の側壁とゲート電極3の側壁との間の容量(Cgs)およびシールド導電膜10の側壁とドレイン電極15との間の容量(Cds)を小さくすることができる。
【0060】
また、シールド導電膜10とドレイン・オフセット層8との間を2層の絶縁膜(ゲート酸化膜4および酸化シリコン膜11)で隔てるので、ゲート酸化膜4上にシールド導電膜10を形成した場合に比べ、ドレイン−ソース間容量も小さくなる。
【0061】
これにより、MOSFETの入出力容量(Cgs、Cds)を小さくすることができるので、高出力電力が可能で高周波特性が良好なMOSFETを実現することができる。
【0062】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0063】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0064】
本発明によれば、GSM、PCS、PDC、W−CDMA方式などの携帯電話基地局システムに使用される電力増幅用MOSFETの信頼性を確保しつつ、出力電力特性および高周波特性を向上させることが可能となる。
【図面の簡単な説明】
【図1】本発明の一実施の形態であるパワーMOSFETが形成されたセル部の一部を示す平面図である。
【図2】図1のII−II線に沿った断面図である。
【図3】本発明の一実施の形態であるパワーMOSFETが形成されたチップの全体レイアウト図である。
【図4】本発明の一実施の形態であるパワーMOSFETの電界強度分布を示すグラフである。
【図5】本発明の一実施の形態であるパワーMOSFETにおけるドレイン・オフセット層のイオン打込み量とドレイン耐圧との関係を示すグラフである。
【図6】本発明の一実施の形態であるパワーMOSFETにおけるゲート電圧の変動量と電圧印加時間との関係を示すグラフである。
【図7】本発明の一実施の形態であるパワーMOSFETを使用した増幅器のパッケージ内等価回路図である。
【図8】本発明の一実施の形態であるパワーMOSFETにおける高周波、大電力動作の入出力特性を示すグラフである。
【図9】本発明の一実施の形態であるパワーMOSFETにおける3次相互変調歪みと出力電力との関係を示すグラフである。
【図10】本発明の一実施の形態であるパワーMOSFETの製造方法を示す要部断面図である。
【図11】本発明の一実施の形態であるパワーMOSFETの製造方法を示す要部断面図である。
【図12】本発明の一実施の形態であるパワーMOSFETの製造方法を示す要部断面図である。
【図13】本発明の一実施の形態であるパワーMOSFETの製造方法を示す要部断面図である。
【図14】本発明の一実施の形態であるパワーMOSFETの製造方法を示す要部断面図である。
【図15】本発明の一実施の形態であるパワーMOSFETの製造方法を示す要部断面図である。
【図16】本発明の一実施の形態であるパワーMOSFETの製造方法を示す要部平面図である。
【図17】本発明の一実施の形態であるパワーMOSFETの製造方法を示す要部断面図である。
【図18】本発明の一実施の形態であるパワーMOSFETの製造方法を示す要部平面図である。
【図19】本発明の一実施の形態であるパワーMOSFETにおけるシールド導電膜−ゲート電極間容量およびシールド導電膜−ドレイン電極間容量の説明図である。
【符号の説明】
1 シリコン基板
1A 支持基板
1B エピタキシャル層
2 フィールド酸化膜
3 ゲート電極
4 ゲート酸化膜
5 n型半導体領域(ソース)
6 p+型半導体領域(ソース打抜き層)
7 p型半導体領域(パンチスルーストッパ層)
8 n型半導体領域(ドレイン・オフセット層)
9 n型半導体領域(ドレイン)
10 シールド導電膜
11 酸化シリコン膜
12 酸化シリコン膜
13 配線(ソース電極)
14 配線(ゲート短絡用配線)
15 配線(ドレイン電極)
16 配線
17〜21 コンタクトホール
22 層間絶縁膜
23 配線(ドレイン取り出し用配線)
24 配線(ゲート取り出し用配線)
25 配線(ソース取り出し用配線)
26〜29 スルーホール
30 ソース電極
BPd ドレイン用ボンディングパッド
BPg ゲート用ボンディングパッド
L アクティブ領域
Claims (8)
- 第1導電型の半導体基板の主面に絶縁ゲート型電界効果トランジスタが形成された半導体装置であって、前記絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜の上部に形成された第1導電膜からなるゲート電極と、前記半導体基板に形成された第2導電型の半導体領域からなるソースと、前記半導体基板に形成され、前記ゲート電極と離間して配置された第2導電型の半導体領域からなるドレインと、前記ゲート電極と前記ドレインとの間の領域の前記半導体基板に形成された第2導電型の半導体領域からなるドレイン・オフセット層と、前記ドレイン・オフセット層の上部に形成され、前記ソースと電気的に接続された第2導電膜からなるシールド導電膜と、前記ゲート電極と電気的に接続された第1金属膜からなるゲート短絡用配線と、前記ソースと電気的に接続された第1金属膜からなるソース電極と、前記ドレインと電気的に接続された第1金属膜からなるドレイン電極とからなり、前記絶縁ゲート型電界効果トランジスタの平面レイアウトにおいて、前記ドレイン電極、前記シールド導電膜、前記ゲート電極、前記ソース電極および前記ゲート短絡用配線が前記絶縁ゲート型電界効果トランジスタのチャネル方向に沿って、この順番で配置されていることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記シールド導電膜を構成する前記第2導電膜の膜厚は、前記ゲート電極を構成する前記第1導電膜の膜厚よりも薄いことを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記ドレイン・オフセット層とその上部に形成された前記シールド導電膜との間には、前記ゲート絶縁膜とその上部に形成された第1絶縁膜とが介在していることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記絶縁ゲート型電界効果トランジスタは、動作周波数が800MHz〜2.5GHzの高周波電力増幅器の増幅素子を構成することを特徴とする半導体装置。
- 請求項1記載の絶縁ゲート型電界効果トランジスタ、容量とインダクタンスとからなる入力内部整合回路および出力整合回路を有する高周波増幅回路を備えた半導体装置。
- 請求項1記載の半導体装置において、前記シールド導電膜を構成する前記第2導電膜の膜厚は、前記ドレイン電極を構成する前記第1金属膜の膜厚よりも薄いことを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記半導体基板は、第1導電型の単結晶シリコンからなる支持基板とその上部に形成された第1導電型のシリコンエピタキシャル層からなることを特徴とする半導体装置。
- 請求項7記載の半導体装置において、前記シリコンエピタキシャル層に形成され、前記ソースおよび前記支持基板と電気的に接続された第1導電型の半導体領域からなるソース打ち抜き層と、前記支持基板の裏面に形成されたソース電極とをさらに有することを特徴とする半導体装置。
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