JP2006059978A - 半導体装置 - Google Patents

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Abstract

【課題】フィールド反転の発生を防止し、微細化に有利な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板２１の主表面上にマトリクス状に設けられ、それぞれがゲート電極ＴＧと、前記ゲート電極上に設けられたゲート電極コンタクト２６と、ゲート幅方向に隣接する前記ゲート電極コンタクト上に設けられゲート幅方向の前記ゲート電極を電気的に接続する配線層２７とを備えた複数の高耐圧系絶縁ゲート型電界効果トランジスタＴＲと、ゲート長方向およびゲート幅方向において隣接する前記トランジスタ間の素子分離領域ＳＴＩ上に設けられ、前記トランジスタの電流経路がオンとなるためにゲートに印加される電位と異なる導電型の電位または基準電位を前記素子分離領域に印加するシールド用ゲート３１とを具備している。
【選択図】 図２

Description

この発明は、半導体装置に関し、例えば、ＮＡＮＤ型フラッシュメモリのロウデコーダ（Row Decoder）のコア（core）部に設けられた高耐圧系トランジスタ等に適用されるものである。
従来より、例えば、高耐圧系トランジスタ等において、隣接する上記トランジスタ間の素子分離領域には、大きな電圧が印加される。よって、上記素子分離領域を十分にとっておかないと、素子分離領域でいわゆるフィールド反転が発生し、隣接するトランジスタ間で電流が流れてしまうという問題がある。
そのため、例えば、特許文献１の第３図（ｄ）には、隣接する高耐圧系トランジスタの間に分離用トランジスタを更に設け、上記分離用トランジスタによりカットオフすることによって素子分離し、フィールド反転を防止する例が示されている。
しかし、フィールド反転の発生を防止するために分離用トランジスタを更に設けると、セル面積が増大して微細化に不利となるという事情がある。
特開平４−１９９６５８号公報 明細書
この発明は上記のような事情に鑑みて、フィールド反転の発生を防止し、微細化に有利な半導体装置を提供する。
この発明の一態様によれば、半導体基板の主表面上にマトリクス状に設けられ、それぞれがゲート電極と、前記ゲート電極上に設けられたゲート電極コンタクトと、ゲート幅方向に隣接する前記ゲート電極コンタクト上に設けられゲート幅方向の前記ゲート電極を電気的に接続する配線層とを備えた複数の高耐圧系絶縁ゲート型電界効果トランジスタと、ゲート長方向およびゲート幅方向において隣接する前記トランジスタ間の素子分離領域上に設けられ、前記トランジスタの電流経路がオンとなるためにゲートに印加される電位と異なる導電型の電位または基準電位を前記素子分離領域に印加するシールド用ゲートとを具備する半導体装置を提供できる。
この発明の一態様によれば、半導体基板の主表面上にマトリクス状に設けられ、ゲート幅方向にゲート電極が延設されてゲート幅方向のゲート電極が共有された複数の高耐圧系絶縁ゲート型電界効果トランジスタと、ゲート長方向およびゲート幅方向において隣接する前記トランジスタ間の素子分離領域上であって、前記ゲート電極が設けられた素子分離領域上以外の素子分離領域上に設けられ、前記トランジスタの電流経路がオンとなるためにゲートに印加される電位と異なる導電型の電位または基準電位を前記素子分離領域に印加するシールド用ゲートとを具備する半導体装置を提供できる。
この発明によれば、フィールド反転の発生を防止し、微細化に有利な半導体装置が得られる。
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
［第１の実施形態］
まず、この発明の第１の実施形態に係る半導体装置について、ＮＡＮＤ型フラッシュメモリを例に挙げ、図１乃至図６を用いて説明する。図１は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイとその周辺回路を模式的に示す平面図である。
図示するように、ＮＡＮＤ型フラッシュメモリ１１は、ロウデコーダ１２、メモリセルアレイ１３、センスアンプ１４、ソース線ドライバ１５を備えている。
ロウデコーダ１２は、ワード線ＷＬ１〜ＷＬ８のうちの１本、選択セレクトゲート線ＳＧＤ、ＳＧＳを選択するように構成されている。また、ロウデコーダ１２は、ロウメインデコーダ回路部１６、コア部（ロウサブデコーダ回路部）１７を備えている。ロウメインデコーダ回路部１６は、ロウアドレス信号をデコードして、ロウアドレスデコード信号をコア部１７に送信する。コア部１７は、転送ゲート線ＴＧにゲートが共通接続されたトランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳ、高電圧系トランジスタＴＲ１〜ＴＲ８を備えている。
メモリセルアレイ１３は、マトリクス状に配置された複数個のＮＡＮＤセル１８を有している。ＮＡＮＤセル１８のそれぞれは、８個のメモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、半導体基板の主表面上にゲート絶縁膜を介して設けられた浮遊電極、浮遊電極上に設けられたゲート間絶縁膜、ゲート間絶縁膜上に設けられた制御電極を備えた積層構造である（図示せず）。メモリセルトランジスタＭＴは、隣接するものでソース／ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２の間にその電流経路が直列接続されるように配置されている。尚、メモリセルトランジスタＭＴの個数は、８個に限らず、例えば、１６個、３２個等であってもよく、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセル１８を選択できれば、選択トランジスタＳＴ１、ＳＴ２のいずれか一方のみが設けられていても良い。
同一列にあるメモリセルトランジスタＭＴの制御電極はワード線ＷＬ１〜ＷＬ８のいずれかに共通接続され、同一行にある選択トランジスタＳＴ１、ＳＴ２のゲートはそれぞれセレクトゲートＳＧＤ、ＳＧＳに接続されている。同一行にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ１〜ＢＬｎのいずれかに接続されている。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、ソース線ドライバ１５に接続されている。
センスアンプ１４は、選択されたメモリセルトランジスタＭＴから読み出したデータを増幅するように構成されている。
ソース線ドライバ１５は、ソース線ＳＬに電圧を印加するように構成されている。
次に、図２乃至図７を用いて、コア部１７の高電圧系トランジスタＴＲ１〜ＴＲ８について、トランジスタＴＲ１〜ＴＲ４を抽出して説明する。
図２は、高耐圧系トランジスタＴＲ１〜ＴＲ４を模式的に示す平面図である。図３は、図２中のＡ−Ａ´線に沿った断面構造図である。図４は、図２中のＢ−Ｂ´線に沿った断面構造図である。
図示するように、半導体基板２１の主表面上の素子分離領域ＳＴＩ（Shallow Trench Isolation）により分離された素子領域ＡＡに高耐圧系トランジスタＴＲ１〜ＴＲ４が設けられている。
トランジスタＴＲ１〜ＴＲ４のそれぞれは、基板２１上に設けられたゲート絶縁膜２３、ゲート絶縁膜２３上に設けられた浮遊電極層２４、浮遊電極層２４上に設けられた制御電極層２５、基板２１中にゲート電極を挟むように隔離して設けられたソースＳ１〜Ｓ４／ドレインＤ１〜Ｄ４を備えている。ソースＳ１〜Ｓ４およびドレインＤ１〜Ｄ４にはそれぞれコンタクトが設けられ、所望の電位を印加する。例えば、図４に示すように、ドレインコンタクトＤＣは、絶縁層２８、浮遊電極層２４、およびゲート絶縁膜２３を貫通して基板２１表面上に設けられ、配線層ＤＬに電気的に接続している。上記のように、転送ゲート線ＴＧは、浮遊電極層２４および制御電極層２５により構成されている。浮遊電極層２４、制御電極層２５は、例えば、ポリシリコン等により形成されている。
浮遊電極層２５は、トランジスタＴＲ１〜ＴＲ４ごとに分離されて素子領域ＡＡ上に設けられている。そして、ゲート電極コンタクト２６が、浮遊電極層２５がゲート幅方向に沿って素子分離領域ＳＴＩ上に延設された部分（フリンジ部分）上に設けられている。配線層２７が、ゲート幅方向に隣接する前記ゲート電極コンタクト２６上に設けられ、ゲート幅方向の転送ゲート線ＴＧを電気的に接続している。
さらに、ゲート長方向およびゲート幅方向において隣接するトランジスタＴＲ１〜ＴＲ４の間の素子分離領域ＳＴＩ上にシールド用ゲート３１が設けられている。換言すれば、素子分離領域ＳＴＩ上にトランジスタＴＲ１〜ＴＲ４を囲むようにシールド用ゲート３１が設けられている。このシールド用ゲート３１には、接地されて０Ｖが印加されているか、または所定の負のバイアスが印加されている。
尚、上記シールド用ゲート３１はゲート長方向のみに設けられていてもよい。
また、浮遊電極層２４および制御電極層２５は、図示しない配線層により転送ゲート線ＴＧに電気的に接続されている。さらに、ソースＳ１〜Ｓ４、ドレインＤ１〜Ｄ４のコンタクトは、図示しない配線層により所望の電位が印加される。
＜動作（セルフブースト方式）＞
次に、セルフブースト方式によってメモリセルトランジスタＭＴにデータを書き込む場合の高耐圧系トランジスタＴＲ１〜ＴＲ８の動作について説明する。書き込み動作は、いずれかのワード線ＷＬ１〜ＷＬ８に接続された全てのメモリセルトランジスタＭＴ（１ＰＡＧＥ）に対して一括して行われる。以下、トランジスタＴＲ１、ＴＲ２を抽出し、図１中で示すメモリセルトランジスタＭＴ２にデータを書き込む場合を例に挙げて説明する。図５、図６は、トランジスタＴＲ１、ＴＲ２の動作を説明するための平面図である。
まず、ビット線ＢＬ１に０Ｖが印加され、ビット線ＢＬ２〜ＢＬｎにＶccが印加されることにより、ビット線ＢＬ１に接続されているＮＡＮＤセル１８が選択される。
続いて、図５に示すように、転送ゲート線ＴＧが選択される前は、トランジスタＴＲ１、ＴＲ２はオフとなり、ソースＳ１、Ｓ２には電位が印加されない（０Ｖ）かまたはフローティング状態である。続いて、ワード線ＷＬ２に接続されたメモリセルトランジスタＭＴを選択するために、ドレインＤ２にロウメインデコーダ回路部１６の一部分Dec １６−２から転送された書き込み電圧Ｖpgm （例えば、２５Ｖ程度）が印加される。一方、上記トランジスタＴＲ２と素子分離領域ＳＴＩを挟んでゲート幅方向に隣接するトランジスタＴＲ１は選択されていないため、ロウメインデコーダ回路部１６の一部分Dec １６−１から電圧は転送されず、ドレインＤ１には電圧が印加されない（０Ｖ）。
上記のようなバイアス関係であると、ドレインＤ１とドレインＤ２の素子分離領域間３５に、高電位（書き込み電圧Ｖpgm 程度）が印加される。一方で、ドレインＤ１とドレインＤ２の素子分離領域間３５には、０Ｖまたは負の電位が印加されたシールド用ゲート３１が設けられている。そのため、素子分離領域間３５における素子分離を十分にして、いわゆるパンチスルーリークの発生を防止している。
続いて、ドレインＤ１に中間電位Ｖpassが印加される。さらに、ワード線ＷＬ２に書き込み電圧Ｖpgmを転送するための電位ＶpgmH（Ｖpgm ＋Ｖth、例えば、２６Ｖ程度)が、転送ゲート線ＴＧに印加される。上記電位ＶpgmH により、トランジスタＴＲ１、ＴＲ２、はオンする。そして、ワード線ＷＬ１（非選択ワード線）、ＷＬ２（選択ワード線）にそれぞれ中間電位Ｖpass、書き込み電圧Ｖpgm が転送される。
上記のようなバイアス関係でも、ゲート幅方向の転送ゲート線ＴＧ下における素子分離領域間３７に、高電位ＶpgmHが印加される。一方で、素子分離領域間３７には、０Ｖまたは負の電位が印加されたシールド用ゲート３１が設けられている。そのため、素子分離領域間３７にチャネルが形成されて電流が流れるいわゆるフィールド反転を防止している。
さらに、上記電位ＶpgmH により、トランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳもオンし、選択セレクトゲート線ＳＧＤに電位Ｖccが転送され、非選択セレクトゲート線ＳＧＳに０Ｖが転送される。また、他のトランジスタＴＲ３〜ＴＲ８の動作は、上記トランジスタＴＲ１と同様である。
そのため、電位Ｖccおよび中間電位Ｖpassが転送されたトランジスタＳＴ１、メモリセルトランジスタＭＴ１がオンするため、メモリセルトランジスタＭＴ２が設けられる基板にはビット線ＢＬ１の電位０Ｖが印加される。さらに、メモリセルトランジスタＭＴ２の制御電極（図示せず）に転送された書き込み電圧Ｖpgm が印加されることにより、メモリセルトランジスタの浮遊電極（図示せず）に電子が注入される。以上のようにして、書き込み動作が行われる。
以上に説明したように、この実施形態に係る半導体装置は、ゲート長方向およびゲート幅方向において隣接するトランジスタＴＲ１〜ＴＲ４の間の素子分離領域ＳＴＩ上に、０Ｖまたは負の電位を素子分離領域ＳＴＩに印加するシールド用ゲート３１が設けられている。そのため、ドレインＤ１とドレインＤ２の素子分離領域間３５に、高電位（書き込み電圧Ｖpgm 程度）が印加された場合（図５）であっても、素子分離領域間３５における素子分離を十分にでき、いわゆるパンチスルーリークの発生を防止できる。よって、パンチスルーリークによるショートや余分な消費電力を低減することができ、信頼性を向上できる。
また、上記効果は、ゲート幅方向に隣接するトランジスタ間に限らず、同様なバイアス関係にあればゲート長方向（例えば、トランジスタＴＲ１、ＴＲ３間、トランジスタＴＲ２、ＴＲ４間）においても同様である。
さらに、上記効果により絶縁性が向上するため、ゲート長方向およびゲート幅方向において隣接するトランジスタＴＲ１〜ＴＲ４間の素子分領域ＳＴＩの距離を大きく設ける必要がない。そのため、ゲート長方向およびゲート幅方向の素子分離領域ＳＴＩの面積を低減でき、微細化に有利である。その結果、コア部１７のセル面積を低減することができる。ここで、コア部１７のセル面積が、ＮＡＮＤ型フラッシュメモリ１１全体の面積に占める割合は大きい。そのため、かかるコア部１７が微細化に有利であることは、ＮＡＮＤ型フラッシュメモリ１１のセル面積低減に対して有効である。
さらに、ゲート幅方向の転送ゲート線ＴＧ下における素子分離領域間３７に、高電位ＶpgmHが印加される場合（図６）であっても、素子分離領域間３７には、０Ｖまたは負の電位が印加されたシールド用ゲート３１が設けられている。そのため、素子分離領域間３７にチャネルが形成されて電流が流れるいわゆるフィールド反転を防止でき、信頼性を向上できる。
同様に、シールド用ゲート３１によりフィールド反転を防止できるために絶縁性が向上し、ゲート長方向およびゲート幅方向において隣接するトランジスタ間の素子分領域ＳＴＩの距離を大きく設ける必要がない。そのため、ゲート長方向およびゲート幅方向の素子分離領域ＳＴＩの面積を低減でき、微細化に有利である。
上記のように、制御電極層２５および浮遊電極層２４は、トランジスタＴＲ１〜ＴＲ４ごとに分離されて設けられているため、素子分離領域ＳＴＩにフィールド反転等が発生し得る電位を印加することはなく、信頼性を向上できる。
以上のように、ゲート長方向およびゲート幅方向において隣接するトランジスタＴＲ１〜ＴＲ４の間の素子分離領域ＳＴＩ上にシールド用ゲート３１を積極的に設けることにより、パンチスルーリークおよびフィールド反転を防止でき、信頼性を向上できる。
かつ、シールド用ゲート３１によりパンチスルーリークおよびフィールド反転を防止できるために絶縁性が向上し、ゲート長方向およびゲート幅方向において隣接するトランジスタＴＲ１〜ＴＲ４間の素子分領域ＳＴＩの距離を大きく設ける必要がない。そのため、ゲート長方向およびゲート幅方向の素子分離領域ＳＴＩの面積を低減でき、微細化に有利である。
さらに、ゲート電極コンタクト２６は、制御電極層２５がゲート幅方向に沿って素子分離領域ＳＴＩ上に延設された部分（フリンジ部分）上に設けられている。
そのため、絶縁層２８中に、例えば、ＲＩＥ（Reactive Ion Etching）等の異方性エッチング工程を用いて、ゲート電極コンタクト２６を形成する際において、浮遊電極層２４がエッチングされてダメージを受けることを防止できる点で有利である。
［変形例１］
次に、この発明の変形例１に係る半導体装置について、図７を用いて説明する。以下の説明において、上記第１の実施形態と重複する部分の説明は省略する。図７は、この変形例１に係る半導体装置を模式的に示す断面構造図であり、上記図３と同一の方向における断面構造図である。
図示するように、この変形例１に係る半導体装置は、ゲート電極コンタクト２６が素子領域ＡＡ上におけるゲート電極（浮遊電極層２４）上に設けられている。
上記のような構成によれば、上記第１の実施形態と同様の効果を得られる。さらに、この変形例１に係る半導体装置は、ゲート電極コンタクト２６が素子領域ＡＡ上におけるゲート電極（コントロールゲート２５）に設けられている。そのため、コントロールゲート２５のいわゆるフリンジ部分上にゲート電極コンタクト２６を設けず、ゲート幅方向のフリンジ部分を小さくすることができる。その結果、ゲート幅方向のセル面積を低減することができ、微細化に対して有利である。
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体装置について、図８および図９を用いて説明する。以下の説明において、上記第１の実施形態と重複する部分の説明は省略する。図８は、この実施形態に係る半導体装置を模式的に示す平面図である。図９は、図８中におけるＣ−Ｃ´線に沿った断面構造図である。
この実施形態に係る半導体装置は、ゲート幅方向のトランジスタＴＲ１−ＴＲ２、ＴＲ３−ＴＲ４において制御電極層４５を共有するように設けられている。そのため、上記第１の実施形態に係る半導体装置のようにゲート電極コンタクト２６は設けられていない。
さらに、ゲート長方向およびゲート幅方向において隣接するトランジスタＴＲ１〜ＴＲ４の素子分離領域ＳＴＩ上であって、制御電極層４５が設けられた素子分離領域上以外の素子分離領域上にシールド用ゲート３１が設けられている。換言すれば、シールド用ゲート３１は、制御電極層４５が設けられた素子分離領域上以外の素子分離領域上にトランジスタＴＲ１〜ＴＲ４を囲むように設けられている。シールド用ゲート３１は、転送ゲート線ＴＧが設けられた素子分離領域以外の素子分離領域に、０Ｖまたは所定の負のバイアスの電位を印加している。また、制御電極層４５は、転送ゲート線ＴＧに電気的に接続されている（図示せず）。
上記のような構成によれば、上記第１の実施形態と同様な効果を有する。さらに、ゲート長方向およびゲート幅方向において隣接するトランジスタＴＲ１〜ＴＲ４の素子分離領域ＳＴＩ上であって、制御電極層４５が設けられた素子分離領域上以外の素子分離領域上にシールド用ゲート３１が設けられている。かつ、シールド用ゲート３１は、制御電極層４５が設けられた素子分離領域以外の素子分離領域に、０Ｖまたは所定の負のバイアスの電位を印加している。
そのため、上記と同様の作用によって、いわゆるパンチスルーリークおよびフィールド反転が発生することを防止することができる。その結果、信頼性を向上できる。
また、このシールド用ゲート３１は、転送ゲート線ＴＧが設けられた素子分離領域ＳＴＩ上には設けられていないため、ゲート幅方向に隣接するトランジスタＴＲ１−ＴＲ２間およびＴＲ３−ＴＲ４間の距離が十分にとれない場合に、制御電極層４５およびシールド用ゲート３１が接触してショートを起こすことを防止できる。さらに、ゲート幅方向に隣接するトランジスタＴＲ１〜ＴＲ２間およびＴＲ３〜ＴＲ４間の距離が短い場合であっても、絶縁性を向上できることから、ゲート幅方向のセル面積を低減できる点で有利である。
また、ゲート幅方向のトランジスタＴＲ１〜ＴＲ２、ＴＲ３〜ＴＲ４において制御電極層４５を共有するように設けられているため、上記第１の実施形態のようにゲート電極コンタクト２６を設ける必要がない。その結果、容易に製造でき、製造コストを低減できる点で有利である。
［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体装置について、図１０および図１１を用いて説明する。以下の説明において、上記第１、第２の実施形態、および変形例１と重複する部分の説明は省略する。図１０は、この実施形態に係る半導体装置を模式的に示す平面図である。図１１は、この実施形態に係る半導体装置の制御電極層４５のゲート長方向の幅Ｗ−しきい値電圧Ｖth特性を模式的に示す図である。
この実施形態に係る半導体装置は、ゲート幅方向のトランジスタＴＲ１〜ＴＲ２、ＴＲ３〜ＴＲ４において制御電極層４５が共有されている。そして、制御電極層４５は、素子分離領域ＳＴＩ上のゲート長方向に沿った幅Ｗが小さい部分５５を備えている。さらに、シールド用ゲート３１は、上記部分５５の近傍にゲート長方向に沿って延設された腕部５９を備えている。
上記のような構成によれば、上記第２の実施形態と同様な効果を有する。さらに、この実施形態に係る半導体装置は、部分５５における制御電極層４５の幅Ｗが小さくなるように設けられている。ここで、制御電極層４５のゲート幅方向の長さをＬ、ゲート長方向の幅をＷとすれば、幅Ｗを小さくでき、かつ長さＬは上記第２の実施形態に係る半導体装置と一定とすることができる。そのため、図１１に示すいわゆるナロウチャネル効果により、しきい値電圧Ｖthを上げることができる。その結果、フィールド反転をより防止でき、信頼性を向上できる点で有利である。
さらに、シールド用ゲート３１は、上記部分５５の近傍にゲート長方向に沿って延設された腕部５９を備えている。そのため、フィールド反転が起こり得る素子分離領域ＳＴＩ上により近づいてシールド用ゲート３１を設けることができるため、フィールド反転をより防止し、信頼性を向上できる。
尚、上記第１乃至第３の実施形態、および変形例１においては、ＮＡＮＤ型フラッシュメモリのロウデコーダ１２のコア部１７に設けられたＮ型の高耐圧系ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ；Metal Oxide Semiconductor Field Effect Transistor）ＴＲ１〜ＴＲ８をその一例として説明した。しかし、この発明は、その他の高耐圧系絶縁ゲート型電界効果トランジスタに適用可能である。例えば、Ｐ型の高耐圧系ＭＯＳ型電界効果トランジスタ等を適用することも可能である。上記トランジスタを適用した場合には、シールド用ゲート３１に印加する電位は正のバイアス（トランジスタの電流経路がオンとなるためにゲートに印加される電位と異なる導電型の電位）かまたは基準電位である。
さらに、ＮＡＮＤ型に限らず、ＮＯＲ型フラッシュメモリのロウデコーダのコア部に設けられた高耐圧系ＭＯＳ型電界効果トランジスタにも適用することが可能である。
以上、第１乃至第３の実施形態、および変形例１を用いてこの発明の説明を行ったが、この発明は上記各実施形態および変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および変形例には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態および変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
この発明の第１の実施形態に係る半導体装置を模式的に示す平面図。 この発明の第１の実施形態に係る半導体装置のロウデコーダのコア部における高耐圧系トランジスタを模式的に示す平面図。 図２中のＡ−Ａ´線に沿った断面構造図。 図２中のＢ−Ｂ´線に沿った断面構造図。 第１の実施形態に係る半導体装置の高耐圧系トランジスタの動作を説明するための平面図。 第１の実施形態に係る半導体装置の高耐圧系トランジスタの動作を説明するための平面図。 この発明の変形例１に係る半導体装置の高耐圧系トランジスタを模式的に示す断面構造図。 この発明の第２の実施形態に係る半導体装置の高耐圧系トランジスタを模式的に示す平面図。 図８中のＣ−Ｃ´線に沿った断面構造図。 この発明の第３の実施形態に係る半導体装置の高耐圧系トランジスタを模式的に示す平面図。 この発明の第３の実施形態に係る半導体装置の高耐圧系トランジスタのゲート長方向の幅Ｗ−しきい値電圧Ｖth特性を模式的に示す図。
符号の説明
２１…半導体基板、２２、ＳＴＩ…素子分離領域、ＡＡ…素子領域、ＴＲ１〜ＴＲ４…高耐圧系トランジスタ、Ｓ１〜Ｓ４…ソース、Ｄ１〜Ｄ４…ドレイン、２４…浮遊電極層、２５…制御電極層、２６…ゲートコンタクト、３１…シールド用ゲート。

Claims (5)

  1. 半導体基板の主表面上にマトリクス状に設けられ、それぞれがゲート電極と、前記ゲート電極上に設けられたゲート電極コンタクトと、ゲート幅方向に隣接する前記ゲート電極コンタクト上に設けられゲート幅方向の前記ゲート電極を電気的に接続する配線層とを備えた複数の高耐圧系絶縁ゲート型電界効果トランジスタと、
    ゲート長方向およびゲート幅方向において隣接する前記トランジスタ間の素子分離領域上に設けられ、前記トランジスタの電流経路がオンとなるためにゲートに印加される電位と異なる導電型の電位または基準電位を前記素子分離領域に印加するシールド用ゲートとを具備すること
    を特徴とする半導体装置。
  2. 前記ゲート電極コンタクトは、前記ゲート電極端部がゲート幅方向に沿って素子分離領域上に延設されたフリンジ部分に設けられること
    を特徴とする請求項１に記載の半導体装置。
  3. 半導体基板の主表面上にマトリクス状に設けられ、ゲート幅方向にゲート電極が延設されてゲート幅方向のゲート電極が共有された複数の高耐圧系絶縁ゲート型電界効果トランジスタと、
    ゲート長方向およびゲート幅方向において隣接する前記トランジスタ間の素子分離領域上であって、前記ゲート電極が設けられた素子分離領域上以外の素子分離領域上に設けられ、前記トランジスタの電流経路がオンとなるためにゲートに印加される電位と異なる導電型の電位または基準電位を前記素子分離領域に印加するシールド用ゲートとを具備すること
    を特徴とする半導体装置。
  4. 素子分離領域上の前記ゲート電極は、ゲート長方向に幅が細く設けられた部分を備え、
    前記シールド用ゲートは、前記幅が細く設けられた部分の近傍にゲート長方向に沿って延設された腕部を備えること
    を特徴とする請求項３に記載の半導体装置。
  5. 前記高耐圧系絶縁ゲート型電界効果トランジスタは、メモリセルアレイの近傍に形成されたロウデコーダのコア部に設けられること
    を特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
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