KR100888425B1 - 고전압 ｍｏｓ장치에서 누설을 예방하는 차폐구조물 - Google Patents
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Abstract
기판에 마련된 제1 HVW(high-voltage well)부, 상기 기판에 마련된 제2 HVW부, 상기 기판에 마련되 있고 제1 및 제2 HVW부와 반대되는 전도성 타입의 제3 HVW부를 포함한 고전압MOS장치로서, 적어도 하나의 부분이 상기 HVPW부는 제1 HVNW부와 제2 HVNW부 사이에 마련되며, 제1HVNW부, 제2HVNW부, 그리고 HVPW부에 존재하는 절연부와 그리고 차폐패턴은 상기 절연부 위의 상기 게이트 전극으로부터 전기적으로 절연되어 있다.
상기 게이트전극과 차폐패턴은 약 0.4㎛보다 작은 공간을 가지는 것이 바람직하다. 상기 차폐패턴은 상기 게이트전극에 적용되는 스트레스 전압보다 적은 전압으로 연결되는 것이 바람직하다.
반도체, 누설 전류, 차폐패턴, 고전압MOS장치
Description
도 1A내지 1C는 본 발명의 바람직한 일 실시예를 나타낸다.
도 2A내지 2C는 차폐(shielding) 패턴이 없는 고전압 MOS 장치의 평면도(top view)와 횡단면도(cross-sectional view),
도 3A내지 4C들은, 도 1A내지 1C에 도시된 바람직한 실시예를 제조하는 중간 단계들의 평면도와 횡단면도,
도 5A 및 5B는 바람직한 실시예의 변형 예를 도시한 도면,
도 6은 차폐패턴과 게이트간의 공간의 작용에 따른 표준화된 누설량을 도시한다.
도 7은 차폐패턴의 길이와 게이트의 길이의 비율에 작용에 따른 정규화된 누설량을 도시한다.
도 8은 선행 기술의 고전압 MOS에서 BTS테스트 후에 상당히 증가한 누설전류의 설명에 제공되는 도면, 그리고
도9는 차폐패턴들을 구비한 고전압 MOS에서 실질적으로 증가량이 없는 누설전류의 설명에 제공되는 도면이다.
* 도면의 주요 부분에 대한 부호의 설명 *
20:기판 24,26:HVNW
28:HVPW 30:절연부
32,34,36:액티브부 38:게이트전극
40: 게이트 절연체 42:차폐패턴
본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 MOS장치(metal-oxide-semiconductor)에 관한것으로, 보다 더 상세하게는 고전압MOS장치에 관한 구조물 및 제조방법에 관한 것이다.
HVMOS(High-voltage metal-oxide-semiconductor)장치는 많은 전자장치, 예를 들어 CPU의 파워서플라이, 전력관리시스템, AC/DC 컨버터 등에 널리 사용된다.
HVMOS장치에는 다양한 형태가 존재한다. 대칭 HVMOS 장치는 소스(source)단과 드레인(drain)단에 대칭적인 구조를 가질 수 있다. 고압은 드레인(drain)과 소스(source) 양단에 공급될 수 있다. 비대칭 HVMOS장치는 소스단과 드레인단에 비대칭적인 구조를 가질 수 있다. 예를들어, 소스단과 드레단 중 어느 하나에만, (일반적으로 드레인단이) 고압을 유지하도록 설계된다.
HVMOS장치는 고전압이 게이트에 공급되어 높은 온도로 장치에 스트레스를 가하는 동안, BTS(편향된 온도 스트레스) 테스트를 견뎌내야 할 필요가 있을 것이다. 대칭형 HVNMOS가 높은 게이트전압하에서 스트레스 테스트되면, 드레인단와 소스단 사이에서의 누설전류가 BTS스트레스 테스트전의 누설전류에 비하여 상당하게 증가되는 것이 발견되었다. off-state누설전류는 BTS스트레스 테스트 전과 비교하여 3에서 5 배일 수 있다. 그 후, BTS스트레스 전압이 제거된 후라도 상기 누출전류를 유지된다. 그래서, BTS테스트의 영향을 제거하는 해결책이 필요하다.
상기와 같은 기술적 과제를 해결하기 위한, 본 발명에 따른 고전압 MOS 장치는, 상기 기판에 마련되는 제1 HVW(high-voltage well)부와 상기 기판에 마련되는 제2 HVW부, 상기 기판에 마련되며, 상기 제1 및 제2 HVW부와 반대되는 전도성 타입이고, 적어도 하나의 부분이 상기 제1 HVW부와 상기 제2 HVW부 사이에 마련되는 제3 HVW부; 상기 제1 HVW부,상기 제2 HVW부, 및 상기 제3HVW부 안에 마련되는 절연부; 상기 제1 HVW부로부터 상기 제2 HVW부까지 위쪽으로 펼쳐진 게이트 절연체; 상기 게이트절연체 위에 마련된 게이트 전극; 및 상기 절연부 위에 마련되며 , 게이트전극으로부터 전기적으로 절연되어 있는 차폐패턴을 포함한다.
상기 게이트 전극과 차폐차폐 패턴간의 공간은 약0.4㎛미만인 것을 특징으로 할 수 있다.
상기 차폐패턴은 상기 게이트전극에 인가된 스트레스 전압보다 실질적으로 적은 전압으로 연결된 것을 특징으로 할 수 있다.
본 발명의 다른 예로서 상기 고전압 MOS장치는 기판; 제 1 방향으로 기판에 마련되는 제1 HVNW(high-voltage N-well)부와 제2 HVNW부 ; 상기 기판에 마련되며, 적어도 하나의 부분이 상기 제1 HVNW부와 상기 제2 HVNW부 사이에 마련되는 제3 HVPW(high-voltage P-well)부; 제1 HVNW부로부터 제2 HVNW부까지 확장되어 마련되며, 또한 제 1방향에 따른 방향으로 마련된 게이트 절연체; 상기 게이트절연체 위에 마련된 게이트 전극; 상기 제1 HVNW부,상기 제2 HVNW부, 및 상기 제3 HVPW부 안에 마련되며 제1 방향에 직각으로 된 제2방향의 게이트 절연체의 한쪽 모서리까지 확장된 구역을 포함하는 절연부; 및 상기 절연부 위에 마련되며, 게이트전극으로부터 전기적으로 절연되어 있는 차폐패턴을 포함한다. 상기 게이트 전극과 차폐차폐 패턴간의 공간은 약0.4㎛미만인 것이 더 바람직하다.
본 발명에 다른 실시 예에서, 고전압 MOS 장치를 제조방법은 기판을 구성하는 단계, 상기 기판에 마련되는 제1 전도성(conductivity) 타입의 제1 HVW (high-voltage well)부와 상기 기판에 마련되는 상기 제1 전도성 타입의 제2 HVW부를 구성하고, 상기 기판에 마련되며, 상기 제1 전도성 타입과 반대되는 제2 전도성 타입이고, 적어도 하나의 부분이 상기 제1 HVW부와 상기 제2 HVW부 사이에 마련되는 제3 HVW부를 구성하는 단계, 상기 제1HVW부,상기 제2HVW부, 및 상기 제3 HVW부 안에 마련되는 절연부를 구성하는 단계, 상기 제1 HVW부로부터 상기 제2 HVW부까지 위쪽으로 펼쳐진 게이트 절연체를 구성하는 단계, 상기 게이트 절연체 위에 마련되며, 절연부와 인접한 모서리를 가진 게이트 전극을 구성하는 단계, 및 상기 절연부 위에 마련되며, 게이트전극으로부터 전기적으로 절연되어 있으며 상기 절연부와 상기 게이트전극간에는 0.4㎛보다 작은 공간을 갖도록 차폐패턴을 구성하는 단계를 포함한다.
본 발명의 일 예에 따르면, BTS(biased-temperature stress) 테스트에 의한 전류누설은 해결된다.
이하 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세하게 설명한다. 그러나 본 발명은 특정환경에 따라 다양한 형태로 구현될 수 있는 유용한 많은 진보적인 컨셉을 제공할 수 있다는 것은 인정되어야 한다.
설명된 특정 예는 단순히 발명을 만들고 사용하는 특정한 예를 나타낸 것인 뿐인바, 발명의 범위를 한정해서는 안 된다.
상기 바람직한 발명의 일 실시예는 도1A내지 도1C를 참조하여 설명된다. 본 발명의 바람직한 일 실시예를 형성하는 중간단계들은 그 후에 설명될 것이다.
본 발명의 다양한 모습과 실시 예에서 참조숫자들은 구성요소들을 명시하는데 사용될 것이다. 각각의 도면 번호들은 같은 구성요소들의 다른 모습들을 나타내도록 A,B 또는 C 순으로 따라서 지어진다.
도 1A,1B 그리고 1C는 바람직한 실시예를 나타낸다. 도1A는 평면도이다. X-X'선에 따른 도1A의 횡단면도가 도1B에 도시되었다. Y-Y'선에 따른 도 1A의 횡단면도는 도1C에 도시되었다.
도1A를 참고하면, 반도체 기판(100)은 두개의 고전압N-well(HVNW)부(24,26)와 HVNW부(24,26)을 둘러싼 고압 P-well(HVPW)부(28)을 포함한다.
도1B는 HVNW부(24,26) 그리고 HVPW부(28)가 반도체기판(100)의 상부에 형성되고 베이스기판(20)위에 가로놓인 것을 보여준다.
바람직하게는 STI(shallow trench isolation )부인 절연부(30)는 HVNW 부(24,26) 그리고 HVPW부(28)안에 구성된다.
절연부(30)는 구현된 장치부의 중요부분을 덮고, 절연부(30)의 틈을 통해서 액티브부(32,34 및 36)(도1A참조)만 노출되도록 남겨두는 것이 바람직하다.
본 발명의 바람직한 일 예에서, 비록 횡단면도인 도1B와 도1C에서 절연부(30)가 다수의 격리된 영역을 포함하는 것으로 보일지라도, 절연부(30)는 모든 부분 영역들이 연결된 한 개의 영역이다. 다른 예에서는, 절연부(30)는 다수의 격리된 영역들을 포함할 수도 있다.
도1B와 관련해서, STI부(30)와 액티브부(34)의 상부에, 게이트절연체 (40)와 게이트전극(38)을 포함한 게이트스택(stack)이 형성되어있다. 게이트스택은 바람직하게는 액티브부(34)를 덮고, 절연부(30)의 일부를 둘러싸도록 뻗어있다.
액티브부(32,36)은 소스/드레인부 형성을 위해서 도핑하는데, 상기 부는 각각 32부와 36부로 표현되기도 한다. 소스/드레인부(32,36)은 게이트전극(38)의 측면으로부터 각각 떨어져서 위치하는 바,그 결과로 MOS장치는 고전압을 견뎌낼 수 있다.
다시 도1A로 돌아와서, 두개의 차폐패턴(42)은 절연체(30)위에 그리고 게이트 전극(38)에 근접하게 형성된다. 차폐패턴(42)은 일반적으로 사용되는 전도성 물질 예를 들어, 폴리실리콘(polysilicon), 금속들, 금속성 규소화합물들(metal silicides), 질화금속(metal nitrides) 등등으로 구성 될 것이다.
차폐패턴(42)의 넓이 W는 디자인룰(design rules)에 의해 허용된 어떤 값이라도 가능하고, 바람직하게는 약 8㎛이하인 것이, 더 바람직하게는 디자인룰에 의 해 허용된 최소길이와 동일하다.
예를 들어, 0.18㎛프로세스에서 넓이 W는 약0.25㎛이다. 65nm프로세스에서 넓이W는 약0.12㎛이다. 그보다 더 작은 크기에서, 넓이W 는 약0.12㎛보다 더 작을 수 있다.
차폐패턴(42)과 게이트전극(38)은 전기적으로 절연을 제공하는 작은 공간 D를 가지는 것이 바람직하다. 바람직한 L2길이와 차폐패턴(42)의 공간D의 값에 대한 구체적 설명에 대해서는 후술한다.
차폐패턴(42)은 예를 들어 컨택트들이나 금속 전선들을 관통하여(도시되지 않았음), 밑에 놓여있는 HVPW부(28)(도1B를 참고)에 연결되는 것이 바람직하다.
그 대신에, 차폐패턴(42)은, BTS(biased-temperature stress) 테스트가 수행되고 스트레스전압(Vg)가 게이트전극(38)에 인가될 때, 스트레스전압(Vg)보다 작은 전압을 가질 요소에 연결된다. 이 경우, 차폐패턴(42)과 밑에 놓인HVPW부(28)( 및/또는 베이스기판 20)간의 전압차이는 스트레스전압(Vg )에 비해서 바람직하게는 약 50% 더 적고, 그리고 더 바람직하게는 25%로 더 작은 것이 바람직하다. 심지어 더 바람직하게는, 만약 HVPW부들(28)(그리고 베이스기판20 )이 접지되었으면, 차폐패턴(42)들은 접지된다.
본 발명의 일 예에서는, 만약 40V의 BTS 스트레스전압 Vg 이 인가되었다면, 차폐패턴(42)의 전압은 바람직하게는 20V미만이고, 더 바람직하게는 10V미만이며, 그보다 더 바람직한 경우에는 0V이다.
차폐패턴(42) 연결의 예로서는, 차폐패턴(42)과 밑에 놓여있는 HVPW부(28) (그리고 또는 베이스기판 20)간에 전도성 전선을 통해서 직접적으로 연결하거나 또는 자항들(resistors) (도시되지 않음)을 통해서 연결된 경우를 포함한다. 다만 이 경우에만 한정되지는 않는다.
도1C는 도1A에서 Y-Y'따른 본 실시예의 횡단면도를 나타낸다.
상기 예에서 스트레스 받았을 때, 예들들어 게이트전극(38)에 고전압(Vg)이 인가되고, 그리고 HVNW부(24, 26) (및/또는 베이스기판 20)이 접지된 경우 다른 전압차를 가지는 구성 요소들 간에는 전기장이 생성된다.
화살표 46,48과 50은 전기장의 한 예를 나타낸다. 만약 차폐패턴(42)이 밑에 놓여있는 HVPW부(28)와 같은 전압을 가진다면, 전기장(48)은 0으로 줄어든다.
차폐패턴(42)이 바람직한 예에서 제거되고 같은 전압스트레스인 Vg 가 게이트전극(38)에 인가된다고 가정했을 때, 자기장 분포는 도2B에 도시된 바와 같이 그에 상응하게 변한다.
개별 평면도는 도2A에 도시되었다.
고전압(Vg)이 게이트 전극(38)과 베이스기판(20) 사이에 인가될 경우, 고자기장(52)은 STI(30) 에서 생성된다.
그 결과로, 양전하 예를들어 전공(holes)들이 튕겨지거나 그리고/또는 절연부(30)의 표면하부(56)의 근처에서 남아있는 동안, 음전하 예를들어 전자들은 절연부(30)의 표면상부(54)에 끌려들어간다. 절연부(30)이 절연물질로 이루어졌기 때문 에, 스트레스 후인 경우라도, 그러한 전하 분포는 남아있는다.
도2C는 차폐패턴(42)(도1A를 참고)들이 제거된 경우라고 가정할 때, 도2A의 Z-Z' 따른 횡단면도이다. 절연부(30)의 표면바닥(56)에 있는 양전하 때문에, HVPW(28)에 있는 음전하가 절연부(30)의 표면바닥(56)에 가까운 영역으로 끌려오고 그래서, 역전영역(inversion region)(58)이 형성되는 것은 자명하다.
역전영역(58)은 HVNW부(24)와 HVNW부(26)을 연결하는 전기적통로를 구성한다. 그래서 고전압 MOS 장치가 Off상태인 동안에도 누설전류(ILeak)는 존재한다.
전술한 검색 및 분석에 기초하여 볼 때, 차폐패턴(42)은 도1A 와 1C에서 보여지듯이 추가되는 것이 더 바람직하다.
다시 도1C를 참조하면, 차폐패턴(42)가 접지되거나 또는 저전압에 연결되기 때문에, 고전기장들은 게이트전극(38)과 차폐패턴(42)사이의 영역에서 효과적으로 차단된다.
절연부(30)의 전기장(48)들은 최소한 눈에 띄게 감소거나(만약 차폐패턴들이 접지전위와 스트레스전위 Vg사이의 전압인 경우라면), 또는 차폐패턴(42)가 접지되었다면 실질적으로 제거된다.
전술한 바와 같이, 차폐패턴(42)에 적용된 상기 전압은 전기장(48)(도1C를 참고)을 충분히 작게 생성하기 때문에, 실질적으로 전기장(48)으로 인한 전하의 이동은 없을 것이다.
도3A부터 4C는 바람직한 실시예를 형성하는 제조과정의 한 예를 도시하고 있다. 도3A는 HVPW부(28)와 HVNW부(24,26)를 포함하는 반도체 기판의 평면도이 다. HVPW부(28)은 P타입의 불순물 예를 들어 붕소(boron) 및/또는 인듐(indium)이 약간 첨가된다. 그리고, HVNW부(24,26)은 N타입의 불순물 예를 들어 안티몬(antimony) 및/또는 비소(arsenic)가 약간 첨가된다. 비록 더 많거나 더 적은 농도들이 사용 가능할지라도 , 상기 불순물의 농도는 약 1015/cm3 와 약 1018/cm3 사이가 바람직하다.
도 3A의 선 X-X' 따른 횡단면도가 도3B에 도시되었다. HVPW부(28)와 HVNW부(24,26)는, 비록 다른 반도체물질이 쓰일 수 있을지라도 바람직하게는 실리콘과 같은 반도체물질로 이루어진 베이스기판(20)위에 형성된다. 기판(20)은 P타입이 더 바람직하다. 그 대신에 상기 기판은 N타입의 불순물을 첨가할 수 있다.
*임의적으로, N+ 저항영역(N+ Buried Layer)(NBL)(도시되지 않음)은, 기판(20)의 전도성(conductivity)타입과 반대되는 전도성(conductivity)타입을 가지는 것이 더 바람직한데, 베이스기판(20)의 윗부분에 형성된다.
NBL은 약 1016/cm3 에서 약1018/cm3정도의 농도로 첨가되는 것이 바람직하다. 그것은 기판(20)에서부터 NBL까지 이어져 형성된 HVNW와 HVPW부를 분리시키는 전기적 절연부로서의 작용을 한다.
만약 NBL이 형성되면, HVPW부(28)와 HVNW부(24,26)은 NBL위에 반도체레이어 를 에피택시얼 성장(epitaxially growing)시키고 적절한 불순물을 이식함으로써 형성하는 것이 적절하다. 그렇지 않으면, HVPW부(28)와 HVNW부(24,26)은 베이스기판(20)의 윗부분에 단순히 불순물을 첨가하는 방식으로 구성된다.
도 3A의 Y-Y'선을 따른 횡단면도가 도3C에 도시되었다. 여기서는 오직 HVPW부(28)만이 도시된다.
도 4A, 4B 그리고 4C를 참조하면, 절연부(30)가 형성되어 있다. 도4A는 결과물의 평면도이다. 절연부(30) (주시의 편의를 위해 도4A에서 색칠되어 있다)는 액티브부(32,34,36)를 제외하고는 구현된 전체의 영역을 덮고 있다. X-X'에 따른 횡단면도에서, 절연부(30)는 HVPW부(28) 그리고 HVNW부(24,26)안에 구성되어 있는 것으로 도시되어 있다.
절연부(30)는 약 0.5㎛보다 작은 깊이 Dinsu를 가지는 것이 바람직하다.
도4A의 Y-Y'선을 따른 횡단면도가 도 4C에 도시되었다. 바람직한 예로서, 절연부(30)은 STI(shallow trench isolation )이다. STI부(30)는 기판에 새로 트렌치(shallow trench)를 형성하고, 트렌치 내부를 유전물질 예를들어, HDP(high-density plasma oxide)으로 채우고 표면을 화학기계적연마를 수행하는 과제에 의해 형성될 수 있다. 다른 예에서는 절연부(30)는 산화막 (field oxide)부이다.
바람직하게 산화막부(30)는, 예를 들어 실리콘질화물(silicon nitride)로 된 마스크레이어를 형성하고 , 마스크레이어에서 공간을 만든 후, 실리콘의 부분 산화(local oxidation of silicon)(LOCOS)를 수행함으로써 형성된다. 그리고 나서 상기 마스크레이어는 제거된다.
그리고 나서, 게이트전극(38), 밑에 깔려있는 게이트절연체(40) 및 차폐패턴(42)을 포함하는 게이트스택이 형성된다. 그리고 그 결과는 도1A, 1B 그리고 1C에 이미 나타나 있다.
게이트스택은 바람직하게는 액티브부(34)를 덮고, 그리고 더 바람직하게는 절연부(30) (도4A참조)까지 확장되어진다.
그리고 나서, 노출된 액티브부(32,36)는 n타입의 불순물이 바람직하게는 1018/cm3 또는 그 이상의 농도로 첨가되고, 소스/드레인부(32.36)가 형성된다.
바람직한 예로서, 차폐패턴(42)은 게이트전극(38)으로 같이 구성되므로 이들은 같은 물질들로 구성된다. 따라서, 만약 기본 절연체 레이어가 아래로 놓여진다면, 차폐패턴(42)은 게이트절연체(40)와 동시에 형성된 기본 절연체레이어를 가지는 경향이 있다.
그러나, 만약 게이트절연체(40)가 열산화물(thermal oxide)로 구성되어 있다면, 차폐패턴(42) 는 기본 절연체 레이어를 가지지 않을 것이다. 그 대신에, 차폐패턴(42)은 게이트 전극(38)으로부터 떨어져서 구성되고, 따라서 차폐패턴 (42,38)의 물질은 다를 것이고, 차폐패턴 (42)는 절연부(30)에 직접적으로 형성될 것이다.
차폐패턴(42)은 잘 알려진 더미패턴 즉, 패턴로딩효과를 감소시키기 위한 게 이트전극(38)와 동시에 형성된 더미패턴과 다르다는 것에 주의해야 한다.
더미패턴은 게이트전극(38)과 떨어져서 구성되는 것이 바람직히다. 그렇지 않으면, 패턴밀도를 균등성을 증가시키려는 목적은 실패할 것이다.
예를들어, 0.25㎛프로세스에서, 디자인룰들은 게이트전극(38)과 이웃한 더미패턴간의 간격은 약 0.5㎛보다 커야한다고 요구한다. 그러나 차폐패턴은 게이트전극에 가까운 것이 바람직하다. 게다가 더미패턴들은 유동적이다.
그러나 차폐패턴(42)들은 차폐효과를 얻기 위해서 다른 구성, 바람직하게는 기판(20)에 연결되어야 할 필요가 있다.
바람직한 예는 다수의 변형 예를 가질 수 있다.
예를 들어, 도5A는 소스/드레인부(32/36) 중 하나와 HVNMOS 장치의 채널부 사이에만 형성된 절연부(30)를 가진 HVNMOS를 나타낸다.
대신에, 어느 소스/드레인부(32/36)와 채널부 사이에도 절연부가 구성되지 않은 것은, 도 5B에 도시되고 있다.
도6은 정규화된 BTS누설전류와 차폐패턴(42)과 게이트전극(38)사이의 공간 (D)과의 관계를 도표로 나타낸다. 게이트전극(38)과 차폐패턴(42)간의 공간(D)(도1A참고)는 바람직하게는 0.4㎛미만이고, 그리고 더 바람직하게는 약0.3㎛미만, 그리고 약0.25㎛미만인 것이 더욱 더 바람직하다는 것을 알 수 있다.
공간(D)은 또한 집적회로(integrated circuit) 형성기술에 의해서 구체화된 디자인룰에서 허용되는 만큼 최대한 작은 것이 바람직하다.
예를들어, 0.18㎛ 프로세스에서는 최소 공간(D)는 약 0.25㎛이다. 65nm 프로 세스에서는 최소 공간(D)는 약 0.12㎛이다. 더 작은 크기에서 최소 공간D는 약 0.12㎛ 이하이다.
도7은 표준화된 BTS누설전류와 게이트전극(38)(도1A참고)의 길이(L1)과 차폐패턴(42)의 길이(L2)간의 비율의 관계를 도표로 나타낸다.
누설전류를 효과적으로 감소시키기 위해서, L2는 L1의 20%를 초과하는 것이 바람직하고, L1의 약40%를 초과하는 것이 더 바람직하며, L1과 동일한 것이 더욱 더 바람직히다.
바람직한 예를 이용함으로서, BTS테스트에 의한 누출전력은 실질적으로 제거된다.
도8은 차폐패턴이 없는 HVMOS장치로부터 얻어진 실험결과를 나타낸다.
참조부호 70의 라인은 BTS테스트 전의 누설전류을 나타내고, 참조부호 72의 라인은 BTS테스트 후의 누설전류을 나타낸다. 참조부호 72의 누설전류는 70번 선에 비해 세배의 증가를 가지는 것을 알 수 있다. 이와 비교해서, 도9는 차폐패턴을 가지는 HVMOS장치로부터 얻어진 실험결과를 나타낸다.
BTS테스트 전의 누설전류를 나타내는 참조부호 80번 선과, BTS테스트 후의 누설전류를 나타내는 참조부호 92번의 선이 실질적으로 겹치는 것을 알 수 있다.
본 발명의 범위는 상세한 설명에서 설명한 방법, 장치, 생산품, 생산 장치나 수단, 방법등의 특정 실시예에 한정되지 않는다.
본 발명을 이용한 HVMOS장치는 고전압이 게이트에 공급되어 높은 온도로 장치에 스트레스를 가하는 동안, 드레인부와 소스부 사이에서의 누출전류가 BTS스트레스 테스트전의 누출전류에 비하여 심각하게 증가되는 것을 방지할 수 있다.
결국 BTS테스트의 영향을 제거하는 해결책을 제공하게 된다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
Claims (10)
- 기판;상기 기판에 마련되는 제1 전도성(conductivity) 타입의 제1 HVW(high-voltage well)부 ;상기 기판에 마련되는 상기 제1 전도성 타입의 제2 HVW부 ;상기 기판에 마련되며, 상기 제1 전도성 타입과 반대되는 제2 전도성 타입이고, 적어도 하나의 부분이 상기 제1 HVW부와 상기 제2 HVW부 사이에 마련되는 제3 HVW부;상기 제1HVW부,상기 제2HVW부, 및 상기 제3HVW부 안에 마련되는 절연부;상기 제1HVW부로부터 상기 제2HVW부까지 위쪽으로 펼쳐진 게이트 절연체;상기 게이트절연체 위에 마련된 게이트 전극; 및상기 절연부 위에 마련된 차폐패턴;을 포함하고,상기 차폐패턴은 게이트 전극으로부터 전기적으로 절연되어 있고, 상기 게이트전극과 상기 차폐패턴은 0.4㎛미만의 공간을 가지는 반도체 구조물
- 제1항에 있어서,상기 공간은 0.25㎛미만인 것을 특징으로 하는 반도체 구조물
- 제1항에 있어서,상기 공간은 디자인룰에 의해서 정의된 최소공간과 동일한 것을 특징으로 하는 반도체 구조물
- 제1항에 있어서,상기 차폐패턴은 상기 게이트전극에 인가된 스트레스 전압보다 실질적으로 적은 전압으로 연결된 것을 특징으로 하는 반도체구조물
- 제1항에 있어서,상기 차폐패턴은 상기 기판에 연결된 것을 특징으로 하는 반도체구조물
- 제1항에 있어서,상기 차폐패턴의 길이와 상기 게이트 전극의 길이간의 비율은 0.2보다 큰 것을 특징으로 하는 반도체구조물
- 제1항에 있어서,상기 제1 HVW부,상기 제2 HVW부, 및 상기 제3 HVW부에 마련되며, 상기 절연부로부터 게이트절연체의 반대쪽 방향으로 놓여진 추가절연부; 그리고상기 추가 절연부 위에 마련되며, 게이트전극으로부터 전기적으로 절연되어 있고, 상기 게이트 전극과의 사이에 0.4㎛보다 작은 공간을 가지는 추가 차폐패턴;을 더 포함하는 것을 특징으로 하는 반도체구조물
- 제1항에 있어서,상기 게이트전극과 상기 차폐패턴은 같은 물질로 형성되는 것을 특징으로 하는 반도체구조물
- 제1항에 있어서,상기 제1 전도성 타입은 n타입이고 상기 제2 전도성 타입은 p타입인 것을 특징으로 하는 반도체구조물
- 제1항에 있어서,상기 제1 및 제2 HVW부는 제1방향이고, 상기 절연부는 상기 제1 방향에 수직인 제2 방향의 게이트절연체의 모서리부터 확장되는 부분을 포함하는 것을 특징으로 하는 반도체구조물
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